JPH09172016A - Semiconductor device manufacturing method - Google Patents
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- JPH09172016A JPH09172016A JP33314395A JP33314395A JPH09172016A JP H09172016 A JPH09172016 A JP H09172016A JP 33314395 A JP33314395 A JP 33314395A JP 33314395 A JP33314395 A JP 33314395A JP H09172016 A JPH09172016 A JP H09172016A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】ＬＳＩの高性能化、高集積化に伴い、半
導体素子等が微細化され、配線の多層化が進んでいる。
前記半導体素子等の微細化により、パターニングに用い
る露光光の短波長化、あるいはステッパの高開口数化
（高ＮＡ化）も進んでいる。しかしながら、パターニン
グに用いる露光光の短波長化、あるいはステッパの高開
口数化（高ＮＡ化）に伴い、焦点深度マージンが低下す
る。このため、配線の多層化により生じる表面の凹凸に
よる段差により、前記焦点深度マージンの低下からステ
ッパの焦点を前記段差の凹部（下段部）と凸部（上段
部）の両方の表面に同時に合わせることが困難となり、
微細な配線パターンを形成することが困難になる。そこ
で、その対策として基板の平坦化が重要な課題となって
いる。2. Description of the Related Art With higher performance and higher integration of LSIs, semiconductor elements and the like have been miniaturized, and wirings have been multi-layered.
Due to the miniaturization of the semiconductor element and the like, the wavelength of exposure light used for patterning has been shortened, and the stepper has a higher numerical aperture (higher NA). However, as the exposure light used for patterning has a shorter wavelength or the stepper has a higher numerical aperture (higher NA), the depth of focus margin decreases. Therefore, due to the unevenness of the surface caused by the multi-layered wiring, the focus of the stepper is simultaneously adjusted to both the concave (lower step) and convex (upper step) surfaces of the step due to the reduction of the depth of focus margin. Becomes difficult,
It becomes difficult to form a fine wiring pattern. Therefore, planarization of the substrate has become an important issue as a countermeasure.
【０００３】従来の平坦化の方法としては、特開平３−
８３３８号公報（Ｉｎｔ．ｃｌ．Ｈ０１Ｌ ２１／３２
０５）に記載されているように、層間絶縁膜の上にレジ
ストを塗布し、前記レジスト膜の膜厚の薄い部分だけが
感光するような光量で前記レジスト全面を露光し、現像
して層間絶縁膜の前記段差の凸部（上段部）を露出させ
た後、前記レジストをマスクとして層間絶縁膜を平坦化
するように選択エッチングするものがある。A conventional flattening method is disclosed in Japanese Patent Laid-Open No.
8338 (Int. Cl. H01L 21/32)
As described in 05), a resist is applied on the interlayer insulating film, and the entire surface of the resist is exposed and developed with a light amount such that only a thin portion of the resist film is exposed to light, and the interlayer insulating film is developed. There is a method in which, after exposing the convex portion (upper portion) of the step of the film, selective etching is performed so as to flatten the interlayer insulating film using the resist as a mask.
【０００４】一方、「月刊Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｗｏｒｌｄ １９９２．１０の４３頁ないし４４頁の
記事」に記載されているように、化学機械研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ）を用いて平坦化する方法がある。この方法は、材料
による加工速度の違い、即ちＳｉ3Ｎ4膜（シリコン窒化
膜）の研磨速度がＢＰＳＧ（ほう素リンけい酸ガラス）
膜の研磨速度の約５分の１であることを利用して平坦化
を行うものである。この方法は、Ｓｉ3Ｎ4膜を研磨スト
ップ層として前記段差の凹部（下段部）に形成し、これ
をマスクとして、化学機械研磨（ＣＭＰ）することによ
って、ＢＰＳＧ膜の表面に発生している段差を平坦化す
るものである。On the other hand, "Monthly Semiconductor
Chemical Mechanical Polishing (Che, 1992, pp. 43-44, World 1992.10.
medical Mechanical Polish
There is a method of flattening using g). In this method, the processing speed differs depending on the material, that is, the polishing rate of the Si 3 N 4 film (silicon nitride film) is BPSG (boron phosphosilicate glass).
The flattening is performed by utilizing the fact that the polishing rate of the film is about 1/5. In this method, a Si 3 N 4 film is formed as a polishing stop layer in the concave portion (lower step portion) of the step, and using this as a mask, chemical mechanical polishing (CMP) is performed to generate on the surface of the BPSG film. The step is flattened.
【０００５】また、特開平５−２１８０００号公報（Ｉ
ｎｔ．ｃｌ． Ｈ０１Ｌ ２１／３０６）に記載されて
いるように、硬度が、例えば前記Ｓｉ3Ｎ4膜よりも高い
ＣＶＤダイアモンド膜またはダイアモンド状炭素膜（Ｄ
ＬＣ）を研磨ストップ層として全面に形成し、化学機械
研磨（ＣＭＰ）することによって平坦化する方法もあ
る。Further, Japanese Patent Laid-Open No. 218000/1993 (I
nt. cl. H01L 21/306), a CVD diamond film or a diamond-like carbon film (D) having a hardness higher than that of the Si 3 N 4 film, for example.
There is also a method in which LC) is formed on the entire surface as a polishing stop layer and planarized by chemical mechanical polishing (CMP).
【０００６】ここで、上記化学機械研磨（ＣＭＰ）を用
いた平坦化の方法の一例を図３に基づいて説明する。図
３は、化学機械研磨（ＣＭＰ）を用いた半導体装置の製
造方法を工程別に示した断面図である。An example of the planarization method using the chemical mechanical polishing (CMP) will be described with reference to FIG. 3A to 3C are cross-sectional views showing, step by step, a method for manufacturing a semiconductor device using chemical mechanical polishing (CMP).
【０００７】まず、図３（ａ）に示すように、主面上に
ゲート配線層２が形成された半導体基板１の全面に渡っ
て層間絶縁膜３を形成する。この層間絶縁膜３は、ゲー
ト配線層２の厚みにより、その厚みに応じた凸部（上段
部）とそれ以外の凹部（下段部）とからなる凹凸の段差
が表面に生じる。First, as shown in FIG. 3A, an interlayer insulating film 3 is formed over the entire surface of a semiconductor substrate 1 having a gate wiring layer 2 formed on its main surface. Due to the thickness of the gate wiring layer 2, the interlayer insulating film 3 has unevenness on the surface, which is composed of a convex portion (upper portion) and another concave portion (lower portion) corresponding to the thickness.
【０００８】次に、図３（ｂ）に示すように、層間絶縁
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、化学機械研磨（ＣＭＰ）され難い性質を有す
る材料、例えばＳｉ3Ｎ4膜により形成される。そして、
図３（ｃ）に示すように、研磨ストップ層４上全面にポ
ジ型レジスト６を形成し、マスク８を用いて露光し、続
いて、図３（ｄ）に示すように、現像してポジ型レジス
ト６を凹部（下段部）に残すようにパターニングする。
さらに、図３（ｅ）に示すように、ポジ型レジスト６を
マスクとして研磨ストップ層４をパターニングする。最
後に、研磨ストップ層４上に残っているポジ型レジスト
６を除去して化学機械研磨を行って、図３（ｆ）に示す
ように、層間絶縁膜３を平坦化する。Next, as shown in FIG. 3B, a polishing stop layer 4 is formed on the entire surface of the interlayer insulating film 3. The polishing stop layer 4 is formed of a material having a property of being difficult to be subjected to chemical mechanical polishing (CMP), for example, a Si 3 N 4 film. And
As shown in FIG. 3C, a positive resist 6 is formed on the entire surface of the polishing stop layer 4, exposed by using a mask 8, and subsequently developed as shown in FIG. Patterning is performed so that the mold resist 6 is left in the recess (lower part).
Further, as shown in FIG. 3E, the polishing stop layer 4 is patterned using the positive resist 6 as a mask. Finally, the positive resist 6 remaining on the polishing stop layer 4 is removed and chemical mechanical polishing is performed to planarize the interlayer insulating film 3 as shown in FIG.
【０００９】上述した化学機械研磨（ＣＭＰ）を用いる
方法によれば、半導体基板の主面上の全面に渡っての広
域的な平坦化が可能となる。しかしながら、この方法で
は、各層または品種ごとにその配線のパターンに応じた
マスクを用意してパターニングが行われている。このた
め、層または品種ごとに新しいマスクが必要となり、コ
ストがアップするという問題がある。According to the method using the chemical mechanical polishing (CMP) described above, it is possible to planarize a wide area over the entire main surface of the semiconductor substrate. However, in this method, patterning is performed by preparing a mask corresponding to the wiring pattern for each layer or type. Therefore, a new mask is required for each layer or product type, which causes a problem of cost increase.
【００１０】一方、化学機械研磨（ＣＭＰ）技術を用い
ずに、ステッパー等の既存の装置を使用して広域的な平
坦化のできる技術が、「電子情報通信学会技報 ＴＥＣ
ＨＮＩＣＡＬ ＲＥＰＯＲＴ ＯＦ ＩＥＩＣＥ．ＳＤ
Ｍ９３−１９１（１９９４−０１）の７頁ないし１３頁
の記事」に記載されている。この方法は、ストライプ状
のマスクを用い、ステッパーの焦点を前記段差の凹部
（下段部）に合わせることにより、ストライプレジスト
パターンを前記段差の凹部（下段部）に選択的に形成
し、その後レジストを再塗布してから適切量エッチバッ
クすることにより、平坦化するものである。この方法に
よれば、局所的にも広域的にも平坦化が可能となる。ま
た、前記ストライプ状のマスクを層または品種間で共用
することができるので、コストメリットが得られる。On the other hand, a technique capable of wide-area flattening using an existing device such as a stepper without using the chemical mechanical polishing (CMP) technique is described in "Technical Report of the Institute of Electronics, Information and Communication Engineers TEC.
HNICAL REPORT OF IEICE. SD
M93-191 (1994-01), pp. 7-13. " In this method, a stripe-shaped mask is used, and the focus of the stepper is adjusted to the concave portion (lower step portion) of the step, whereby a stripe resist pattern is selectively formed in the concave portion (lower step portion) of the step, and then the resist is formed. It is flattened by re-coating and then etching back an appropriate amount. According to this method, flattening can be performed locally or in a wide area. Further, since the striped mask can be shared between layers or products, cost merit can be obtained.
【００１１】ところで、前記ストライプ状のマスクを、
化学機械研磨（ＣＭＰ）を用いた平坦化の方法における
研磨ストップ層のパターニングに適用できれば、層また
は品種ごとに新しいマスクが必要となる欠点を改善で
き、すべての層及びすべての品種において同じマスクを
用いることができるようになる。By the way, the stripe-shaped mask is
If it can be applied to the patterning of the polishing stop layer in the planarization method using chemical mechanical polishing (CMP), the drawback that a new mask is required for each layer or type can be improved, and the same mask can be used for all layers and all types. It can be used.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、前記ス
トライプ状のマスクを、化学機械研磨（ＣＭＰ）を用い
る平坦化の方法における研磨ストップ層のパターニング
にそのまま適用したのでは、基板上の段差が大きくなっ
た場合、焦点深度マージンを大きくする必要が生じるた
め、露光光の波長を大きくしなければならない。それに
伴って、前記ストライプ状のマスクのピッチをも大きく
する必要が生じ、例えば前記段差が３μｍ以上の時、ス
トライプ状のマスクのピッチは１μｍ以上にしなければ
ならない。このため、前記研磨ストップ層のストライプ
パターンのピッチも大きくなり、化学機械研磨（ＣＭ
Ｐ）を行う際、ディッシングによる研磨均一性の悪化、
あるいはスループットの悪化が懸念される。However, if the striped mask is directly applied to the patterning of the polishing stop layer in the planarization method using chemical mechanical polishing (CMP), the step on the substrate becomes large. In that case, it is necessary to increase the focal depth margin, and therefore the wavelength of the exposure light must be increased. Along with this, it is necessary to increase the pitch of the striped mask. For example, when the step is 3 μm or more, the pitch of the striped mask must be 1 μm or more. Therefore, the pitch of the stripe pattern of the polishing stop layer also becomes large, and chemical mechanical polishing (CM
When performing P), deterioration of polishing uniformity due to dishing,
Alternatively, there is concern that the throughput may deteriorate.
【００１３】本発明は、上記事項に鑑みてなされたもの
で、ディッシングによる研磨均一性の悪化をなくし平坦
化が行えると共に、スループットの悪化がない半導体装
置の製造方法を提供することを目的とする。The present invention has been made in view of the above matters, and an object of the present invention is to provide a method of manufacturing a semiconductor device in which polishing uniformity is prevented from being deteriorated by dishing and planarization can be performed, and throughput is not deteriorated. .
【００１４】[0014]
【課題を解決するための手段】主面上に配線層が形成さ
れた半導体基板の全面に渡って、前記配線層の厚みに応
じた段差が設けられる層間絶縁膜を形成する工程と、前
記層間絶縁膜上全面に研磨ストップ層を形成する工程
と、前記研磨ストップ層上全面に前記段差の上段部で薄
く下段部で厚い膜厚の反射防止膜を形成する工程と、前
記反射防止膜上全面にレジストを形成し、微細ピッチの
マスクを用いて前記レジストをパターニングする工程
と、前記レジストをマスクとして前記反射防止膜をパタ
ーニングする工程と、前記レジスト及び前記反射防止膜
をマスクとして前記研磨ストップ層をパターニングする
工程と、前記研磨ストップ層上の前記レジストと前記反
射防止膜を除去した後、化学機械研磨を行って前記層間
絶縁膜を平坦化する工程と、を具備することを特徴とす
る。A step of forming an interlayer insulating film in which a step corresponding to the thickness of the wiring layer is provided over the entire surface of a semiconductor substrate having a wiring layer formed on a main surface; A step of forming a polishing stop layer on the entire surface of the insulating film; a step of forming an antireflection film having a thin thickness on the upper step of the step and a thick film on the lower step of the step on the entire surface of the polishing stop layer; Forming a resist on the substrate and patterning the resist using a fine pitch mask; patterning the antireflection film using the resist as a mask; and the polishing stop layer using the resist and the antireflection film as masks. And a step of removing the resist and the antireflection film on the polishing stop layer and then performing chemical mechanical polishing to planarize the interlayer insulating film. Characterized by comprising the, the.
【００１５】前記反射防止膜は、膜厚が厚くなると反射
率が低下する性質を有し、前記レジストは、充分な反射
が得れないと解像不良を起こす性質を有している。そこ
で、前記段差の上段部では前記反射防止膜の膜厚を薄く
し、前記段差の下段部では前記反射防止膜の膜厚を厚く
する。即ち、前記段差の上段部では前記レジストを解像
するのに充分な反射が発生し、前記段差の下段部では、
前記レジストを解像するのに充分な反射が発生しないよ
うにする。これにより、前記段差の上段部の前記研磨ス
トップ層を前記微細ピッチのマスクの形状にパターニン
グし、下段部の前記研磨ストップ層をそのまま残すこと
ができる。したがって、前記微細ピッチのマスクを配線
パターンの異なる各層及び各品種間で共用することがで
きようになる。尚、前記研磨ストップ層をパターンニン
グする際、前記段差の上段部の研磨ストップ層は、前記
段差の下段部の研磨ストップ層より研磨されやすければ
よいから、必ずしも残っていなくても良い。The antireflection film has a property that its reflectance decreases as the film thickness increases, and the resist has a property of causing a resolution failure if sufficient reflection is not obtained. Therefore, the film thickness of the antireflection film is thinned in the upper portion of the step, and the film thickness of the antireflection film is thickened in the lower portion of the step. That is, in the upper part of the step, sufficient reflection occurs to resolve the resist, and in the lower part of the step,
Avoid enough reflections to resolve the resist. As a result, the polishing stop layer in the upper step of the step can be patterned into the shape of the mask with the fine pitch, and the polishing stop layer in the lower step can be left as it is. Therefore, the mask having the fine pitch can be shared by each layer and each product having different wiring patterns. When the polishing stop layer is patterned, the polishing stop layer in the upper step portion of the step may be more easily polished than the polishing stop layer in the lower step portion of the step, and therefore may not necessarily remain.
【００１６】また、本発明は、前記研磨ストップ層を、
前記段差の上段部に設けられた研磨ストップ層の面積が
前記段差の下段部に設けられた研磨ストップ層の面積よ
りも小さくなるようにパターニングするように構成する
ことができる。これにより、面積の小さい、前記上段部
が先に研磨されていくこととなって、やがて上段部の高
さが下段部の高さと等しくなり、前記層間絶縁膜は平坦
化される。即ち、前記段差の大小に関係なく前記層間絶
縁膜を平坦化できる。Further, the present invention comprises the polishing stop layer,
Patterning may be performed such that the area of the polishing stop layer provided on the upper step of the step is smaller than the area of the polishing stop layer provided on the lower step of the step. As a result, the upper portion, which has a small area, is polished first, so that the height of the upper portion becomes equal to the height of the lower portion, and the interlayer insulating film is flattened. That is, the interlayer insulating film can be flattened regardless of the size of the step.
【００１７】また、本発明は、前記反射防止膜の膜厚
が、前記段差の上段部で１００ｎｍ以下となり、前記段
差の下段部で２００ｎｍ以上となるように構成すること
ができる。Further, according to the present invention, the thickness of the antireflection film may be 100 nm or less at the upper step of the step and 200 nm or more at the lower step of the step.
【００１８】前記反射防止膜は、膜厚が厚くなると反射
率が低下する性質を有する。一方、レジストは、前記反
射防止膜の膜厚が厚くなり、反射率が１０％以下（特に
５％以下）になると、解像不良を起こす。その解像不良
は、前記反射防止膜の膜厚が１００ｎｍから２００ｎｍ
の範囲内にあるときに生じる。そこで、前記反射防止膜
の膜厚が、前記段差の下段部では２００ｎｍ以上とな
り、前記段差の上段部では１００ｎｍ以下となるように
形成することによって、前記段差の上段部の前記レジス
トは解像され、一方前記段差の下段部の前記レジストは
解像不良を起こすようにすることができる。The antireflection film has a property that the reflectance decreases as the film thickness increases. On the other hand, in the resist, if the antireflection film becomes thick and the reflectance becomes 10% or less (particularly 5% or less), a resolution defect occurs. The poor resolution means that the thickness of the antireflection film is 100 nm to 200 nm.
Occurs when within the range of. Therefore, by forming the antireflection film so that the film thickness is 200 nm or more in the lower step of the step and 100 nm or less in the upper step of the step, the resist in the upper step of the step is resolved. On the other hand, the resist in the lower part of the step can be made to cause poor resolution.
【００１９】また、本発明は、前記微細ピッチのマスク
のピッチが、１．０μｍ以下であるように構成すること
ができる。Further, the present invention can be configured such that the pitch of the fine-pitch mask is 1.0 μm or less.
【００２０】従来、例えば前記段差が３μｍ以上の時、
前記微細ピッチのマスクのピッチを１μｍ以上にしなけ
ればならず、ディッシングによる研磨均一性の悪化、あ
るいはスループットの悪化が懸念されていたが、本発明
の半導体装置の製造方法によれば前記段差の上段部の前
記レジストをパターニングすればよいから前記段差の大
きさと微細ピッチのマスクのピッチとの相関がなく、た
とえ前記段差が大きくても前記微細ピッチのマスクのピ
ッチを小さくすることができるようになる。これによ
り、段差が３μｍ以上あるときでも前記微細ピッチのマ
スクのピッチを、１．０μｍ以下にすることができるの
で、ディッシングによる研磨均一性の悪化、あるいはス
ループットの悪化を防止できる。Conventionally, for example, when the step is 3 μm or more,
The pitch of the fine-pitch mask must be 1 μm or more, and there is a concern that dishing may deteriorate polishing uniformity or throughput. However, according to the method for manufacturing a semiconductor device of the present invention, the upper step of the step is increased. There is no correlation between the size of the step and the pitch of the fine-pitch mask because it is sufficient to pattern the resist in a portion, and the pitch of the fine-pitch mask can be reduced even if the step is large. . As a result, the pitch of the fine-pitch mask can be 1.0 μm or less even when there is a step difference of 3 μm or more, so that it is possible to prevent deterioration of polishing uniformity or throughput due to dishing.
【００２１】[0021]
【発明の実施の形態】以下、この発明の実施形態を図に
基づいて説明する。尚、ここでは、特にＰｏｌｙ−Ｍｅ
ｔａｌ間、即ち第１層のポリシリコン配線と第２層のメ
タル配線とを絶縁する層間絶縁膜の平坦化を行う場合に
つき説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In addition, here, especially, Poly-Me
A case will be described in which the interlayer insulating film that insulates the first-layer polysilicon wiring from the second-layer metal wiring is flattened between the tals, that is, between the tals.
【００２２】図１は、本発明の半導体装置の製造方法を
工程別に示した断面図である。FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device of the present invention step by step.
【００２３】図１（ａ）に示すように、主面上にゲート
配線層２が形成された半導体基板１の全面に渡って層間
絶縁膜３を形成する。この層間絶縁膜３は、ゲート配線
層２の厚みにより、その厚みに応じた凸部（上段部）と
それ以外の凹部（下段部）とからなる凹凸の段差が表面
に生じる。As shown in FIG. 1A, an interlayer insulating film 3 is formed over the entire surface of a semiconductor substrate 1 having a gate wiring layer 2 formed on its main surface. Due to the thickness of the gate wiring layer 2, the interlayer insulating film 3 has unevenness on the surface, which is composed of a convex portion (upper portion) and another concave portion (lower portion) corresponding to the thickness.
【００２４】上記ゲート配線層２は、例えば半導体基板
１の主面全面にノンドープのポリシリコン膜を厚さ３５
０ｎｍ程度に堆積し、その全面にリンガラスを堆積し、
熱処理を行って不純物を拡散させ活性化したｎ型のポリ
シリコン膜を写真蝕刻法によってパターニングすること
により形成される。For the gate wiring layer 2, for example, a non-doped polysilicon film having a thickness of 35 is formed on the entire main surface of the semiconductor substrate 1.
0 nm thick, phosphorus glass is deposited on the entire surface,
It is formed by patterning the n-type polysilicon film, which is activated by diffusing impurities by heat treatment, by photolithography.
【００２５】また、上記層間絶縁膜３は、例えば厚さ３
００ｎｍ程度のＮＳＧ（窒化シリコンガラス）膜を、そ
の上に厚さ５００ｎｍ程度のＢＰＳＧ膜を、順次ＣＶＤ
法により堆積した後、８５０℃の温度でファーネスアニ
ールを行い、このＢＰＳＧ膜上に、更にＳＯＧ（シリコ
ンガラス）をコーティングし、このＳＯＧを８１０℃の
温度でベーキングを行い形成される。The interlayer insulating film 3 has a thickness of 3 for example.
An NSG (silicon nitride glass) film having a thickness of about 00 nm and a BPSG film having a thickness of about 500 nm are sequentially formed on the film by CVD.
After the deposition by the method, furnace annealing is performed at a temperature of 850 ° C., SOG (silicon glass) is further coated on the BPSG film, and the SOG is baked at a temperature of 810 ° C. to be formed.
【００２６】次に、図１（ｂ）に示すように、層間絶縁
膜３上全面に研磨ストップ層４を形成する。研磨ストッ
プ層４は、ＣＶＤ法により、例えば厚さ５０〜１００ｎ
ｍ程度のＳｉ3Ｎ4膜を堆積することにより形成される。
このＳｉ3Ｎ4膜は、化学機械研磨（ＣＭＰ）され難い材
料により形成される。Next, as shown in FIG. 1B, a polishing stop layer 4 is formed on the entire surface of the interlayer insulating film 3. The polishing stop layer 4 has a thickness of, for example, 50 to 100 n formed by the CVD method.
It is formed by depositing a Si 3 N 4 film of about m.
This Si 3 N 4 film is formed of a material that is difficult to undergo chemical mechanical polishing (CMP).
【００２７】続いて、図１（ｃ）に示すように、研磨ス
トップ層４上全面に前記段差の凸部（上段部）で薄く凹
部（下段部）で厚い膜厚の反射防止膜（Ｂｏｔｔｏｍ
Ａｎｔｉ Ｒｅｆｒｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）５
を形成する。Subsequently, as shown in FIG. 1C, an antireflection film (Bottom) is formed on the entire surface of the polishing stop layer 4 so that the convex portion (upper portion) of the step is thin and the concave portion (lower portion) is thick.
Anti Reflection Coating) 5
To form
【００２８】この実施の形態における反射防止膜５は、
例えば反射を防止する性質を有する有機材料を塗布して
形成されている。上記反射防止膜５は、図２に示すよう
に、膜厚が厚くなると反射率が低下する性質を有する。
一方、後述するポジ型レジスト６は、反射防止膜５の膜
厚が厚くなり、反射率が１０％以下（特に５％以下）に
なると解像不良を起こす。その解像不良は、反射防止膜
５の膜厚が１００ｎｍから２００ｎｍの範囲内にあると
きに生じる。そこで、反射防止膜５の膜厚が、前記段差
の凹部（下段部）では２００ｎｍ以上となり、前記段差
の凸部（上段部）では１００ｎｍ以下となるように形成
することによって、後述するように前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。The antireflection film 5 in this embodiment is
For example, it is formed by applying an organic material having a property of preventing reflection. As shown in FIG. 2, the antireflection film 5 has a property that the reflectance decreases as the film thickness increases.
On the other hand, in the positive resist 6 to be described later, when the thickness of the antireflection film 5 becomes large and the reflectance becomes 10% or less (particularly 5% or less), resolution failure occurs. The poor resolution occurs when the film thickness of the antireflection film 5 is in the range of 100 nm to 200 nm. Therefore, by forming the antireflection film 5 so that the film thickness is 200 nm or more in the concave portion (lower step portion) of the step and 100 nm or less in the convex portion (upper step) of the step, as described later. The positive resist 6 on the convex portion (upper portion) of the step can be resolved, while the positive resist 6 on the concave portion (lower portion) of the step can cause poor resolution.
【００２９】尚、シリコン窒化膜中のＳｉ−Ｓｉ結合を
変化させて反射防止効果を向上させたシリコン窒化膜を
反射防止膜として使用することも可能である。しかし、
上記の実施の形態では互いに隣接する反射防止膜５と研
磨ストップ層４の材質が同じであるため、シリコン窒化
膜を反射防止膜として用いた場合には、後述の工程で、
反射防止膜５をエッチング除去する工程の際、研磨スト
ップ層４まで除去しないように、精密なエッチングの制
御が必要となる。It is also possible to use a silicon nitride film having an improved antireflection effect by changing the Si-Si bond in the silicon nitride film as the antireflection film. But,
In the above-described embodiment, since the materials of the antireflection film 5 and the polishing stop layer 4 which are adjacent to each other are the same, when the silicon nitride film is used as the antireflection film,
In the step of removing the antireflection film 5 by etching, precise etching control is required so that the polishing stop layer 4 is not removed.
【００３０】さらに、図１（ｄ）に示すように、反射防
止膜５上全面にポジ型レジスト６を塗布して、例えば、
ｉ線ステッパーにより、ライン＆スペースのピッチが
１．０μｍ以下である微細ピッチのストライプ状のマス
ク７を用いてを露光し、その後現像すると、図１（ｅ）
に示すように、前記段差の凹部（下段部）では反射防止
膜５の膜厚が厚く解像に必要な反射量が得られないの
で、解像不良を起こす。一方、前記段差の凸部（上段
部）では、ポジ型レジスト６は解像するのに十分な反射
が得られるため、ストライプ状のマスク７の形状に応じ
て解像する。Further, as shown in FIG. 1D, a positive resist 6 is applied on the entire surface of the antireflection film 5, and, for example,
When exposed by an i-line stepper using a fine pitch stripe-shaped mask 7 having a line and space pitch of 1.0 μm or less, and then developed, FIG.
As shown in FIG. 3, the antireflection film 5 is thick in the concave portion (lower portion) of the step, and the amount of reflection required for resolution cannot be obtained, resulting in poor resolution. On the other hand, in the convex portion (upper portion) of the step, the positive resist 6 can be sufficiently reflected to be resolved, so that the positive resist 6 is resolved according to the shape of the striped mask 7.
【００３１】そして、図１（ｆ）に示すように、ポジ型
レジスト６をマスクとしてドライエッチングを行って反
射防止膜５を除去する。尚、ドライエッチングでなくウ
ェットエッチングを用いてもよい。Then, as shown in FIG. 1F, the antireflection film 5 is removed by dry etching using the positive resist 6 as a mask. Note that wet etching may be used instead of dry etching.
【００３２】続いて、図１（ｇ）に示すように、ポジ型
レジスト６及び反射防止膜５をマスクとして研磨ストッ
プ層４を除去する。即ち、前記段差の凸部（上段部）の
研磨ストップ層４は、ストライプ状にパターニングさ
れ、前記段差の凹部（下段部）の研磨ストップ層４は、
そのまま残る。その後、研磨ストップ層４上に残ってい
るポジ型レジスト６と反射防止膜５を除去する。Subsequently, as shown in FIG. 1G, the polishing stop layer 4 is removed using the positive resist 6 and the antireflection film 5 as a mask. That is, the polishing stopper layer 4 on the convex portion (upper portion) of the step is patterned in a stripe shape, and the polishing stopper layer 4 on the concave portion (lower portion) of the step is
It remains as it is. After that, the positive resist 6 and the antireflection film 5 remaining on the polishing stop layer 4 are removed.
【００３３】最後に、化学機械研磨を行って、図１
（ｈ）に示すように、層間絶縁膜３を平坦化する。即
ち、前記段差の凸部（上段部）の研磨ストップ層４の面
積が、凹部（下段部）の研磨ストップ層４の面積より小
さいことから、前記凸部（上段部）が先に研磨されいく
こととなって、やがて凸部（上段部）の高さが凹部（下
段部）の高さと等しくなり層間絶縁膜３が平坦になる。Finally, chemical mechanical polishing was carried out, and as shown in FIG.
As shown in (h), the interlayer insulating film 3 is flattened. That is, since the area of the polishing stopper layer 4 of the convex portion (upper portion) of the step is smaller than the area of the polishing stopper layer 4 of the concave portion (lower portion), the convex portion (upper portion) is polished first. Eventually, the height of the convex portion (upper portion) becomes equal to the height of the concave portion (lower portion), and the interlayer insulating film 3 becomes flat.
【００３４】そして、図示していないが、平坦化された
層間絶縁膜３の上に第２層としてメタル配線、例えばア
ルミニウム配線を設ける。Although not shown, metal wiring, for example, aluminum wiring is provided as a second layer on the flattened interlayer insulating film 3.
【００３５】尚、上記の実施の形態ではＰｏｌｙ−Ｍｅ
ｔａｌ間の層間絶縁膜３の平坦化について説明したが、
Ｍｅｔａｌ−Ｍｅｔａｌ間またはＰｏｌｙ−Ｐｏｌｙ間
の層間絶縁膜３の平坦化についても、本発明は同様に用
いることができる。In the above embodiment, the Poly-Me is used.
The flattening of the interlayer insulating film 3 between tals has been described.
The present invention can be similarly used for planarization of the interlayer insulating film 3 between Metal and Metal or between Poly and Poly.
【００３６】また、ストライプ状のマスク７は、微細ピ
ッチのものであれば、格子状またはホールアレイ状等で
あってもよい。The stripe-shaped mask 7 may have a lattice shape or a hole array shape as long as it has a fine pitch.
【００３７】以上説明したように、前記段差の凸部（上
段部）では反射防止膜５の膜厚を薄くし、前記段差の凹
部（下段部）では反射防止膜５の膜厚を厚くするので、
前記段差の凸部（上段部）ではポジ型レジスト６を解像
するのに充分な反射が発生し、前記段差の凹部（下段
部）ではポジ型レジスト６を解像するのに充分な反射が
発生しない。これにより、層または品種の違いに関係な
く前記段差の凸部（上段部）の研磨ストップ層４をスト
ライプ状のマスク７の形状にパターニングし、凹部（下
段部）の研磨ストップ層４をそのまま残すことができ
る。したがって、ストライプ状のマスク７を配線パター
ンの異なる各層及び各品種間で共用することができよう
になる。尚、研磨ストップ層４をパターンニングする
際、前記段差の凸部（上段部）の研磨ストップ層４は、
前記段差の凹部（下段部）の研磨ストップ層４より研磨
されやすければよいから、必ずしも残っていなくても良
い。As described above, the thickness of the antireflection film 5 is reduced at the convex portion (upper portion) of the step, and the thickness of the antireflection film 5 is increased at the concave portion (lower portion) of the step. ,
Sufficient reflection to resolve the positive resist 6 occurs at the convex portion (upper portion) of the step, and sufficient reflection to resolve the positive resist 6 at the concave portion (lower portion) of the step. Does not occur. Thereby, the polishing stop layer 4 on the convex portion (upper portion) of the step is patterned into the shape of the stripe-shaped mask 7 regardless of the difference in layer or product type, and the polishing stop layer 4 on the concave portion (lower portion) is left as it is. be able to. Therefore, the striped mask 7 can be shared by each layer and each product having different wiring patterns. When the polishing stop layer 4 is patterned, the polishing stop layer 4 on the convex portion (upper part) of the step is
Since it is sufficient to polish the recessed portion (lower step portion) of the step from the polishing stop layer 4, it does not necessarily remain.
【００３８】また、前記段差の凸部（上段部）に設けら
れた研磨ストップ層４の面積が前記段差の凹部（下段
部）に設けられた研磨ストップ層４の面積よりも小さく
なるように構成することにより、面積の小さい、前記凸
部（上段部）が先に研磨されていくこととなって、やが
て凸部（上段部）の高さが凹部（下段部）の高さと等し
くなり、層間絶縁膜３は平坦化されるから、前記段差の
大小に関係なく平坦化できる。Further, the area of the polishing stop layer 4 provided on the convex portion (upper step portion) of the step is smaller than the area of the polishing stop layer 4 provided on the concave portion (lower step) of the step. By doing so, the convex portion (upper step portion) having a small area is polished first, and eventually the height of the convex portion (upper step portion) becomes equal to the height of the concave portion (lower step portion). Since the insulating film 3 is flattened, it can be flattened regardless of the size of the step.
【００３９】また、反射防止膜５は、膜厚が厚くなると
反射率が低下する性質を有する。一方、ポジ型レジスト
６は反射防止膜５の膜厚が厚くなり、反射率が１０％以
下（特に５％以下）になると解像不良を起こす。その解
像不良は、反射防止膜５の膜厚１００ｎｍから２００ｎ
ｍの範囲内にあるときに生じるので、反射防止膜５の膜
厚が、前記段差の凹部（下段部）では２００ｎｍ以上と
なり、前記段差の凸部（上段部）では１００ｎｍ以下と
なるように形成することによって、前記段差の凸部（上
段部）のポジ型レジスト６は解像され、一方前記段差の
凹部（下段部）のポジ型レジスト６は解像不良を起こす
ようにすることができる。The antireflection film 5 has a property that the reflectance decreases as the film thickness increases. On the other hand, in the positive resist 6, the film thickness of the antireflection film 5 becomes large, and when the reflectance becomes 10% or less (particularly 5% or less), a resolution defect occurs. The poor resolution is caused by the thickness of the antireflection film 5 from 100 nm to 200 n.
The thickness of the antireflection film 5 is 200 nm or more in the concave portion (lower portion) of the step and 100 nm or less in the convex portion (upper portion) of the step because the thickness is in the range of m. By doing so, the positive resist 6 on the convex portion (upper portion) of the step is resolved, while the positive resist 6 on the concave portion (lower portion) of the step causes defective resolution.
【００４０】[0040]
【発明の効果】以上説明したように、本発明は、基板上
の平坦化ができ、且つ前記微細ピッチのマスクを各層及
び異なる品種間で共用できる半導体装置の製造方法を提
供できるという効果を奏する。As described above, according to the present invention, it is possible to provide a method for manufacturing a semiconductor device capable of flattening a substrate and sharing the fine pitch mask between layers and different types. .
【図１】本発明の半導体装置の製造方法を工程別に示し
た断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device of the present invention step by step.
【図２】反射防止膜の膜厚と反射率との関係を示した特
性図である。FIG. 2 is a characteristic diagram showing the relationship between the film thickness of an antireflection film and the reflectance.
【図３】化学機械研磨（ＣＭＰ）を用いた半導体装置の
製造方法を工程別に示した断面図である。FIG. 3 is a cross-sectional view showing a method of manufacturing a semiconductor device using chemical mechanical polishing (CMP) for each step.
１ 半導体基板 ２ ゲート配線層 ３ 層間絶縁膜 ４ 研磨ストップ層 ５ 反射防止膜 ６ ポジ型レジスト ７ ストライプ状のマスク ８ マスク 1 Semiconductor Substrate 2 Gate Wiring Layer 3 Interlayer Insulating Film 4 Polishing Stop Layer 5 Antireflection Film 6 Positive Resist 7 Striped Mask 8 Mask
Claims (4)
の全面に渡って、前記配線層の厚みに応じた段差が設け
られる層間絶縁膜を形成する工程と、前記層間絶縁膜上
全面に研磨ストップ層を形成する工程と、前記研磨スト
ップ層上全面に前記段差の上段部で薄く下段部で厚い膜
厚の反射防止膜を形成する工程と、前記反射防止膜上全
面にレジストを形成し、微細ピッチのマスクを用いて前
記レジストをパターニングする工程と、前記レジストを
マスクとして前記反射防止膜をパターニングする工程
と、前記レジスト及び前記反射防止膜をマスクとして前
記研磨ストップ層をパターニングする工程と、前記研磨
ストップ層上の前記レジストと前記反射防止膜を除去し
た後、化学機械研磨を行って前記層間絶縁膜を平坦化す
る工程と、を具備することを特徴とする半導体装置の製
造方法。1. A step of forming an interlayer insulating film in which a step corresponding to the thickness of the wiring layer is provided over the entire surface of a semiconductor substrate having a wiring layer formed on the main surface, and the entire surface of the interlayer insulating film. A step of forming a polishing stop layer on the polishing stopper layer, a step of forming an antireflection film having a thin film thickness on the upper step of the step and a thick film on the lower step of the step on the entire surface of the polishing stop layer, and forming a resist on the entire surface of the antireflection film Patterning the resist using a fine pitch mask, patterning the antireflection film using the resist as a mask, and patterning the polishing stop layer using the resist and the antireflection film as masks. And removing the resist and the antireflection film on the polishing stop layer, and then performing chemical mechanical polishing to planarize the interlayer insulating film. A method for manufacturing a semiconductor device, comprising:
段部で１００ｎｍ以下、前記段差の下段部で２００ｎｍ
以上とすることを特徴とする請求項１に記載の半導体装
置の製造方法。2. The thickness of the antireflection film is 100 nm or less at the upper step of the step and 200 nm at the lower step of the step.
The method for manufacturing a semiconductor device according to claim 1, wherein the method is as described above.
部に設けられた研磨ストップ層の面積が前記段差の下段
部に設けられた研磨ストップ層の面積よりも小さくなる
ようにパターニングすることを特徴をする請求項１また
は２に記載の半導体装置の製造方法。3. The patterning of the polishing stop layer such that the area of the polishing stop layer provided on the upper step of the step is smaller than the area of the polishing stop layer provided on the lower step of the step. The method for manufacturing a semiconductor device according to claim 1, wherein the method is a method for manufacturing a semiconductor device.
１．０μｍ以下であることを特徴とする請求項１ないし
３のいずれかに記載の半導体装置の製造方法。4. The pitch of the fine pitch mask is
4. The method for manufacturing a semiconductor device according to claim 1, wherein the thickness is 1.0 μm or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33314395A JPH09172016A (en) | 1995-12-21 | 1995-12-21 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33314395A JPH09172016A (en) | 1995-12-21 | 1995-12-21 | Semiconductor device manufacturing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172016A true JPH09172016A (en) | 1997-06-30 |
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ID=18262781
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33314395A Pending JPH09172016A (en) | 1995-12-21 | 1995-12-21 | Semiconductor device manufacturing method |
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| Country | Link |
|---|---|
| JP (1) | JPH09172016A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011601A1 (en) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US6417116B2 (en) | 1998-03-24 | 2002-07-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| KR100472844B1 (en) * | 1998-03-30 | 2005-03-07 | 가부시키가이샤 히타치세이사쿠쇼 | Method of manufacturing semiconductor devices |
-
1995
- 1995-12-21 JP JP33314395A patent/JPH09172016A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011601A1 (en) * | 1996-09-11 | 1998-03-19 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
| US6417116B2 (en) | 1998-03-24 | 2002-07-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| US7041586B2 (en) | 1998-03-24 | 2006-05-09 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure |
| KR100472844B1 (en) * | 1998-03-30 | 2005-03-07 | 가부시키가이샤 히타치세이사쿠쇼 | Method of manufacturing semiconductor devices |
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