JPH09171376A - 映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置 - Google Patents
映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置Info
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- JPH09171376A JPH09171376A JP8276184A JP27618496A JPH09171376A JP H09171376 A JPH09171376 A JP H09171376A JP 8276184 A JP8276184 A JP 8276184A JP 27618496 A JP27618496 A JP 27618496A JP H09171376 A JPH09171376 A JP H09171376A
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- Japan
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- driving
- drive
- wiring
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- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【課題】低消費電力化の要求を満足できるようにする。
【解決手段】映像制御装置は一列に並ぶ複数の表示画素
で各々構成される複数の水平画素ラインを備える液晶パ
ネル100 を駆動するために用いられ、複数の表示画素を
第１および第２グループの表示画素に区分するよう配置
されこれらをそれぞれ駆動する第１および第２ドライバ
グループ711,721 と、各水平走査期間において複数の表
示画素に割り当てられる画素データを出力し、これら画
素データに対応して複数の表示画素をドライバグループ
711,721 に駆動させる駆動回路基板400 とを備える。駆
動回路基板400 は互いに電気的に分離された第１および
第２接続配線LDL(R)，LDR(R)によりドライバグループ71
1,721 にそれぞれ接続され、各グループの表示画素に割
り当てられる画素データを接続配線LDL(R),LDR(R) の対
応する１つを介して対応ドライバグループに分配するゲ
ートアレイ制御部G/Aを含む。
で各々構成される複数の水平画素ラインを備える液晶パ
ネル100 を駆動するために用いられ、複数の表示画素を
第１および第２グループの表示画素に区分するよう配置
されこれらをそれぞれ駆動する第１および第２ドライバ
グループ711,721 と、各水平走査期間において複数の表
示画素に割り当てられる画素データを出力し、これら画
素データに対応して複数の表示画素をドライバグループ
711,721 に駆動させる駆動回路基板400 とを備える。駆
動回路基板400 は互いに電気的に分離された第１および
第２接続配線LDL(R)，LDR(R)によりドライバグループ71
1,721 にそれぞれ接続され、各グループの表示画素に割
り当てられる画素データを接続配線LDL(R),LDR(R) の対
応する１つを介して対応ドライバグループに分配するゲ
ートアレイ制御部G/Aを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
に代表される平面ディスプレイの映像制御装置およびこ
の映像制御装置を備える平面ディスプレイ装置に関す
る。
に代表される平面ディスプレイの映像制御装置およびこ
の映像制御装置を備える平面ディスプレイ装置に関す
る。
【０００２】
【従来の技術】平面ディスプレイのうち液晶ディスプレ
イは、軽量、薄型、低消費電力の特徴を生かして、パー
ソナル・コンピュータ、ワードプロセッサあるいはテレ
ビ表示用等の各種表示装置として利用されるようになっ
てきた。
イは、軽量、薄型、低消費電力の特徴を生かして、パー
ソナル・コンピュータ、ワードプロセッサあるいはテレ
ビ表示用等の各種表示装置として利用されるようになっ
てきた。
【０００３】従来の液晶ディスプレイは、例えば図６に
示すように液晶パネル１００の一端辺１０１に沿って配
置される８個のＸ−ＴＣＰ（Tape Carrier Package）７
０１，７０２，…，７０８を備える。各Ｘ−ＴＣＰはフ
レキシブル配線フィルムとこのフレキシブル配線フィル
ム上に半導体チップとしてマウントされるドライバＩＣ
との一体物であり、液晶パネル１００の信号線に映像信
号電圧を出力する。尚、図示しないが、複数のＹ−ＴＣ
Ｐが走査線に順次走査パルスを出力するために液晶パネ
ルの他の一端辺に沿って配置される。各Ｙ−ＴＣＰは、
フレキシブル配線フィルムとこのフレキシブル配線フィ
ルムに半導体チップとしてマウントされシフトレジスタ
を主体として構成されるドライバＩＣとの一体物であ
る。
示すように液晶パネル１００の一端辺１０１に沿って配
置される８個のＸ−ＴＣＰ（Tape Carrier Package）７
０１，７０２，…，７０８を備える。各Ｘ−ＴＣＰはフ
レキシブル配線フィルムとこのフレキシブル配線フィル
ム上に半導体チップとしてマウントされるドライバＩＣ
との一体物であり、液晶パネル１００の信号線に映像信
号電圧を出力する。尚、図示しないが、複数のＹ−ＴＣ
Ｐが走査線に順次走査パルスを出力するために液晶パネ
ルの他の一端辺に沿って配置される。各Ｙ−ＴＣＰは、
フレキシブル配線フィルムとこのフレキシブル配線フィ
ルムに半導体チップとしてマウントされシフトレジスタ
を主体として構成されるドライバＩＣとの一体物であ
る。
【０００４】Ｘ−ＴＣＰ７０１，７０２，…，７０８は
互いにカスケード接続されると共に、駆動回路基板の制
御部Ｇ／Ａに接続される。この制御部Ｇ／Ａは例えば外
部から入力されるシステムクロック信号ＳＣＫに基づい
て水平クロック信号ＣＫおよび水平スタート信号ＳＴを
発生し、ビデオデータＤＡＴＡに基づいて赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の画素データＤ（Ｒ），Ｄ（Ｇ），Ｄ
（Ｂ）を発生し、これらを制御信号としてＸ−ＴＣＰ７
０１，７０２，…，７０８に供給する。水平クロック信
号ＣＫおよび画素データＤ（Ｒ），Ｄ（Ｇ），Ｄ（Ｂ）
はＸ−ＴＣＰ７０１，７０２，…，７０８に並列的に供
給される。水平スタート信号ＳＴは初段のＸ−ＴＣＰ７
０１に供給され、さらにＸ−ＴＣＰ７０１，７０２，
…，７０８において順次転送される。各Ｘ−ＴＣＰ７０
１，７０２，…，７０８は水平クロック信号ＣＫに応答
して水平スタート信号ＳＴを出力する一方でこれを次段
にシフトするシフトレジスタと、各水平スタート信号Ｓ
Ｔの出力タイミングで画素データをサンプリングして映
像信号電圧に変換すると共にこの信号電圧を水平スター
ト信号ＳＴの出力位置に対応する信号線に供給するＤ／
Ａ変換器で構成される。
互いにカスケード接続されると共に、駆動回路基板の制
御部Ｇ／Ａに接続される。この制御部Ｇ／Ａは例えば外
部から入力されるシステムクロック信号ＳＣＫに基づい
て水平クロック信号ＣＫおよび水平スタート信号ＳＴを
発生し、ビデオデータＤＡＴＡに基づいて赤（Ｒ）、緑
（Ｇ）、青（Ｂ）の画素データＤ（Ｒ），Ｄ（Ｇ），Ｄ
（Ｂ）を発生し、これらを制御信号としてＸ−ＴＣＰ７
０１，７０２，…，７０８に供給する。水平クロック信
号ＣＫおよび画素データＤ（Ｒ），Ｄ（Ｇ），Ｄ（Ｂ）
はＸ−ＴＣＰ７０１，７０２，…，７０８に並列的に供
給される。水平スタート信号ＳＴは初段のＸ−ＴＣＰ７
０１に供給され、さらにＸ−ＴＣＰ７０１，７０２，
…，７０８において順次転送される。各Ｘ−ＴＣＰ７０
１，７０２，…，７０８は水平クロック信号ＣＫに応答
して水平スタート信号ＳＴを出力する一方でこれを次段
にシフトするシフトレジスタと、各水平スタート信号Ｓ
Ｔの出力タイミングで画素データをサンプリングして映
像信号電圧に変換すると共にこの信号電圧を水平スター
ト信号ＳＴの出力位置に対応する信号線に供給するＤ／
Ａ変換器で構成される。
【０００５】
【発明が解決しようとする課題】ところで、最近では、
液晶ディスプレイを低消費電力化することが要求されて
いる。公知の技術では、液晶ディスプレイの消費電力が
例えば各Ｘ−ＴＣＰのＤ／Ａ変換器を対応信号線の駆動
期間を除いて停止させることにより低減される。
液晶ディスプレイを低消費電力化することが要求されて
いる。公知の技術では、液晶ディスプレイの消費電力が
例えば各Ｘ−ＴＣＰのＤ／Ａ変換器を対応信号線の駆動
期間を除いて停止させることにより低減される。
【０００６】しかしながら、この技術はこの低消費電力
化の要求を十分に満足することができない。本発明は上
述した技術課題を解決するために成されたものであっ
て、低消費電力化の要求を満足できる映像制御装置を提
供することを目的とする。また、本発明は水平画素数が
増大される場合でも高速動作を可能にする映像制御装置
を提供することを目的とする。
化の要求を十分に満足することができない。本発明は上
述した技術課題を解決するために成されたものであっ
て、低消費電力化の要求を満足できる映像制御装置を提
供することを目的とする。また、本発明は水平画素数が
増大される場合でも高速動作を可能にする映像制御装置
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の目的は、一列に
並ぶ複数の表示画素で各々構成される複数の水平画素ラ
インを備える平面ディスプレイの映像制御装置であっ
て、複数の表示画素を複数グループに区分するよう配置
されこれら複数グループの表示画素をそれぞれ駆動する
複数の駆動部と、各水平画素ラインの走査期間において
複数の表示画素にそれぞれ割り当てられる画素データを
出力し、これら画素データに対応して複数の表示画素を
駆動するよう複数の駆動部を制御する制御部とを備え、
制御部は互いに電気的に分離された状態に設定される複
数のデータ配線部と、これら複数のデータ配線部により
複数の駆動部にそれぞれ接続され、各グループの表示画
素に割り当てられる画素データをこれらデータ配線部の
対応する１つだけを介して対応駆動部に分配する配給手
段を含む映像制御装置により達成される。
並ぶ複数の表示画素で各々構成される複数の水平画素ラ
インを備える平面ディスプレイの映像制御装置であっ
て、複数の表示画素を複数グループに区分するよう配置
されこれら複数グループの表示画素をそれぞれ駆動する
複数の駆動部と、各水平画素ラインの走査期間において
複数の表示画素にそれぞれ割り当てられる画素データを
出力し、これら画素データに対応して複数の表示画素を
駆動するよう複数の駆動部を制御する制御部とを備え、
制御部は互いに電気的に分離された状態に設定される複
数のデータ配線部と、これら複数のデータ配線部により
複数の駆動部にそれぞれ接続され、各グループの表示画
素に割り当てられる画素データをこれらデータ配線部の
対応する１つだけを介して対応駆動部に分配する配給手
段を含む映像制御装置により達成される。
【０００８】この映像制御装置では、制御部が複数のデ
ータ配線部および配給部で構成される。これらデータ配
線部は互いに電気的に分離された状態に設定され、配給
部はこれら複数のデータ配線部により複数の駆動部にそ
れぞれ接続され、各グループの表示画素に割り当てられ
る画素データをこれらデータ配線部の対応する１つだけ
を介して対応駆動部に分配する。各データ配線部の配線
長は従来のように画素データを全ての駆動部に共通に供
給するデータ配線部の配線長の半分程度に短縮されるた
め、制御部の負荷容量が大幅に減少する。従って、制御
部の動作を高速化する一方で制御部の消費電力を満足な
値まで低減させることが可能となる。
ータ配線部および配給部で構成される。これらデータ配
線部は互いに電気的に分離された状態に設定され、配給
部はこれら複数のデータ配線部により複数の駆動部にそ
れぞれ接続され、各グループの表示画素に割り当てられ
る画素データをこれらデータ配線部の対応する１つだけ
を介して対応駆動部に分配する。各データ配線部の配線
長は従来のように画素データを全ての駆動部に共通に供
給するデータ配線部の配線長の半分程度に短縮されるた
め、制御部の負荷容量が大幅に減少する。従って、制御
部の動作を高速化する一方で制御部の消費電力を満足な
値まで低減させることが可能となる。
【０００９】
【発明の実施の形態】以下に、本発明の第１実施形態に
係る液晶ディスプレイを図面を参照して説明する。この
液晶ディスプレイ１は、図１に示す液晶パネル１００を
含む。液晶パネル１００はアレイ基板２００、対向基板
３００、およびこれらの間に保持される液晶層で構成さ
れる。アレイ基板２００はガラス基板上に６４０×３本
の信号線２２０および４８０本の走査線２１０、信号線
２２０と走査線２１０とに接続される薄膜トランジスタ
２３０（以下、ＴＦＴと略称する。）、これらＴＦＴ２
３０にそれぞれ接続される画素電極２４０のマトリクス
アレイとを含む。各行の画素電極２４０は１水平走査期
間において供給される映像信号電圧により駆動される１
水平画素ラインを構成する。各ＴＦＴ２３０はアモルフ
ァスシリコンの活性層をベースにして形成される。対向
基板３００はガラス基板上に形成される対向電極および
カラーフィルタ層を含む。液晶層はアレイ基板２００お
よび対向基板３００上にそれぞれ形成される配向膜間に
保持される液晶材料で構成される。
係る液晶ディスプレイを図面を参照して説明する。この
液晶ディスプレイ１は、図１に示す液晶パネル１００を
含む。液晶パネル１００はアレイ基板２００、対向基板
３００、およびこれらの間に保持される液晶層で構成さ
れる。アレイ基板２００はガラス基板上に６４０×３本
の信号線２２０および４８０本の走査線２１０、信号線
２２０と走査線２１０とに接続される薄膜トランジスタ
２３０（以下、ＴＦＴと略称する。）、これらＴＦＴ２
３０にそれぞれ接続される画素電極２４０のマトリクス
アレイとを含む。各行の画素電極２４０は１水平走査期
間において供給される映像信号電圧により駆動される１
水平画素ラインを構成する。各ＴＦＴ２３０はアモルフ
ァスシリコンの活性層をベースにして形成される。対向
基板３００はガラス基板上に形成される対向電極および
カラーフィルタ層を含む。液晶層はアレイ基板２００お
よび対向基板３００上にそれぞれ形成される配向膜間に
保持される液晶材料で構成される。
【００１０】この液晶ディスプレイ１は、図１および図
２に示すように液晶パネル１００の一端辺１０１に沿っ
て配置される８個のＸ−ＴＣＰ７０１，７０２，…，７
０８を備える。これらＸ−ＴＣＰ７０１，７０２，…，
７０８はフレキシブル配線フィルムと、このフレキシブ
ル配線フィルム上に半導体チップとしてマウントされる
ドライバＩＣとの一体物である。これらＸ−ＴＣＰ７０
１，７０２，…，７０８は映像信号電圧を出力するため
にアレイ基板２００の信号線２２０の一端に電気的に接
続される２４０個の出力端子７０１ａ，７０２ａ，…，
７０８ａと、駆動回路基板４００に接続される入力端子
７０１ｂ，７０２ｂ，…，７０８ｂとを含む。Ｘ−ＴＣ
Ｐ７０１，７０２，７０３，７０４は第１ドライバグル
ープ７１１を構成し、Ｘ−ＴＣＰ７０５，７０６，７０
７，７０８は第２ドライバグループ７２１を構成する。
各水平画素ラインのカラー表示画素はドライバグループ
７１１および７２１によって第１および第２グループに
駆動単位として区分される。また、図示しないが、走査
線２１０に走査パルスをそれぞれ出力する２個のＹ−Ｔ
ＣＰが液晶パネル１００の他の一端辺に沿って配置され
る。
２に示すように液晶パネル１００の一端辺１０１に沿っ
て配置される８個のＸ−ＴＣＰ７０１，７０２，…，７
０８を備える。これらＸ−ＴＣＰ７０１，７０２，…，
７０８はフレキシブル配線フィルムと、このフレキシブ
ル配線フィルム上に半導体チップとしてマウントされる
ドライバＩＣとの一体物である。これらＸ−ＴＣＰ７０
１，７０２，…，７０８は映像信号電圧を出力するため
にアレイ基板２００の信号線２２０の一端に電気的に接
続される２４０個の出力端子７０１ａ，７０２ａ，…，
７０８ａと、駆動回路基板４００に接続される入力端子
７０１ｂ，７０２ｂ，…，７０８ｂとを含む。Ｘ−ＴＣ
Ｐ７０１，７０２，７０３，７０４は第１ドライバグル
ープ７１１を構成し、Ｘ−ＴＣＰ７０５，７０６，７０
７，７０８は第２ドライバグループ７２１を構成する。
各水平画素ラインのカラー表示画素はドライバグループ
７１１および７２１によって第１および第２グループに
駆動単位として区分される。また、図示しないが、走査
線２１０に走査パルスをそれぞれ出力する２個のＹ−Ｔ
ＣＰが液晶パネル１００の他の一端辺に沿って配置され
る。
【００１１】この液晶パネル１００は、表示領域に対応
した開口５０１を含む箱状の金属から成る第１フレーム
５００と、樹脂製の枠状体の第２フレーム６００とによ
って図１に示すように挟持され、互いに対角４点でネジ
止めされている。
した開口５０１を含む箱状の金属から成る第１フレーム
５００と、樹脂製の枠状体の第２フレーム６００とによ
って図１に示すように挟持され、互いに対角４点でネジ
止めされている。
【００１２】第２フレーム６００は、アクリル樹脂で成
形される楔型の導光板８０１と、図示しないが導光板８
０１の一端面に近接して配置される管状光源とを保持す
る。導光板８０１は、図示しないが、液晶パネル１００
と相反する側に、管状光源からの光源光を選択的に液晶
パネル１００に導く乳白色の印刷パターンを含む。この
印刷パターンに換えて、光散乱溝等を一体的に成形して
も良い。また、この樹脂製の第２フレーム６００は、一
体型、もしくは分割型により構成される。導光板８０１
および管状光源はその厚さ方向に重ねて収納され、さら
に導光板８０１は収納溝６０５により支持され固定され
る。また、この第２フレーム６００は、導光板８０１の
肉薄側に対応する領域裏面に上述した駆動回路基板４０
０を保持する。
形される楔型の導光板８０１と、図示しないが導光板８
０１の一端面に近接して配置される管状光源とを保持す
る。導光板８０１は、図示しないが、液晶パネル１００
と相反する側に、管状光源からの光源光を選択的に液晶
パネル１００に導く乳白色の印刷パターンを含む。この
印刷パターンに換えて、光散乱溝等を一体的に成形して
も良い。また、この樹脂製の第２フレーム６００は、一
体型、もしくは分割型により構成される。導光板８０１
および管状光源はその厚さ方向に重ねて収納され、さら
に導光板８０１は収納溝６０５により支持され固定され
る。また、この第２フレーム６００は、導光板８０１の
肉薄側に対応する領域裏面に上述した駆動回路基板４０
０を保持する。
【００１３】ここで、液晶ディスプレイ１の回路構成を
図２を参照してさらに詳細に説明する。液晶ディスプレ
イ１は、ドライバグループ７１１および７２１を独立に
動作するよう制御するために駆動回路基板４００に配置
されるゲートアレイ制御部Ｇ／Ａを有する。このゲート
アレイ制御部Ｇ／Ａは水平クロック信号ＣＫ−Ｌおよび
水平スタート信号ＳＴ−Ｌを外部から入力されるシステ
ムクロック信号ＳＣＫに基づいて発生し、第１グループ
の赤（Ｒ）、緑（Ｇ）、青（Ｂ）表示画素に割り当てら
れる画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），およびＤＬ
（Ｂ）をビデオデータＤＡＴＡに基づいて発生し、これ
らを制御信号として第１ドライバグループ７１１に供給
すると共に、水平クロック信号ＣＫ−Ｒおよび水平スタ
ート信号ＳＴ−Ｒをシステムクロック信号ＳＣＫに基づ
いて発生し、第２グループの赤（Ｒ）、緑（Ｇ）、青
（Ｂ）表示画素に割り当てられる画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），およびＤＲ（Ｂ）をビデオデータ
ＤＡＴＡに基づいて発生し、これらを制御信号として第
２ドライバグループ７２１に供給する。
図２を参照してさらに詳細に説明する。液晶ディスプレ
イ１は、ドライバグループ７１１および７２１を独立に
動作するよう制御するために駆動回路基板４００に配置
されるゲートアレイ制御部Ｇ／Ａを有する。このゲート
アレイ制御部Ｇ／Ａは水平クロック信号ＣＫ−Ｌおよび
水平スタート信号ＳＴ−Ｌを外部から入力されるシステ
ムクロック信号ＳＣＫに基づいて発生し、第１グループ
の赤（Ｒ）、緑（Ｇ）、青（Ｂ）表示画素に割り当てら
れる画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），およびＤＬ
（Ｂ）をビデオデータＤＡＴＡに基づいて発生し、これ
らを制御信号として第１ドライバグループ７１１に供給
すると共に、水平クロック信号ＣＫ−Ｒおよび水平スタ
ート信号ＳＴ−Ｒをシステムクロック信号ＳＣＫに基づ
いて発生し、第２グループの赤（Ｒ）、緑（Ｇ）、青
（Ｂ）表示画素に割り当てられる画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），およびＤＲ（Ｂ）をビデオデータ
ＤＡＴＡに基づいて発生し、これらを制御信号として第
２ドライバグループ７２１に供給する。
【００１４】水平クロック信号ＣＫ−Ｌおよび画素デー
タ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は接続配線Ｌ
ＣＫ−Ｌおよび接続配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），
ＬＤＬ（Ｂ）を介してＸ−ＴＣＰ７０１，７０２，７０
３，７０４に並列的に供給される。水平スタート信号Ｓ
Ｔ−Ｌは接続配線ＬＳＴ−Ｌを介して初段のＸ−ＴＣＰ
７０１に供給され、さらにこのＸ−ＴＣＰ７０１，７０
２，７０３，７０４において順次転送される。このため
Ｘ−ＴＣＰ７０１，７０２，７０３，７０４はカスケー
ド接続される。各Ｘ−ＴＣＰ７０１，７０２，７０３，
７０４は水平クロック信号ＣＫ−Ｌに応答して水平スタ
ート信号ＳＴ−Ｌを出力する一方でこれを次段にシフト
するシフトレジスタと、各水平スタート信号ＳＴ−Ｌの
出力タイミングで画素データをサンプリングして映像信
号電圧に変換すると共にこの映像信号電圧を水平スター
ト信号ＳＴ−Ｌの出力位置に対応する信号線２２０に供
給するＤ／Ａ変換器で構成される。
タ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は接続配線Ｌ
ＣＫ−Ｌおよび接続配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），
ＬＤＬ（Ｂ）を介してＸ−ＴＣＰ７０１，７０２，７０
３，７０４に並列的に供給される。水平スタート信号Ｓ
Ｔ−Ｌは接続配線ＬＳＴ−Ｌを介して初段のＸ−ＴＣＰ
７０１に供給され、さらにこのＸ−ＴＣＰ７０１，７０
２，７０３，７０４において順次転送される。このため
Ｘ−ＴＣＰ７０１，７０２，７０３，７０４はカスケー
ド接続される。各Ｘ−ＴＣＰ７０１，７０２，７０３，
７０４は水平クロック信号ＣＫ−Ｌに応答して水平スタ
ート信号ＳＴ−Ｌを出力する一方でこれを次段にシフト
するシフトレジスタと、各水平スタート信号ＳＴ−Ｌの
出力タイミングで画素データをサンプリングして映像信
号電圧に変換すると共にこの映像信号電圧を水平スター
ト信号ＳＴ−Ｌの出力位置に対応する信号線２２０に供
給するＤ／Ａ変換器で構成される。
【００１５】水平クロック信号ＣＫ−Ｒおよび画素デー
タ列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線Ｌ
ＣＫ−Ｒおよび接続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），
ＬＤＲ（Ｂ）を介してＸ−ＴＣＰ７０５，７０６，７０
７，７０８に並列的に供給される。水平スタート信号Ｓ
Ｔ−Ｒは接続配線ＬＳＴ−Ｒを介してＸ−ＴＣＰ７０５
に供給され、さらにＸ−ＴＣＰ７０５，７０６，７０
７，７０８において順次転送される。このため、Ｘ−Ｔ
ＣＰ７０５，７０６，７０７，７０８はカスケード接続
される。各Ｘ−ＴＣＰ７０５，７０６，７０７，７０８
は水平クロック信号ＣＫ−Ｒに応答して水平スタート信
号ＳＴ−Ｒを出力しシフトするシフトレジスタと、各水
平スタート信号ＳＴ−Ｒの出力タイミングで画素データ
をサンプリングして映像信号電圧に変換すると共にこの
映像信号電圧を水平スタート信号ＳＴ−Ｒの出力位置に
対応する信号線２２０に供給するＤ／Ａ変換器で構成さ
れる。
タ列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線Ｌ
ＣＫ−Ｒおよび接続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），
ＬＤＲ（Ｂ）を介してＸ−ＴＣＰ７０５，７０６，７０
７，７０８に並列的に供給される。水平スタート信号Ｓ
Ｔ−Ｒは接続配線ＬＳＴ−Ｒを介してＸ−ＴＣＰ７０５
に供給され、さらにＸ−ＴＣＰ７０５，７０６，７０
７，７０８において順次転送される。このため、Ｘ−Ｔ
ＣＰ７０５，７０６，７０７，７０８はカスケード接続
される。各Ｘ−ＴＣＰ７０５，７０６，７０７，７０８
は水平クロック信号ＣＫ−Ｒに応答して水平スタート信
号ＳＴ−Ｒを出力しシフトするシフトレジスタと、各水
平スタート信号ＳＴ−Ｒの出力タイミングで画素データ
をサンプリングして映像信号電圧に変換すると共にこの
映像信号電圧を水平スタート信号ＳＴ−Ｒの出力位置に
対応する信号線２２０に供給するＤ／Ａ変換器で構成さ
れる。
【００１６】ゲートアレイ制御部Ｇ／Ａは駆動回路基板
４００上においてドライバグループ７１１および７２１
から等距離にある中央位置付近に配置され、接続配線Ｌ
ＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）と、接続配線
ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）との配線長
は、Ｘ−ＴＣＰ７０１，７０２，…，７０８の合計長Ｌ
の略１／２程度となるように設定される。さらに、接続
配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）と、接
続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）と
は、ゲートアレイ制御部Ｇ／Ａを基準として略対称に配
置される。従って、これらの配線長は十分に短く、しか
もドライバグループ７１１および７２１の配線容量、配
線抵抗、さらにインダクタンスは互いに略等しく形成さ
れる。
４００上においてドライバグループ７１１および７２１
から等距離にある中央位置付近に配置され、接続配線Ｌ
ＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）と、接続配線
ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）との配線長
は、Ｘ−ＴＣＰ７０１，７０２，…，７０８の合計長Ｌ
の略１／２程度となるように設定される。さらに、接続
配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）と、接
続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）と
は、ゲートアレイ制御部Ｇ／Ａを基準として略対称に配
置される。従って、これらの配線長は十分に短く、しか
もドライバグループ７１１および７２１の配線容量、配
線抵抗、さらにインダクタンスは互いに略等しく形成さ
れる。
【００１７】また、接続配線ＬＣＫ−Ｌと接続配線ＬＣ
Ｋ−Ｒとは、ゲートアレイ制御部Ｇ／Ａを基準として略
対称に配置される。従って、これらの配線長は十分に短
く、しかもドライバグループ７１１および７２１の配線
容量、配線抵抗、さらにインダクタンスは互いに略等し
く形成される。
Ｋ−Ｒとは、ゲートアレイ制御部Ｇ／Ａを基準として略
対称に配置される。従って、これらの配線長は十分に短
く、しかもドライバグループ７１１および７２１の配線
容量、配線抵抗、さらにインダクタンスは互いに略等し
く形成される。
【００１８】このゲートアレイ制御部Ｇ／Ａは、図３に
示すように画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ
（Ｂ）、水平スタート信号ＳＴ−Ｌ、水平クロック信号
ＣＫ−Ｌの出力動作を１水平走査期間（１Ｈ）の前半で
行ない、この出力動作を１水平走査期間（１Ｈ）の後半
で停止するよう構成される。また、このゲートアレイ制
御部Ｇ／Ａは、図３に示すように、画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒの出力動作を１水平
走査期間（１Ｈ）の前半で停止し、１水平走査期間（１
Ｈ）の後半で行なうよう構成される。ちなみに、Ｘ−Ｔ
ＣＰ７０１，７０２，…，７０８の各々は１水平走査期
間において対応信号線の数だけ繰り返されるシフト動作
期間を除いて休止するよう構成されても良い。
示すように画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ
（Ｂ）、水平スタート信号ＳＴ−Ｌ、水平クロック信号
ＣＫ−Ｌの出力動作を１水平走査期間（１Ｈ）の前半で
行ない、この出力動作を１水平走査期間（１Ｈ）の後半
で停止するよう構成される。また、このゲートアレイ制
御部Ｇ／Ａは、図３に示すように、画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒの出力動作を１水平
走査期間（１Ｈ）の前半で停止し、１水平走査期間（１
Ｈ）の後半で行なうよう構成される。ちなみに、Ｘ−Ｔ
ＣＰ７０１，７０２，…，７０８の各々は１水平走査期
間において対応信号線の数だけ繰り返されるシフト動作
期間を除いて休止するよう構成されても良い。
【００１９】尚、この実施形態では、水平クロック信号
ＣＫ−ＬおよびＣＫ−Ｒは、特に周波数が高い信号であ
って、動作初期の波形と定常状態での波形とが異なる。
このため、水平クロック信号ＣＫ−Ｌは各水平走査期間
において画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ
（Ｂ）よりも先に送出され始める。画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は水平クロック信号Ｃ
Ｋ−Ｌが定常状態になってから送出される。同様に、水
平クロック信号ＣＫ−Ｒは各水平走査期間において画素
データ列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）よりも先
に送出され始める。画素データ列ＤＲ（Ｒ），ＤＲ
（Ｇ），ＤＲ（Ｂ）は水平クロック信号ＣＫ−Ｒが定常
状態になってから送出される。
ＣＫ−ＬおよびＣＫ−Ｒは、特に周波数が高い信号であ
って、動作初期の波形と定常状態での波形とが異なる。
このため、水平クロック信号ＣＫ−Ｌは各水平走査期間
において画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），ＤＬ
（Ｂ）よりも先に送出され始める。画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は水平クロック信号Ｃ
Ｋ−Ｌが定常状態になってから送出される。同様に、水
平クロック信号ＣＫ−Ｒは各水平走査期間において画素
データ列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）よりも先
に送出され始める。画素データ列ＤＲ（Ｒ），ＤＲ
（Ｇ），ＤＲ（Ｂ）は水平クロック信号ＣＫ−Ｒが定常
状態になってから送出される。
【００２０】以上の構成により、ゲートアレイ制御部Ｇ
／Ａから第１ドライバグループ７１１のＸ−ＴＣＰ７０
１，７０２，７０３，７０４に画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｌ、水平クロック信号ＣＫ−Ｌを含む制御信号を供
給するそれぞれの接続配線長、ゲートアレイ制御部Ｇ／
Ａから第２ドライバグループ７２１のＸ−ＴＣＰ７０
５，７０６，７０７，７０８に画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒを含む制御信号を供
給するそれぞれの接続配線長のそれぞれが図６に示す構
成の略１／２に短縮される。
／Ａから第１ドライバグループ７１１のＸ−ＴＣＰ７０
１，７０２，７０３，７０４に画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｌ、水平クロック信号ＣＫ−Ｌを含む制御信号を供
給するそれぞれの接続配線長、ゲートアレイ制御部Ｇ／
Ａから第２ドライバグループ７２１のＸ−ＴＣＰ７０
５，７０６，７０７，７０８に画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒを含む制御信号を供
給するそれぞれの接続配線長のそれぞれが図６に示す構
成の略１／２に短縮される。
【００２１】しかも、第１ドライバグループ７１１と第
２ドライバグループ７２１とは、１水平走査期間の異な
るタイムスロットにおいて駆動され、少なくとも一方が
動作されている期間中、他方のドライバグループへの画
素データ列の供給は停止されている。
２ドライバグループ７２１とは、１水平走査期間の異な
るタイムスロットにおいて駆動され、少なくとも一方が
動作されている期間中、他方のドライバグループへの画
素データ列の供給は停止されている。
【００２２】これにより、ゲートアレイ制御部Ｇ／Ａに
加わる容量負荷は、図６に示す構成の略１／２に低減で
き、よってゲートアレイ制御部Ｇ／Ａの出力バッファで
消費される電力を略１／２に低減でき、装置全体の低消
費電力化が達成される。この実施形態によれば、２１イ
ンチのＸＧＡ仕様の液晶ディスプレイで良好な表示画像
が得られた。
加わる容量負荷は、図６に示す構成の略１／２に低減で
き、よってゲートアレイ制御部Ｇ／Ａの出力バッファで
消費される電力を略１／２に低減でき、装置全体の低消
費電力化が達成される。この実施形態によれば、２１イ
ンチのＸＧＡ仕様の液晶ディスプレイで良好な表示画像
が得られた。
【００２３】次に、本発明の第２実施形態に係る液晶デ
ィスプレイについて図４を参照して説明する。この液晶
ディスプレイは上述の実施形態と基本構造において同様
であるため、同様な部分の説明を簡略化し異なる部分に
ついて詳しく説明する。
ィスプレイについて図４を参照して説明する。この液晶
ディスプレイは上述の実施形態と基本構造において同様
であるため、同様な部分の説明を簡略化し異なる部分に
ついて詳しく説明する。
【００２４】液晶ディスプレイ１は、ドライバグループ
７１１および７２１を独立に動作するよう制御するため
に駆動回路基板４００に配置されるゲートアレイ制御部
Ｇ／Ａを有する。このゲートアレイ制御部Ｇ／Ａは水平
クロック信号ＣＫおよび水平スタート信号ＳＴを外部か
ら入力されるシステムクロック信号ＳＣＫに基づいて発
生し、第１グループの赤（Ｒ）、緑（Ｇ）、青（Ｂ）表
示画素に割り当てられる画素データ列ＤＬ（Ｒ），ＤＬ
（Ｇ），およびＤＬ（Ｂ）をビデオデータＤＡＴＡに基
づいて発生し、これらを制御信号として第１ドライバグ
ループ７１１に供給すると共に、第２グループの赤
（Ｒ）、緑（Ｇ）、青（Ｂ）表示画素に割り当てられる
画素データ列ＤＲ（Ｒ），ＤＲ（Ｇ），およびＤＲ
（Ｂ）をビデオデータＤＡＴＡに基づいて発生し、上述
の水平クロック信号ＣＫおよび画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），およびＤＲ（Ｂ）を制御信号とし
て第２ドライバグループ７２１に供給する。
７１１および７２１を独立に動作するよう制御するため
に駆動回路基板４００に配置されるゲートアレイ制御部
Ｇ／Ａを有する。このゲートアレイ制御部Ｇ／Ａは水平
クロック信号ＣＫおよび水平スタート信号ＳＴを外部か
ら入力されるシステムクロック信号ＳＣＫに基づいて発
生し、第１グループの赤（Ｒ）、緑（Ｇ）、青（Ｂ）表
示画素に割り当てられる画素データ列ＤＬ（Ｒ），ＤＬ
（Ｇ），およびＤＬ（Ｂ）をビデオデータＤＡＴＡに基
づいて発生し、これらを制御信号として第１ドライバグ
ループ７１１に供給すると共に、第２グループの赤
（Ｒ）、緑（Ｇ）、青（Ｂ）表示画素に割り当てられる
画素データ列ＤＲ（Ｒ），ＤＲ（Ｇ），およびＤＲ
（Ｂ）をビデオデータＤＡＴＡに基づいて発生し、上述
の水平クロック信号ＣＫおよび画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），およびＤＲ（Ｂ）を制御信号とし
て第２ドライバグループ７２１に供給する。
【００２５】画素データ列ＤＬ（Ｒ），ＤＬ（Ｇ），Ｄ
Ｌ（Ｂ）は接続配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤ
Ｌ（Ｂ）を介してＸ−ＴＣＰ７０１，７０２，７０３，
７０４に並列的に供給される。水平スタート信号ＳＴは
接続配線ＬＳＴを介して初段のＸ−ＴＣＰ７０１に供給
され、さらにＸ−ＴＣＰ７０１，７０２，…，７０８に
おいて順次転送される。このためＸ−ＴＣＰ７０１，７
０２，…，７０８はカスケード接続される。画素データ
列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線ＬＤ
Ｒ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）を介してＸ−Ｔ
ＣＰ７０５，７０６，７０７，７０８に並列的に供給さ
れる。水平クロック信号ＣＫは共通の接続配線ＬＣＫを
介してＸ−ＴＣＰ７０１，７０２，…，７０８に並列的
に供給される。
Ｌ（Ｂ）は接続配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），ＬＤ
Ｌ（Ｂ）を介してＸ−ＴＣＰ７０１，７０２，７０３，
７０４に並列的に供給される。水平スタート信号ＳＴは
接続配線ＬＳＴを介して初段のＸ−ＴＣＰ７０１に供給
され、さらにＸ−ＴＣＰ７０１，７０２，…，７０８に
おいて順次転送される。このためＸ−ＴＣＰ７０１，７
０２，…，７０８はカスケード接続される。画素データ
列ＤＲ（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線ＬＤ
Ｒ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）を介してＸ−Ｔ
ＣＰ７０５，７０６，７０７，７０８に並列的に供給さ
れる。水平クロック信号ＣＫは共通の接続配線ＬＣＫを
介してＸ−ＴＣＰ７０１，７０２，…，７０８に並列的
に供給される。
【００２６】以上の構成により、ゲートアレイ制御部Ｇ
／Ａから第１ドライバグループ７１１のＸ−ＴＣＰ７０
１，７０２，７０３，７０４に画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｌ、水平クロック信号ＣＫ−Ｌを含む制御信号を供
給するそれぞれの接続配線長、ゲートアレイ制御部Ｇ／
Ａから第２ドライバグループ７２１のＸ−ＴＣＰ７０
５，７０６，７０７，７０８に画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒを含む制御信号を供
給するそれぞれの接続配線長のそれぞれを図６の構成の
略１／２に短縮される。
／Ａから第１ドライバグループ７１１のＸ−ＴＣＰ７０
１，７０２，７０３，７０４に画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｌ、水平クロック信号ＣＫ−Ｌを含む制御信号を供
給するそれぞれの接続配線長、ゲートアレイ制御部Ｇ／
Ａから第２ドライバグループ７２１のＸ−ＴＣＰ７０
５，７０６，７０７，７０８に画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）、水平スタート信号Ｓ
Ｔ−Ｒ、水平クロック信号ＣＫ−Ｒを含む制御信号を供
給するそれぞれの接続配線長のそれぞれを図６の構成の
略１／２に短縮される。
【００２７】しかも、第１ドライバグループ７１１と第
２ドライバグループ７２１とは、１水平走査期間の異な
るタイムスロットにおいて駆動され、制御ゲートアレイ
制御部Ｇ／Ａから少なくとも一方のドライバグループに
画素データ列が供給されている期間は、他方のドライバ
グループには画素データ列が供給されない。
２ドライバグループ７２１とは、１水平走査期間の異な
るタイムスロットにおいて駆動され、制御ゲートアレイ
制御部Ｇ／Ａから少なくとも一方のドライバグループに
画素データ列が供給されている期間は、他方のドライバ
グループには画素データ列が供給されない。
【００２８】これにより、ゲートアレイ制御部Ｇ／Ａに
加わる容量負荷は、図６の構成の略１／２に低減でき、
よってゲートアレイ制御部Ｇ／Ａの出力バッファで消費
される電力を略１／２に低減でき、装置全体の低消費電
力化が達成される。
加わる容量負荷は、図６の構成の略１／２に低減でき、
よってゲートアレイ制御部Ｇ／Ａの出力バッファで消費
される電力を略１／２に低減でき、装置全体の低消費電
力化が達成される。
【００２９】この実施形態では、水平クロック信号ＣＫ
がゲートアレイ制御部Ｇ／Ａから第１ドライバグループ
７１１および第２ドライバグループ７２１の各Ｘ−ＴＣ
Ｐ７０１，７０２，…，７０８に共通な接続配線ＬＣＫ
を介して１水平走査期間にわたり供給される。この場
合、ゲートアレイ制御部Ｇ／Ａの容量負荷は第１実施形
態に比べて増大するが、クロック信号の定常化タイミン
グを第１ドライバグループ７１１および第２ドライバグ
ループ７２１間で調整する必要がなくなり、回路構成が
簡略化できるという利点がある。また、ゲートアレイ制
御部Ｇ／Ａの出力ピン数が低減できる。この実施形態に
よれば、２１インチのＸＧＡ仕様の液晶ディスプレイで
良好な表示画像が得られた。
がゲートアレイ制御部Ｇ／Ａから第１ドライバグループ
７１１および第２ドライバグループ７２１の各Ｘ−ＴＣ
Ｐ７０１，７０２，…，７０８に共通な接続配線ＬＣＫ
を介して１水平走査期間にわたり供給される。この場
合、ゲートアレイ制御部Ｇ／Ａの容量負荷は第１実施形
態に比べて増大するが、クロック信号の定常化タイミン
グを第１ドライバグループ７１１および第２ドライバグ
ループ７２１間で調整する必要がなくなり、回路構成が
簡略化できるという利点がある。また、ゲートアレイ制
御部Ｇ／Ａの出力ピン数が低減できる。この実施形態に
よれば、２１インチのＸＧＡ仕様の液晶ディスプレイで
良好な表示画像が得られた。
【００３０】第１および第２実施形態は、ドライバＩＣ
がフレキシブル配線フィルムに半導体チップとしてマウ
ントされるＸ−ＴＣＰを用いた。しかし、ドライバＩＣ
の接続配線等は例えばアレイ基板に形成されても良い。
またドライバＩＣはＣＯＧ（Chip On Glass ）方式でア
レイ基板にマウントされる半導体チップでも良い。さら
には、ドライバＩＣは走査線、信号線、画素電極、およ
びＴＦＴ等と一緒にアレイ基板内に形成されても良い。
がフレキシブル配線フィルムに半導体チップとしてマウ
ントされるＸ−ＴＣＰを用いた。しかし、ドライバＩＣ
の接続配線等は例えばアレイ基板に形成されても良い。
またドライバＩＣはＣＯＧ（Chip On Glass ）方式でア
レイ基板にマウントされる半導体チップでも良い。さら
には、ドライバＩＣは走査線、信号線、画素電極、およ
びＴＦＴ等と一緒にアレイ基板内に形成されても良い。
【００３１】図５は本発明の第３実施形態に係る液晶デ
ィスプレイを概略的に示す。この液晶ディスプレイは以
下に述べる点を除いて第１または第２実施形態の液晶デ
ィスプレイと同様に構成される。第３実施形態に係る液
晶ディスプレイでは、ドライバグループ７１１および７
２１の回路がポリシリコンの活性層をベースにしたＴＦ
Ｔ２３０を用いてアレイ基板２００上に形成される。第
１および第２実施形態と同様に、画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は接続配線ＬＤＬ
（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）を介して第１ドラ
イバグループ７１１に供給され、画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線ＬＤＲ
（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）を介して第２ドラ
イバグループ７２１に供給される。クロック信号ＣＫ−
ＬおよびＣＫ−Ｒは第１実施形態と同様に接続配線ＬＣ
Ｋ−ＬおよびＬＣＫ−Ｒをそれぞれ介してドライバグル
ープ７１１および７２１に供給される。水平スタート信
号ＳＴは第２実施形態と同様に接続配線ＬＳＴを介して
ドライバグループ７１１に供給される。この水平スター
ト信号ＳＴはこのドライバグループ７１１からドライバ
グループ７２１に１／２水平走査期間の経過後に供給さ
れる。
ィスプレイを概略的に示す。この液晶ディスプレイは以
下に述べる点を除いて第１または第２実施形態の液晶デ
ィスプレイと同様に構成される。第３実施形態に係る液
晶ディスプレイでは、ドライバグループ７１１および７
２１の回路がポリシリコンの活性層をベースにしたＴＦ
Ｔ２３０を用いてアレイ基板２００上に形成される。第
１および第２実施形態と同様に、画素データ列ＤＬ
（Ｒ），ＤＬ（Ｇ），ＤＬ（Ｂ）は接続配線ＬＤＬ
（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）を介して第１ドラ
イバグループ７１１に供給され、画素データ列ＤＲ
（Ｒ），ＤＲ（Ｇ），ＤＲ（Ｂ）は接続配線ＬＤＲ
（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）を介して第２ドラ
イバグループ７２１に供給される。クロック信号ＣＫ−
ＬおよびＣＫ−Ｒは第１実施形態と同様に接続配線ＬＣ
Ｋ−ＬおよびＬＣＫ−Ｒをそれぞれ介してドライバグル
ープ７１１および７２１に供給される。水平スタート信
号ＳＴは第２実施形態と同様に接続配線ＬＳＴを介して
ドライバグループ７１１に供給される。この水平スター
ト信号ＳＴはこのドライバグループ７１１からドライバ
グループ７２１に１／２水平走査期間の経過後に供給さ
れる。
【００３２】接続配線ＬＤＬ（Ｒ），ＬＤＬ（Ｇ），Ｌ
ＤＬ（Ｂ）、接続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），Ｌ
ＤＲ（Ｂ）、接続配線ＬＣＫ−ＬおよびＬＣＫ−Ｒ並び
に接続配線ＬＳＴはアレイ基板２００および駆動回路基
板４００間に設けられるフレキシブル配線フィルムおよ
びアレイ基板２００上に形成される配線パターンとで構
成される。
ＤＬ（Ｂ）、接続配線ＬＤＲ（Ｒ），ＬＤＲ（Ｇ），Ｌ
ＤＲ（Ｂ）、接続配線ＬＣＫ−ＬおよびＬＣＫ−Ｒ並び
に接続配線ＬＳＴはアレイ基板２００および駆動回路基
板４００間に設けられるフレキシブル配線フィルムおよ
びアレイ基板２００上に形成される配線パターンとで構
成される。
【００３３】この実施形態では、ゲートアレイ制御部Ｇ
／Ａは第１および第２ドライバグループ７１１および７
２１の中央位置付近に配置され、接続配線ＬＤＬ
（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）および接続配線Ｌ
ＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）がこのゲート
アレイ制御部Ｇ／Ａに対して対称的に配置される。この
ため、第１および第２実施形態で述べたような効果が得
られる。さらに、第１および第２ドライバグループ７１
１および７２１およびこれらの配線パターンはアレイ基
板２００の回路コンポーネントとして形成されるため、
ドライバＩＣチップの取付工程等を省くことできる。ま
た、第１および第２ドライバグループ７１１および７２
１がこれらの配線パターンと共にアレイ基板２００に形
成される構造は次のような場合に適している。すなわ
ち、例えばゲートアレイ制御部Ｇ／Ａを第１および第２
ドライバグループ７１１および７２１間の中央位置付近
以外に配置することが要求される場合、第１および第２
ドライバグループ７１１および７２１の内部配線容量お
よび内部配線抵抗を考慮して配線パターンを決定でき
る。この実施形態においても、液晶ディスプレイの高速
動作が確認された。
／Ａは第１および第２ドライバグループ７１１および７
２１の中央位置付近に配置され、接続配線ＬＤＬ
（Ｒ），ＬＤＬ（Ｇ），ＬＤＬ（Ｂ）および接続配線Ｌ
ＤＲ（Ｒ），ＬＤＲ（Ｇ），ＬＤＲ（Ｂ）がこのゲート
アレイ制御部Ｇ／Ａに対して対称的に配置される。この
ため、第１および第２実施形態で述べたような効果が得
られる。さらに、第１および第２ドライバグループ７１
１および７２１およびこれらの配線パターンはアレイ基
板２００の回路コンポーネントとして形成されるため、
ドライバＩＣチップの取付工程等を省くことできる。ま
た、第１および第２ドライバグループ７１１および７２
１がこれらの配線パターンと共にアレイ基板２００に形
成される構造は次のような場合に適している。すなわ
ち、例えばゲートアレイ制御部Ｇ／Ａを第１および第２
ドライバグループ７１１および７２１間の中央位置付近
以外に配置することが要求される場合、第１および第２
ドライバグループ７１１および７２１の内部配線容量お
よび内部配線抵抗を考慮して配線パターンを決定でき
る。この実施形態においても、液晶ディスプレイの高速
動作が確認された。
【００３４】また、本発明は上述の第１から第３実施形
態に限定されず、例えば画素データＤ（Ｒ），Ｄ
（Ｇ），Ｄ（Ｂ）またはスタート信号ＳＴを共通の接続
配線を介して第１および第２ドライバグループ７１１お
よび７２１に供給する一方で、クロック信号ＣＫだけを
互いに電気的に分離された２本の接続配線を介して第１
および第２ドライバグループ７１１および７２１に供給
しても良い。
態に限定されず、例えば画素データＤ（Ｒ），Ｄ
（Ｇ），Ｄ（Ｂ）またはスタート信号ＳＴを共通の接続
配線を介して第１および第２ドライバグループ７１１お
よび７２１に供給する一方で、クロック信号ＣＫだけを
互いに電気的に分離された２本の接続配線を介して第１
および第２ドライバグループ７１１および７２１に供給
しても良い。
【００３５】また、上述した実施形態では、いずれも液
晶パネルの信号線に映像信号電圧を出力するドライバグ
ループを、装置の小型化を達成するべく液晶パネルの一
端辺に沿って配置した。しかしながら、互いに対向する
第１および第２端辺に沿って複数のドライバグループを
配置し、これら第１および第２端辺のそれぞれに沿って
配置された全てのドライバグループを共通のゲートアレ
イ制御部Ｇ／Ａにより制御するものであっても構わない
し、第１および第２端辺に沿って配置されたドライバー
グループをそれぞれ独立な第１および第２ゲートアレイ
制御部Ｇ／Ａにより制御するものであってもかまわな
い。
晶パネルの信号線に映像信号電圧を出力するドライバグ
ループを、装置の小型化を達成するべく液晶パネルの一
端辺に沿って配置した。しかしながら、互いに対向する
第１および第２端辺に沿って複数のドライバグループを
配置し、これら第１および第２端辺のそれぞれに沿って
配置された全てのドライバグループを共通のゲートアレ
イ制御部Ｇ／Ａにより制御するものであっても構わない
し、第１および第２端辺に沿って配置されたドライバー
グループをそれぞれ独立な第１および第２ゲートアレイ
制御部Ｇ／Ａにより制御するものであってもかまわな
い。
【００３６】
【発明の効果】以上のように、本発明によれば低消費電
力化の要求を満足できる映像制御装置を提供できる。ま
た、水平画素数が増大される場合でも高速動作を可能に
する映像制御装置を提供できる。
力化の要求を満足できる映像制御装置を提供できる。ま
た、水平画素数が増大される場合でも高速動作を可能に
する映像制御装置を提供できる。
【図１】本発明の第１実施形態に係る液晶ディスプレイ
の構造を概略的に示す断面図である。
の構造を概略的に示す断面図である。
【図２】図１に示す液晶ディスプレイの一部を示す回路
図である。
図である。
【図３】図１に示す液晶ディスプレイの動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図４】本発明の第２実施形態に係る液晶ディスプレイ
の一部を示す回路図である。
の一部を示す回路図である。
【図５】本発明の第３実施形態に係る液晶ディスプレイ
の構造を概略的に示す斜視図である。
の構造を概略的に示す斜視図である。
【図６】従来の液晶ディスプレイの一部を示す回路図で
ある。
ある。
100 …液晶パネル 200 …アレイ基板 210 …走査線 220 …信号線 230 …薄膜トランジスタ 240 …画素電極 300 …対向基板 400 …駆動回路基板 701, 702, 703, 704, 705, 706, 707, 708…Ｘ−ＴＣＰ 711, 721…ドライバグループ LCK-L, LCK-R, LCK …クロック信号用接続配線 LST-L, LST-R, LST …スタート信号用接続配線 LDL(R), LDL(G), LDL(B), LDR(R), LDR(G), LDR(B)…画
素データ用接続配線 G/A …ゲートアレイ制御部
素データ用接続配線 G/A …ゲートアレイ制御部
Claims (36)
- 【請求項１】 一列に並ぶ複数の表示画素で構成される
複数の水平画素ラインを備える平面ディスプレイの映像
制御装置であって、前記複数の表示画素を複数グループ
に区分するよう配置されこれら複数グループの表示画素
をそれぞれ駆動する複数の駆動部と、各水平画素ライン
の走査期間において前記複数の表示画素にそれぞれ割り
当てられる画素データを出力し、これら画素データに対
応して前記複数の表示画素を駆動するよう前記複数の駆
動部を制御する制御部とを備え、前記制御部は互いに電
気的に分離された状態に設定される複数のデータ配線部
と、これら複数のデータ配線部により前記複数の駆動部
にそれぞれ接続され、各グループの表示画素に割り当て
られる画素データをこれらデータ配線部の対応する１つ
だけを介して対応駆動部に分配する配給手段を含むこと
を特徴とする映像制御装置。 - 【請求項２】 前記複数の駆動部は前記複数の表示画素
を第１および第２グループに区分するよう配置されこれ
ら第１および第２グループの表示画素をそれぞれ駆動す
る第１および第２駆動部であり、前記複数のデータ配線
部は前記配給手段から前記第１駆動部またはこの第１駆
動部内部まで伸びる第１データ配線部並びに前記配給手
段から前記第２駆動部またはこの第２駆動部内部まで伸
びる第２データ配線部であり、これら第１および第２デ
ータ配線部が互いに等しい長さに設定されることを特徴
とする請求項１に記載の映像制御装置。 - 【請求項３】 前記配給手段はこれら第１および第２駆
動部間の中央位置付近に配置され、前記第１および第２
データ配線部はこの配給手段に対して対称的に配置され
ることを特徴とする請求項２に記載の映像制御装置。 - 【請求項４】 前記第１および第２駆動部はそれぞれ第
１および第２グループの表示画素をこれらに割り当てら
れる画素データに対応して駆動するために選択制御信号
の制御により１ブロックの表示画素を順次選択するよう
構成され、前記配給手段は前記選択制御信号を前記第１
および第２駆動部に供給するために互いに電気的に分離
された状態に設定される第１および第２選択制御配線部
により前記第１および第２駆動部にそれぞれ接続される
ことを特徴とする請求項２に記載の映像制御装置。 - 【請求項５】 前記配給手段は前記選択制御信号を第１
および第２駆動部の各々に前記第１および第２選択制御
配線部のうちの対応する一方だけを介して分配するよう
構成されることを特徴とする請求項４に記載の映像制御
装置。 - 【請求項６】 前記第１および第２駆動部はそれぞれ第
１および第２グループの表示画素をこれらに割り当てら
れる画素データに対応して駆動するために選択制御信号
の制御により１ブロックの表示画素を順次選択するよう
構成され、前記配給手段は前記選択制御信号をこれら第
１および第２駆動部に供給するために共通な選択制御配
線部により前記第１および第２駆動部にそれぞれ接続さ
れることを特徴とする請求項２に記載の映像制御装置。 - 【請求項７】 前記複数の駆動部は前記平面ディスプレ
イの１サイドエッジに沿って配列されることを特徴とす
る請求項１に記載の映像制御装置。 - 【請求項８】 各駆動部は前記平面ディスプレイに接続
されるフレキシブル配線フィルムとこのフレキシブル配
線フィルム上に半導体チップとしてマウントされるドラ
イバＩＣとの一体物を含むことを特徴とする請求項１に
記載の映像制御装置。 - 【請求項９】 各駆動部は前記平面ディスプレイに半導
体チップとしてマウントされるドライバＩＣを含むこと
を特徴とする請求項１に記載の映像制御装置。 - 【請求項１０】 各駆動部は前記平面ディスプレイと一
体的に形成されるドライバＩＣを含むことを特徴とする
請求項１に記載の映像制御装置。 - 【請求項１１】 一列に並ぶ複数の表示画素で各々構成
される複数の水平画素ラインを備える平面ディスプレイ
の映像制御装置であって、前記複数の表示画素を複数グ
ループに区分するよう配置されこれら複数グループの表
示画素をそれぞれ駆動する複数の駆動部と、各水平画素
ラインの走査期間において前記複数の表示画素にそれぞ
れ割り当てられる画素データを出力し、これら画素デー
タに対応して前記複数の表示画素を駆動するよう前記複
数の駆動部を制御する制御部とを備え、前記複数の駆動
部は前記複数のグループの表示画素をこれらに割り当て
られる画素データに対応して駆動するために選択制御信
号の制御により１ブロックの表示画素を順次選択するよ
う構成され、前記制御部は互いに電気的に分離された状
態に設定される複数の選択制御配線部と、これら選択制
御配線部により前記複数の駆動部にそれぞれ接続され、
前記選択制御信号を前記複数の駆動部に供給する配給手
段を含むことを特徴とする映像制御装置。 - 【請求項１２】 前記複数の駆動部は前記複数の表示画
素を第１および第２グループに区分するよう配置されこ
れら第１および第２グループの表示画素をそれぞれ駆動
する第１および第２駆動部であり、前記複数の選択制御
配線部は前記配給手段から前記第１駆動部またはこの第
１駆動部内部まで伸びる第１選択制御配線部並びに前記
配給手段から前記第２駆動部またはこの第２駆動部内部
まで伸びる第２選択制御配線部であり、これら第１およ
び第２選択制御配線部が互いに等しい長さに設定される
ことを特徴とする請求項１１に記載の映像制御装置。 - 【請求項１３】 前記配給手段はこれら第１および第２
駆動部間の中央位置付近に配置され、前記第１および第
２選択制御配線部はこの配給手段に対して対称的に配置
されることを特徴とする請求項１２に記載の映像制御装
置。 - 【請求項１４】 前記配給手段は前記選択制御信号を第
１および第２駆動部の各々に前記第１および第２選択制
御配線部のうちの対応する一方だけを介して分配するよ
う構成されることを特徴とする請求項１２に記載の映像
制御装置。 - 【請求項１５】 前記複数の駆動部は前記平面ディスプ
レイの１サイドエッジに沿って配列されることを特徴と
する請求項１１に記載の映像制御装置。 - 【請求項１６】 各駆動部は前記平面ディスプレイに接
続されるフレキシブル配線フィルムとこのフレキシブル
配線フィルム上に半導体チップとしてマウントされるド
ライバＩＣとの一体物を含むことを特徴とする請求項１
１に記載の映像制御装置。 - 【請求項１７】 各駆動部は前記平面ディスプレイに半
導体チップとしてマウントされるドライバＩＣを含むこ
とを特徴とする請求項１１に記載の映像制御装置。 - 【請求項１８】 各駆動部は前記平面ディスプレイと一
体的に形成されるドライバＩＣを含むことを特徴とする
請求項１１に記載の映像制御装置。 - 【請求項１９】 一列に並ぶ複数の表示画素で各々構成
される複数の水平画素ラインを有する平面ディスプレイ
並びにこの平面ディスプレイの映像制御装置を備える平
面ディスプレイ装置であって、前記映像制御装置は前記
複数の表示画素を複数グループに区分するよう配置され
これら複数グループの表示画素をそれぞれ駆動する複数
の駆動部と、各水平画素ラインの走査期間において前記
複数の表示画素にそれぞれ割り当てられる画素データを
出力し、これら画素データに対応して前記複数の表示画
素を駆動するよう前記複数の駆動部を制御する制御部と
を備え、前記制御部は互いに電気的に分離された状態に
設定される複数のデータ配線部と、これら複数のデータ
配線部により前記複数の駆動部にそれぞれ接続され、各
グループの表示画素に割り当てられる画素データをこれ
らデータ配線部の対応する１つだけを介して対応駆動部
に分配する配給手段を含むことを特徴とする平面ディス
プレイ装置。 - 【請求項２０】 前記複数の駆動部は前記複数の表示画
素を第１および第２グループに区分するよう配置されこ
れら第１および第２グループの表示画素をそれぞれ駆動
する第１および第２駆動部であり、前記複数のデータ配
線部は前記配給手段から前記第１駆動部またはこの第１
駆動部内部まで伸びる第１データ配線部並びに前記配給
手段から前記第２駆動部またはこの第２駆動部内部まで
伸びる第２データ配線部であり、これら第１および第２
データ配線部が互いに等しい長さに設定されることを特
徴とする請求項１９に記載の平面ディスプレイ装置。 - 【請求項２１】 前記配給手段はこれら第１および第２
駆動部間の中央位置付近に配置され、前記第１および第
２データ配線部はこの配給手段に対して対称的に配置さ
れることを特徴とする請求項２０に記載の平面ディスプ
レイ装置。 - 【請求項２２】 前記第１および第２駆動部はそれぞれ
第１および第２グループの表示画素をこれらに割り当て
られる画素データに対応して駆動するために選択制御信
号の制御により１ブロックの表示画素を順次選択するよ
う構成され、前記配給手段は前記選択制御信号を前記第
１および第２駆動部に供給するために互いに電気的に分
離された状態に設定される第１および第２選択制御配線
部により前記第１および第２駆動部にそれぞれ接続され
ることを特徴とする請求項２０に記載の平面ディスプレ
イ装置。 - 【請求項２３】 前記配給手段は前記選択制御信号を第
１および第２駆動部の各々に前記第１および第２選択制
御配線部のうちの対応する一方だけを介して分配するよ
う構成されることを特徴とする請求項２２に記載の平面
ディスプレイ装置。 - 【請求項２４】 前記第１および第２駆動部はそれぞれ
第１および第２グループの表示画素をこれらに割り当て
られる画素データに対応して駆動するために選択制御信
号の制御により１ブロックの表示画素を順次選択するよ
う構成され、前記配給手段は前記選択制御信号をこれら
第１および第２駆動部に供給するために共通な選択制御
配線部により前記第１および第２駆動部にそれぞれ接続
されることを特徴とする請求項２０に記載の平面ディス
プレイ装置。 - 【請求項２５】 前記複数の駆動部は前記平面ディスプ
レイの１サイドエッジに沿って配列されることを特徴と
する請求項１９に記載の平面ディスプレイ装置。 - 【請求項２６】 各駆動部は前記平面ディスプレイに接
続されるフレキシブル配線フィルムとこのフレキシブル
配線フィルム上に半導体チップとしてマウントされるド
ライバＩＣとの一体物を含むことを特徴とする請求項１
９に記載の平面ディスプレイ装置。 - 【請求項２７】 各駆動部は前記平面ディスプレイに半
導体チップとしてマウントされるドライバＩＣを含むこ
とを特徴とする請求項１９に記載の平面ディスプレイ装
置。 - 【請求項２８】 各駆動部は前記平面ディスプレイと一
体的に形成されるドライバＩＣを含むことを特徴とする
請求項１９に記載の平面ディスプレイ装置。 - 【請求項２９】 一列に並ぶ複数の表示画素で各々構成
される複数の水平画素ラインを有する平面ディスプレイ
並びにこの平面ディスプレイの映像制御装置を備える平
面ディスプレイ装置であって、前記映像制御装置は前記
複数の表示画素を複数グループに区分するよう配置され
これら複数グループの表示画素をそれぞれ駆動する複数
の駆動部と、各水平画素ラインの走査期間において前記
複数の表示画素にそれぞれ割り当てられる画素データを
出力し、これら画素データに対応して前記複数の表示画
素を駆動するよう前記複数の駆動部を制御する制御部と
を備え、前記複数の駆動部は前記複数のグループの表示
画素をこれらに割り当てられる画素データに対応して駆
動するために選択制御信号の制御により１ブロックの表
示画素を順次選択するよう構成され、前記制御部は互い
に電気的に分離された状態に設定される複数の選択制御
配線部と、これら選択制御配線部により前記複数の駆動
部にそれぞれ接続され、前記選択制御信号を前記複数の
駆動部に供給する配給手段を含むことを特徴とする平面
ディスプレイ装置。 - 【請求項３０】 前記複数の駆動部は前記複数の表示画
素を第１および第２グループに区分するよう配置されこ
れら第１および第２グループの表示画素をそれぞれ駆動
する第１および第２駆動部であり、前記複数の選択制御
配線部は前記配給手段から前記第１駆動部またはこの第
１駆動部内部まで伸びる第１選択制御配線部並びに前記
配給手段から前記第２駆動部またはこの第２駆動部内部
まで伸びる第２選択制御配線部であり、これら第１およ
び第２選択制御配線部が互いに等しい長さに設定される
ことを特徴とする請求項２９に記載の平面ディスプレイ
装置。 - 【請求項３１】 前記配給手段はこれら第１および第２
駆動部間の中央位置付近に配置され、前記第１および第
２選択制御配線部はこの配給手段に対して対称的に配置
されることを特徴とする請求項３０に記載の平面ディス
プレイ装置。 - 【請求項３２】 前記配給手段は前記選択制御信号を第
１および第２駆動部の各々に前記第１および第２選択制
御配線部のうちの対応する一方だけを介して分配するよ
う構成されることを特徴とする請求項３０に記載の平面
ディスプレイ装置。 - 【請求項３３】 前記複数の駆動部は前記平面ディスプ
レイの１サイドエッジに沿って配列されることを特徴と
する請求項２９に記載の平面ディスプレイ装置。 - 【請求項３４】 各駆動部は前記平面ディスプレイに接
続されるフレキシブル配線フィルムとこのフレキシブル
配線フィルム上に半導体チップとしてマウントされるド
ライバＩＣとの一体物を含むことを特徴とする請求項２
９に記載の平面ディスプレイ装置。 - 【請求項３５】 各駆動部は前記平面ディスプレイに半
導体チップとしてマウントされるドライバＩＣを含むこ
とを特徴とする請求項２９に記載の平面ディスプレイ装
置。 - 【請求項３６】 各駆動部は前記平面ディスプレイと一
体的に形成されるドライバＩＣを含むことを特徴とする
請求項２９に記載の平面ディスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27618496A JP3884111B2 (ja) | 1995-10-18 | 1996-10-18 | 映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-269592 | 1995-10-18 | ||
| JP26959295 | 1995-10-18 | ||
| JP27618496A JP3884111B2 (ja) | 1995-10-18 | 1996-10-18 | 映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09171376A true JPH09171376A (ja) | 1997-06-30 |
| JP3884111B2 JP3884111B2 (ja) | 2007-02-21 |
Family
ID=26548840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27618496A Expired - Lifetime JP3884111B2 (ja) | 1995-10-18 | 1996-10-18 | 映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3884111B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001034237A (ja) * | 1999-07-21 | 2001-02-09 | Fujitsu Ltd | 液晶表示装置 |
| JP2002091367A (ja) * | 2000-07-18 | 2002-03-27 | Samsung Electronics Co Ltd | 平板ディスプレイ装置 |
| JP2005321771A (ja) * | 2004-05-06 | 2005-11-17 | Samsung Electronics Co Ltd | コラムドライバ及びこれを有する平板表示装置 |
| JP2006018154A (ja) * | 2004-07-05 | 2006-01-19 | Sanyo Electric Co Ltd | 液晶表示装置 |
| JP2006259721A (ja) * | 2005-03-11 | 2006-09-28 | Himax Optelectronics Corp | 液晶ディスプレイのゲート制御信号の生成方法及び装置 |
| US7714850B2 (en) | 2004-07-30 | 2010-05-11 | Sharp Kabushiki Kaisha | Display device and driving method thereof |
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| JP2011070189A (ja) * | 2009-09-25 | 2011-04-07 | Lg Display Co Ltd | 表示装置用駆動回路 |
| KR20140098366A (ko) * | 2013-01-31 | 2014-08-08 | 엘지디스플레이 주식회사 | 구동 장치 및 이를 포함하는 디스플레이 장치 |
-
1996
- 1996-10-18 JP JP27618496A patent/JP3884111B2/ja not_active Expired - Lifetime
Cited By (11)
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| JP2006259721A (ja) * | 2005-03-11 | 2006-09-28 | Himax Optelectronics Corp | 液晶ディスプレイのゲート制御信号の生成方法及び装置 |
| JP2012181543A (ja) * | 2005-03-11 | 2012-09-20 | Himax Optelectronics Corp | 液晶ディスプレイのゲート制御信号の生成方法及び装置 |
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| US9240136B2 (en) | 2009-09-25 | 2016-01-19 | Lg Display Co., Ltd. | Driving circuit for display device |
| KR20140098366A (ko) * | 2013-01-31 | 2014-08-08 | 엘지디스플레이 주식회사 | 구동 장치 및 이를 포함하는 디스플레이 장치 |
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| JP3884111B2 (ja) | 2007-02-21 |
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