JPH09171060A - Semiconductor integrated circuit - Google Patents
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- JPH09171060A JPH09171060A JP7333090A JP33309095A JPH09171060A JP H09171060 A JPH09171060 A JP H09171060A JP 7333090 A JP7333090 A JP 7333090A JP 33309095 A JP33309095 A JP 33309095A JP H09171060 A JPH09171060 A JP H09171060A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に内蔵する機能マクロの機能検査を行うためのモ
ード設定回路を内蔵する半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit containing a mode setting circuit for performing a function test of a built-in function macro.
【０００２】[0002]
【従来の技術】従来の、この種のテストモード設定回路
を内蔵する半導体集積回路の１例のブロック図が図４に
示される。図４に示されるように、本従来例の半導体集
積回路１は、当該半導体集積回路の主要内部回路を形成
するグルーロジック４および機能マクロ６と、テストモ
ード設定回路を形成するセレクタ回路３、５および７
と、テスト時に、外部より一定の組み合わせの論理信号
によるテストモード切替信号１０９を入力して、機能マ
クロ６を含む半導体集積回路全体のテストを行うための
テストモード専用入力端子２９とを備えて構成される。2. Description of the Related Art A conventional block diagram of an example of a semiconductor integrated circuit incorporating a test mode setting circuit of this type is shown in FIG. As shown in FIG. 4, the semiconductor integrated circuit 1 of the conventional example has a glue logic 4 and a function macro 6 forming a main internal circuit of the semiconductor integrated circuit, and selector circuits 3 and 5 forming a test mode setting circuit. And 7
And a test mode dedicated input terminal 29 for inputting a test mode switching signal 109 by a fixed combination of logic signals from the outside at the time of testing to test the entire semiconductor integrated circuit including the function macro 6. To be done.
【０００３】機能マクロ６のテストを行う場合には、上
述のように、テストモード専用入力端子２９より、一定
の組み合わせの論理信号によるテストモード切替信号１
０９がセレクタ回路３、５および７に入力される。セレ
クタ回路３においては、このテストモード切替信号１０
９の入力を受けて回路の切替え制御が行われ、これによ
り、入力端子２５は、セレクタ回路３を介してセレクタ
５に接続される。また、セレクタ５においては、同じく
テストモード切替信号１０９の入力を受けて回路の切替
え制御が行われ、セレクタ回路３の出力線は、当該セレ
クタ回路５を介してテスト対象の機能マクロ６の入力側
に接続される。またセレクタ回路７も、同様にテストモ
ード切替信号１０９の入力を受けて回路の切替え制御が
行われ、機能マクロ６の出力線は、セレクタ回路７を介
して出力端子２７に接続される。従って、機能マクロ６
のテスト時においては、テストモード専用入力端子２９
を介して入力されるテストモード切替信号１０９により
制御されて、入力端子２５と出力端子２７の間に機能マ
クロ６が挿入接続される回路が形成され、入力端子２５
より所定のテスト用信号を入力して、出力端子２７の出
力信号をチェックすることにより、機能マクロ６のテス
トを行うことができる。この場合に、テスト用信号の入
力用として使用される入力端子２５は、半導体集積回路
１の通常動作モードにおいて使用される入力端子である
が、上述のように、機能マクロ６のテスト時において
は、テスト信号の入力用として共用されている。When the function macro 6 is tested, as described above, the test mode switching signal 1 from the test mode dedicated input terminal 29 is composed of a fixed combination of logic signals.
09 is input to the selector circuits 3, 5 and 7. In the selector circuit 3, the test mode switching signal 10
The circuit switching control is performed in response to the input from the input terminal 9, so that the input terminal 25 is connected to the selector 5 via the selector circuit 3. Similarly, in the selector 5, circuit switching control is performed in response to the input of the test mode switching signal 109, and the output line of the selector circuit 3 has the input side of the functional macro 6 to be tested via the selector circuit 5. Connected to. Similarly, the selector circuit 7 also receives the input of the test mode switching signal 109 and performs circuit switching control, and the output line of the function macro 6 is connected to the output terminal 27 via the selector circuit 7. Therefore, function macro 6
In the test of, the test mode dedicated input terminal 29
A circuit in which the function macro 6 is inserted and connected between the input terminal 25 and the output terminal 27 is formed under the control of the test mode switching signal 109 input via the input terminal 25.
The function macro 6 can be tested by inputting a predetermined test signal and checking the output signal from the output terminal 27. In this case, the input terminal 25 used for inputting the test signal is an input terminal used in the normal operation mode of the semiconductor integrated circuit 1, but as described above, when the function macro 6 is tested. , Is also used for inputting test signals.
【０００４】そして、半導体集積回路としての通常動作
時においては、テストモード専用入力端子２９からのテ
ストモード切替信号１０９−入力が停止されており、こ
れにより、セレクタ回路３、５および７は、テストモー
ド切替信号１０９の入力以前の状態に復帰し、入力端子
２５より入力される信号は、セレクタ回路３を介してグ
ルーロジック４に入力され、当該グルーロジック４から
の出力信号は、セレクタ回路５を介して機能マクロ６に
入力されて、その出力信号は、セレクタ回路７を経由し
てグルーロジック４に入力された後出力端子２８に出力
され、半導体集積回路の通常動作が行われる。In the normal operation of the semiconductor integrated circuit, the test mode switching signal 109-input from the test mode dedicated input terminal 29 is stopped, whereby the selector circuits 3, 5 and 7 are tested. The state before the mode switch signal 109 is input, the signal input from the input terminal 25 is input to the glue logic 4 via the selector circuit 3, and the output signal from the glue logic 4 is input to the selector circuit 5. The output signal is input to the function macro 6 via the selector circuit 7, and then output to the output terminal 28 after being input to the glue logic 4 via the selector circuit 7, and the normal operation of the semiconductor integrated circuit is performed.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来のテスト
モード設定回路を内蔵する半導体集積回路においては、
通常動作状態をテストモード状態に切替える場合には、
上述のように、テストモード専用入力端子を設けて、当
該テストモード専用入力端子より、テストモード切替信
号を入力することにより、半導体集積回路内のテストモ
ード設定回路に含まれるセレクタ回路の切替えを行い、
テスト対象の機能マクロのテストが行われている。従っ
て、通常動作モードよりテストモードに切替えるための
手段として、態々、切替え専用のテストモード専用入力
端子が設けられている。In the semiconductor integrated circuit incorporating the above-mentioned conventional test mode setting circuit,
When switching the normal operation state to the test mode state,
As described above, by providing the test mode dedicated input terminal and inputting the test mode switching signal from the test mode dedicated input terminal, the selector circuit included in the test mode setting circuit in the semiconductor integrated circuit is switched. ,
The functional macro under test is being tested. Therefore, as a means for switching from the normal operation mode to the test mode, a test mode dedicated input terminal dedicated for switching is often provided.
【０００６】しかしながら、近年においては、半導体集
積回路の大規模化・高密度集積化に伴ない、半導体集積
回路に搭載される論理回路を含む内部回路の規模は急速
に増大しつつあり、外部との信号入出力用として機能す
る信号端子数も増大傾向の一途にある。このような情勢
の中においては、信号入出力端子数の抑制は、上記の半
導体集積回路の大規模化・高密度集積化に対して必要不
可欠な条件であり、テスト切替え専用の入力端子を、態
々余分に設けることは半導体集積回路として許容できな
いという欠点がある。However, in recent years, the scale of internal circuits including a logic circuit mounted on a semiconductor integrated circuit has been rapidly increasing with the increase in the size and density of the semiconductor integrated circuit, and the external circuit The number of signal terminals functioning as signal input / output terminals is also increasing. In such a situation, suppression of the number of signal input / output terminals is an indispensable condition for large-scale and high-density integration of the above semiconductor integrated circuit. There is a drawback that extra provision is not acceptable as a semiconductor integrated circuit.
【０００７】[0007]
【課題を解決するための手段】本発明の半導体集積回路
は、テストモード時に、内蔵する機能マクロブロックに
対する内部テスト回路を、当該機能マクロブロック以外
の他の内部回路と分離して形成するように機能するテス
トモード設定手段を有する半導体集積回路において、前
記テストモード設定手段が、外部より入力されるテスト
モード設定用の複数の時系列符号信号の入力を受けて、
前記機能マクロブロックの内部テスト回路を形成する制
御信号として、所定のテストモード切替信号を生成して
出力するテストモード切替手段と、前記テストモード切
替信号による配線切替制御作用を介して、テスト対象の
機能マクロブロックと外部入出力信号端子との間の配線
を接続し、前記内部テスト回路を形成する回路切替手段
と、を少なくとも備えて構成され、前記テストモード設
定用の時系列符号信号を入力する信号端子を、前半導体
集積回路の通常動作モード時の信号端子と共用すること
を特徴としている。In a semiconductor integrated circuit according to the present invention, an internal test circuit for a built-in functional macroblock is formed separately from an internal circuit other than the functional macroblock in the test mode. In a semiconductor integrated circuit having a functioning test mode setting means, the test mode setting means receives an input of a plurality of time-series code signals for setting the test mode from the outside,
A test mode switching unit that generates and outputs a predetermined test mode switching signal as a control signal that forms an internal test circuit of the functional macroblock, and a wiring switching control action by the test mode switching signal, and Circuit switching means for connecting the wiring between the functional macro block and the external input / output signal terminal and forming the internal test circuit, and inputting the time-series code signal for setting the test mode. It is characterized in that the signal terminal is shared with the signal terminal in the normal operation mode of the previous semiconductor integrated circuit.
【０００８】なお、前記テストモード切替手段は、第
１、第２および第３の時系列符号信号を含むテストモー
ド設定用の時系列符号信号入力に対応して、発振帰還信
号および発振制御信号を入力とする反転論理積回路と、
当該反転論理積回路に縦続接続される複数の反転回路に
より形成されるリングオシレータと、複数の縦続接続さ
れるフリップフロップにより形成され、前記第３の時系
列符号信号によりリセットされて、前記リングオシレー
タの発振出力信号をクロック入力とし、前記第２の時系
列符号信号をデータ入力として作動するシフトレジスタ
と、前記シフトレジスタを形成する各フリップフロップ
から出力される時系列符号信号を入力とする論理回路
と、前記論理回路による演算処理を介して出力される時
系列符号信号を反転して出力する反転回路と、前記反転
回路から出力される時系列符号信号と前記第１の時系列
符号信号との論理積演算を介して時系列符号信号を出力
する論理積回路とを備えて構成し、前記第１の時系列符
号信号と前記論理積回路より出力される時系列符号信号
を、前記リングオシレータの発振制御用信号として前記
反転論理積回路に入力するとともに、前記論理回路より
出力される時系列符号信号を、前記テストモード切替信
号として出力するようにしてもよい。The test mode switching means outputs an oscillation feedback signal and an oscillation control signal in response to a time series code signal input for setting a test mode including the first, second and third time series code signals. An inverting AND circuit as input,
A ring oscillator formed by a plurality of inverting circuits cascade-connected to the inverting AND circuit, and a ring oscillator formed by a plurality of cascade-connected flip-flops, reset by the third time-series code signal, and the ring oscillator. Of the oscillation output signal as a clock input and the second time series code signal as a data input, and a logic circuit having a time series code signal output from each flip-flop forming the shift register as an input. An inverting circuit that inverts and outputs a time-series code signal output through arithmetic processing by the logic circuit; a time-series code signal output from the inverting circuit and the first time-series code signal. A logical product circuit for outputting a time series code signal through a logical product operation, and the first time series code signal and the logical product The time series code signal output from the circuit is input to the inverting AND circuit as the oscillation control signal of the ring oscillator, and the time series code signal output from the logic circuit is output as the test mode switching signal. You may do it.
【０００９】[0009]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【００１０】図１は本発明の１実施形態を示すブロック
図である。図１に示されるように、本実施形態の半導体
集積回路１は、当該半導体集積回路の主要内部回路を形
成するグルーロジック４および機能マクロ６と、テスト
モード切替え時に、通常動作モードと共用される入力端
子２６を介して、外部より一定の組み合わせによるテス
トモード設定用の時系列符号信号１０１、１０２および
１０３の入力を受けてテストモードの設定を判別し、所
定のテストモード切替信号１０９を生成して出力するテ
ストモード設定信号判別回路２と、当該テストモード設
定信号判別回路２とともにテストモード設定手段を形成
するセレクタ回路３、５および７とを備えて構成され
る。FIG. 1 is a block diagram showing one embodiment of the present invention. As shown in FIG. 1, the semiconductor integrated circuit 1 of the present embodiment is shared with the glue logic 4 and the function macro 6 which form the main internal circuits of the semiconductor integrated circuit, and the normal operation mode when the test mode is switched. The setting of the test mode is determined by receiving the time series code signals 101, 102 and 103 for setting the test mode from the outside through the input terminal 26 in a predetermined combination, and the predetermined test mode switching signal 109 is generated. And a selector circuit 3, 5 and 7 forming a test mode setting means together with the test mode setting signal judging circuit 2.
【００１１】本実施形態において、機能マクロ６のテス
トを行う場合には、上述のように、入力端子２６より、
テストモード設定用の時系列符号信号１０１、１０２お
よび１０３が入力される。これらの時系列符号信号１０
１、１０２および１０３は、当該半導体集積回路１に含
まれるグルーロジック４を含む内部回路においては絶対
に使用されることのない特定の時系列符号信号として設
定されており、直接テストモード設定信号判別回路２に
入力される。この場合に、入力端子２６は、半導体集積
回路１の本来の通常動作モードにおいて使用される入力
端子として、グルーロジック４に接続されてはいるが、
前記時系列符号信号１０１、１０２および１０３の入力
に対しては、上記のようにして設定された時系列符号信
号としての特異性により、これらの時系列符号信号に対
するグルーロジック４における応答動作等は全く生じな
い。テストモード設定信号判別回路２においては、これ
らの時系列符号信号１０１、１０２および１０３の入力
を受けて、その組み合わせに対応する判別処理が行わ
れ、当該時系列符号信号１０１、１０２および１０３の
入力が、テストモード設定信号であるか否かの判定が行
われる。このように、テストモード設定信号判別回路２
において、３つの時系列符号信号における時間的要素を
も含めて判定の基準としている理由は、このことによ
り、これらの時系列符号信号自体の設定がし易くなるか
らである。なお、これらの時系列符号信号を設定する場
合には、例えば、半導体集積回路の通常動作モードに
おいては使用されることのない周波数の時系列符号信
号、通常動作モードにおいて、外部から入力される周
波数の組合わせの時系列符号信号とは逆転された関係に
ある複数ビットの時系列符号信号等が考えられるが、こ
れらの時系列符号信号の選択については、半導体集積回
路の特性および特異性等に対応して、適宜自由に設定す
ることが可能である。In the present embodiment, when the function macro 6 is tested, as described above,
The time series code signals 101, 102 and 103 for setting the test mode are input. These time series code signals 10
1, 102 and 103 are set as specific time-series code signals that are never used in the internal circuit including the glue logic 4 included in the semiconductor integrated circuit 1. It is input to the circuit 2. In this case, although the input terminal 26 is connected to the glue logic 4 as an input terminal used in the original normal operation mode of the semiconductor integrated circuit 1,
Due to the peculiarity of the time-series code signals 101, 102, and 103 input as the time-series code signals set as described above, the response operation or the like in the glue logic 4 to these time-series code signals is It does not occur at all. The test mode setting signal discrimination circuit 2 receives these time series code signals 101, 102 and 103, performs discrimination processing corresponding to the combination, and inputs the time series code signals 101, 102 and 103. However, it is determined whether or not it is a test mode setting signal. In this way, the test mode setting signal discrimination circuit 2
In the above, the reason for using the time element of the three time-series code signals as the criterion for determination is that this makes it easier to set these time-series code signals themselves. When setting these time-series code signals, for example, a time-series code signal of a frequency that is not used in the normal operation mode of the semiconductor integrated circuit, a frequency input from the outside in the normal operation mode A time-series code signal of a plurality of bits, which is in an inverse relationship with the time-series code signal of the combination of, can be considered, but the selection of these time-series code signals depends on the characteristics and peculiarities of the semiconductor integrated circuit. Correspondingly, it is possible to freely set it appropriately.
【００１２】図２は、上記の本実施形態におけるテスト
モード設定信号判別回路２の１実施形態の内部構成を示
すブロック図である。図２に示されるように、本実施形
態は、入力端子２６に対応して、テストモード設定用の
時系列符号信号１０１、１０２および１０３の入力を受
けるバッファ８、９および１０と、縦続接続されてシフ
トレジスタを形成するフリップフロップ１１、１２、１
３および１４と、ＥＸＯＲ回路１５、１６、１７および
ＡＮＤ回路１８を含む論理回路と、インバータ１９と、
ＡＮＤ回路２０と、ＮＡＮＤ回路２１、インバータ２
２、２３、……を含むリングオシレータ２４とを備えて
構成される。また、図３（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および（ｉ）
は、図２のテストモード設定信号判別回路２の動作タイ
ミング図である。以下、図２および図３を参照して、テ
ストモード設定信号判別回路２の動作について説明す
る。FIG. 2 is a block diagram showing an internal configuration of one embodiment of the test mode setting signal discriminating circuit 2 in the above embodiment. As shown in FIG. 2, in the present embodiment, corresponding to the input terminal 26, the buffers 8, 9 and 10 for receiving the time series code signals 101, 102 and 103 for setting the test mode are cascade-connected. Flip-flops 11, 12, and 1 forming a shift register
3 and 14, a logic circuit including EXOR circuits 15, 16, 17 and an AND circuit 18, and an inverter 19.
AND circuit 20, NAND circuit 21, inverter 2
And a ring oscillator 24 including 2, ... 3 (a), (b), (c),
(D), (e), (f), (g), (h) and (i)
FIG. 3 is an operation timing chart of the test mode setting signal discrimination circuit 2 of FIG. The operation of the test mode setting signal discrimination circuit 2 will be described below with reference to FIGS. 2 and 3.
【００１３】図２において、入力端子２６からは、時系
列符号信号１０１、１０２および１０３が、それぞれの
タイミングにおいてモード設定信号判別回路２内に入力
される。時系列符号信号１０１（図３（ｂ）参照）は、
ＮＡＮＤ回路２１、インバータ２２、２３、……を含む
リングオシレータ２４の発振制御信号として機能してお
り、テストモード設定時においては、タイミングＴ1 に
おいて“Ｈ”レベルにて入力され、バッファ８を介して
ＡＮＤ回路２０およびＮＡＮＤ回路２１に入力される。
時系列符号信号１０３（図３（ａ）参照）は、フリップ
フロップ１１、１２、１３および１４により形成される
シフトレジスタに対するリセット信号として機能してお
り、バッファ１０を介してフリップフロップ１１、１
２、１３および１４のＲ端子に入力されて、これらのフ
リップフロップにより形成されるシフトレジスタはリセ
ットされる。そして、時系列符号信号１０２（図３
（ｃ）参照）は、バッファ９を介して前記シフトレジス
タに対するデータ信号としてフリップフロップ１１のＤ
端子に入力される。In FIG. 2, the time series code signals 101, 102 and 103 are input from the input terminal 26 into the mode setting signal discriminating circuit 2 at respective timings. The time series code signal 101 (see FIG. 3B) is
It functions as an oscillation control signal of the ring oscillator 24 including the NAND circuit 21, the inverters 22, 23, ..., And when the test mode is set, it is input at the “H” level at the timing T 1 and is passed through the buffer 8. And is input to the AND circuit 20 and the NAND circuit 21.
The time-series code signal 103 (see FIG. 3A) functions as a reset signal for the shift register formed by the flip-flops 11, 12, 13 and 14, and the flip-flops 11 and 1 via the buffer 10.
The shift registers formed by these flip-flops are reset by being input to the R terminals of 2, 13, and 14. Then, the time-series code signal 102 (see FIG.
(See (c)) is a D signal of the flip-flop 11 as a data signal to the shift register via the buffer 9.
Input to the terminal.
【００１４】フリップフロップ１１、１２、１３および
１４の出力端子からは、それぞれ時系列符号信号１０
５、１０６、１０７および１０８が出力されて（図３
（ｅ）、（ｆ）、（ｇ）および（ｈ）参照）、時系列符
号信号１０５、１０６および１０７は、それぞれ縦続接
続されるフリップフロップ１２、１３および１４のＤ端
子に入力されるとともに、時系列符号信号１０５および
１０６はＥＸＯＲ回路１５に入力され、時系列符号信号
１０６および１０７はＥＸＯＲ回路１６に入力されて、
時系列符号信号１０７および１０８はＥＸＯＲ回路１７
に入力される。ＥＸＯＲ回路１５、１６および１７の出
力はＡＮＤ回路１８において論理積がとられ、その論理
積出力は、テストモード切替信号１０９（図３（ｉ）参
照）として出力されて、セレクタ回路３、５および７に
送られる。なお、このテストモード切替信号１０９はイ
ンバータ１９により反転され、ＡＮＤ回路２０におい
て、時系列符号信号１０１のバッファ８の出力との論理
積がとられて、リングオシレータ２４に含まれるＮＡＮ
Ｄ回路２１に入力される。ＮＡＮＤ回路２１に対して
は、時系列符号信号１０１のバッファ８の出力と、リン
グオシレータ２４の帰還信号も入力されており、当該リ
ングオシレータ２４の発振出力信号１０４（図３（ｄ）
参照）は、フリップフロップ１１、１２、１３および１
４のクロック信号としてＣＫ端子に入力される。この場
合に、リングオシレータ２４の段数は、その発振周波数
１０４が、通常動作モードにおける半導体集積回路１に
入力される入力信号の周波数の２倍以上の周波数となる
ように設定される。図３において明らかなように、テス
トモード切替信号１０９は、タイミングＴ2 において
“Ｌ”レベルから“Ｈ”レベルに転移し、この時点にお
いて、半導体集積回路の動作モードは、通常動作モード
からテストモードに切替えられる。なお、テストモード
より通常動作モードに復帰する場合には、入力端子２６
よりバッファ１０を介して入力される時系列符号信号１
０３は“Ｌ”レベルに設定される。図３には、１例とし
て、タイミングＴ3 において時系列符号信号１０３が
“Ｈ”レベルから“Ｌ”レベルに転移し、動作モード
が、テストモードから通常動作モードに切替えられた状
態が示されている。From the output terminals of the flip-flops 11, 12, 13 and 14, the time series code signal 10 is output.
5, 106, 107 and 108 are output (see FIG.
(E), (f), (g) and (h)), the time-series code signals 105, 106 and 107 are input to the D terminals of flip-flops 12, 13 and 14 connected in cascade, respectively, and The time series code signals 105 and 106 are input to the EXOR circuit 15, and the time series code signals 106 and 107 are input to the EXOR circuit 16,
The time series code signals 107 and 108 are supplied to the EXOR circuit 17
Is input to The outputs of the EXOR circuits 15, 16 and 17 are logically ANDed in the AND circuit 18, and the logical product output is output as the test mode switching signal 109 (see FIG. 3 (i)) to select the selector circuits 3, 5 and Sent to 7. The test mode switching signal 109 is inverted by the inverter 19, and the AND circuit 20 takes the logical product of the output of the time series code signal 101 and the output of the buffer 8 to obtain the NAN included in the ring oscillator 24.
It is input to the D circuit 21. The output of the buffer 8 for the time-series code signal 101 and the feedback signal of the ring oscillator 24 are also input to the NAND circuit 21, and the oscillation output signal 104 of the ring oscillator 24 (see FIG. 3D).
Refer to flip-flops 11, 12, 13 and 1
4 is input to the CK terminal as a clock signal. In this case, the number of stages of the ring oscillator 24 is set such that the oscillation frequency 104 is twice or more the frequency of the input signal input to the semiconductor integrated circuit 1 in the normal operation mode. As is apparent from FIG. 3, the test mode switching signal 109 transits from the “L” level to the “H” level at the timing T 2 , and at this time, the operation mode of the semiconductor integrated circuit is changed from the normal operation mode to the test mode. Is switched to. When returning from the test mode to the normal operation mode, the input terminal 26
Time-series code signal 1 input via the buffer 10
03 is set to the “L” level. As an example, FIG. 3 shows a state in which the time-series code signal 103 transits from the “H” level to the “L” level at the timing T 3 and the operation mode is switched from the test mode to the normal operation mode. ing.
【００１５】即ち、本発明においては、通常動作モード
において使用される入力端子を、テストモードに切替え
るための入力端子として共用することにより、従来のよ
うに、通常動作モードからテストモードに切替えるため
の専用端子を設けることが不要となり、余分の端子を排
除することができる。That is, in the present invention, by sharing the input terminal used in the normal operation mode as the input terminal for switching to the test mode, the conventional operation mode is switched to the test mode. It becomes unnecessary to provide a dedicated terminal, and an extra terminal can be eliminated.
【００１６】[0016]
【発明の効果】以上説明したように、本発明は、複数個
の機能マクロブロックに対応するテストモード設定手段
を内蔵する半導体集積回路に適用されて、通常動作モー
ドにおいて使用される信号端子または信号端子群を介し
て入力される複数の時系列符号信号に対応して、当該複
数の時系列符号信号よりテストモード設定の有無を判別
し、テストモード設定の指定であるものと判別される場
合には、所定のテストモード切替信号を生成して出力す
るテストモード設定信号判別回路と、前記テストモード
切替信号により切替え制御されて、測定対象の機能マク
ロブロックのテスト回路を形成するセレクタ回路とを前
記テストモード設定手段内に備えることにより、テスト
モード切替え用として専用される入力端子を排除し、上
述のように、半導体集積回路の通常動作時の信号端子ま
たは信号端子群を共用することにより、当該半導体集積
回路における信号端子の増大を抑制することができると
いう効果がある。As described above, the present invention is applied to a semiconductor integrated circuit having a built-in test mode setting means corresponding to a plurality of functional macroblocks and is used in a normal operation mode. When it is determined that the test mode setting is specified by determining the presence or absence of the test mode setting from the plurality of time series code signals corresponding to the plurality of time series code signals input via the terminal group. Includes a test mode setting signal discriminating circuit that generates and outputs a predetermined test mode switching signal, and a selector circuit that is switched and controlled by the test mode switching signal to form a test circuit of a functional macroblock to be measured. By providing in the test mode setting means, the input terminal dedicated for the test mode switching is eliminated, and as described above, the semiconductor By sharing the usual signal terminal or the signal terminal group during operation of the integrated circuit, there is an effect that it is possible to suppress an increase of the signal terminals in the semiconductor integrated circuit.
【図１】本発明の１実施形態を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図２】前記実施形態に含まれるテストモード設定信号
判別回路を示すブロック図である。FIG. 2 is a block diagram showing a test mode setting signal determination circuit included in the embodiment.
【図３】前記テストモード設定信号判別回路における動
作タイミング図である。FIG. 3 is an operation timing chart in the test mode setting signal determination circuit.
【図４】従来例を示すブロック図である。FIG. 4 is a block diagram showing a conventional example.
１ 半導体集積回路 ２ テストモード設定信号判別回路 ３、５、７ セレクタ回路 ４ グルーロジック ６ 機能マクロ ８〜１０ バッファ １１〜１４ フリップフロップ １５〜１７ ＥＸＯＲ回路 １８ ＡＮＤ回路 １９、２０、２２、２３ インバータ ２１ ＮＡＮＤ回路 ２４ リングオシレータ ２５、２６ 入力端子 ２７、２８ 出力端子 ２９ テストモード専用入力端子 １０１〜１０３、１０５〜１０８ 時系列符号信号 １０４ 発振出力信号 １０９ テストモード切替信号 1 Semiconductor Integrated Circuit 2 Test Mode Setting Signal Discrimination Circuit 3, 5, 7 Selector Circuit 4 Glue Logic 6 Function Macro 8-10 Buffer 11-14 Flip-Flop 15-17 EXOR Circuit 18 AND Circuit 19, 20, 22, 23 Inverter 21 NAND circuit 24 Ring oscillator 25, 26 Input terminal 27, 28 Output terminal 29 Test mode dedicated input terminal 101-103, 105-108 Time series code signal 104 Oscillation output signal 109 Test mode switching signal
Claims (2)
ブロックに対する内部テスト回路を、当該機能マクロブ
ロック以外の他の内部回路と分離して形成するように機
能するテストモード設定手段を有する半導体集積回路に
おいて、 前記テストモード設定手段が、外部より入力されるテス
トモード設定用の複数の時系列符号信号の入力を受け
て、前記機能マクロブロックの内部テスト回路を形成す
る制御信号として、所定のテストモード切替信号を生成
して出力するテストモード切替手段と、 前記テストモード切替信号による配線切替制御作用を介
して、テスト対象の機能マクロブロックと外部入出力信
号端子との間の配線を接続し、前記内部テスト回路を形
成する回路切替手段と、 を少なくとも備えて構成され、前記テストモード設定用
の時系列符号信号を入力する信号端子を、前半導体集積
回路の通常動作モード時の信号端子と共用することを特
徴とする半導体集積回路。1. A semiconductor integrated circuit having a test mode setting means for functioning to form an internal test circuit for a built-in functional macroblock in a test mode separately from an internal circuit other than the functional macroblock. The test mode setting means receives a plurality of time-series code signals for test mode setting inputted from the outside, and switches a predetermined test mode as a control signal for forming an internal test circuit of the functional macroblock. The test mode switching means for generating and outputting a signal is connected to the wiring between the functional macroblock to be tested and the external input / output signal terminal via the wiring switching control action by the test mode switching signal, and the internal A circuit switching means for forming a test circuit, and at least a circuit for switching the test mode. A semiconductor integrated circuit, characterized in that a signal terminal for inputting a time-series code signal is also used as a signal terminal in the normal operation mode of the previous semiconductor integrated circuit.
第２および第３の時系列符号信号を含むテストモード設
定用の時系列符号信号入力に対応して、 発振帰還信号および発振制御信号を入力とする反転論理
積回路と、当該反転論理積回路に縦続接続される複数の
反転回路により形成されるリングオシレータと、 複数の縦続接続されるフリップフロップにより形成さ
れ、前記第３の時系列符号信号によりリセットされて、
前記リングオシレータの発振出力信号をクロック入力と
し、前記第２の時系列符号信号をデータ入力として作動
するシフトレジスタと、 前記シフトレジスタを形成する各フリップフロップから
出力される時系列符号信号を入力とする論理回路と、 前記論理回路による演算処理を介して出力される時系列
符号信号を反転して出力する反転回路と、 前記反転回路から出力される時系列符号信号と前記第１
の時系列符号信号との論理積演算を介して時系列符号信
号を出力する論理積回路と、 を備えて構成され、前記第１の時系列符号信号と前記論
理積回路より出力される時系列符号信号を、前記リング
オシレータの発振制御用信号として前記反転論理積回路
に入力するとともに、前記論理回路より出力される時系
列符号信号を、前記テストモード切替信号として出力す
ることを特徴とする請求項１記載の半導体集積回路。2. The test mode switching means comprises:
In response to a time-series code signal input for setting a test mode including the second and third time-series code signals, an inverting AND circuit that inputs an oscillation feedback signal and an oscillation control signal, and the inverting AND circuit are provided. A ring oscillator formed by a plurality of cascade-connected inverting circuits, and a ring oscillator formed by a plurality of cascade-connected flip-flops, reset by the third time-series code signal,
A shift register that operates using the oscillation output signal of the ring oscillator as a clock input and the second time series code signal as a data input, and a time series code signal that is output from each flip-flop that forms the shift register Logic circuit, an inverting circuit that inverts and outputs a time-series code signal output through arithmetic processing by the logic circuit, a time-series code signal output from the inverting circuit, and the first
And a time-series output from the first time-series code signal and the AND circuit, which outputs a time-series code signal through a logical AND operation with the time-series code signal A code signal is input to the inversion AND circuit as an oscillation control signal of the ring oscillator, and a time-series code signal output from the logic circuit is output as the test mode switching signal. Item 2. The semiconductor integrated circuit according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333090A JPH09171060A (en) | 1995-12-21 | 1995-12-21 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7333090A JPH09171060A (en) | 1995-12-21 | 1995-12-21 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09171060A true JPH09171060A (en) | 1997-06-30 |
Family
ID=18262166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7333090A Pending JPH09171060A (en) | 1995-12-21 | 1995-12-21 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09171060A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116401199A (en) * | 2023-06-09 | 2023-07-07 | 珠海智融科技股份有限公司 | Signal conversion circuit, transmission method, device, electronic apparatus, and storage medium |
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-
1995
- 1995-12-21 JP JP7333090A patent/JPH09171060A/en active Pending
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| CN116401199B (en) * | 2023-06-09 | 2024-03-05 | 珠海智融科技股份有限公司 | Signal conversion circuit, transmission method, device, electronic apparatus, and storage medium |
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