JPH09167799A - 相次ぐポリシリコン層の間に平坦化させた誘電体層を有する集積回路 - Google Patents

相次ぐポリシリコン層の間に平坦化させた誘電体層を有する集積回路

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JPH09167799A
JPH09167799A JP8278120A JP27812096A JPH09167799A JP H09167799 A JPH09167799 A JP H09167799A JP 8278120 A JP8278120 A JP 8278120A JP 27812096 A JP27812096 A JP 27812096A JP H09167799 A JPH09167799 A JP H09167799A
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JP8278120A
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Yih-Shung Lin
リン イ−シュン
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics Inc
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

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Abstract

(57)【要約】 【課題】 相次ぐポリシリコン層の間に平坦化させた誘
電体層を有する集積回路及びその製造方法を提供する。 【解決手段】 本発明によれば、最初に、半導体基板１
０と接触しその上側に第一ポリシリコン層を形成する。
第二に、第一ポリシリコン層から複数個の導電性部材１
４をパターン形成する。第三に、半導体基板及び複数個
の導電性部材と接触する下側表面を有すると共に上側の
平坦な表面を有する誘電体層２８を形成する。第四に、
誘電体層と接触し且つその上側に第二ポリシリコン層を
形成する。第五に、第二ポリシリコン層から複数個の導
電性部材３２を形成する。最後に、第二ポリシリコン層
からの複数個の導電性部材の上に金属層４２を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路及びその
製造方法に関するものであって、更に詳細には、相次ぐ
ポリシリコン層間に平坦化させた誘電体層を有する集積
回路及びその製造方法に関するものである。
【０００２】
【従来の技術】集積回路は継続的に寸法、使用、及び複
雑性が増加している。例えば、集積回路メモリはビジネ
ス及びパーソナルな装置において使用されている。上述
した要因の各々と共に、可及的に効率が高く、信頼性を
最大とさせながらコスト及び寸法を最小とさせた集積回
路を設計し且つ製造するための継続する必要性が存在し
ている。本発明は、夫々が典型的に誘電体層によって分
離されている多数のポリシリコン層及び少なくとも１個
の金属層を有する集積回路においてのこれらの目標の各
々をバランスさせるものである。
【０００３】現在のスタティックランダムアクセスメモ
リ（ＳＲＡＭ）集積回路は、上述したような態様で構成
されており、即ち、多数のポリシリコン、誘電体及び／
又は金属の層を使用して製造されている。従来公知の如
く、下側に存在する半導体基板から上側に段々と積み重
ねられる場合に、相次ぐポリシリコン及び／又は金属層
は、しばしば、これらの相次ぐ層を区別するために対応
する数字で参照される。従って、半導体基板の上で最初
に遭遇するポリシリコン層は、しばしば、「ポリ１（ｐ
ｏｌｙ−１）」層として参照され、一方半導体基板及び
ポリ１層の上で２番目に遭遇されるポリシリコン層は、
しばしば、「ポリ２（ｐｏｌｙ−２）」層として参照さ
れ、以下同様である。ポリシリコン、誘電体及び／又は
金属層の数が増加すると、設計基準の複雑性も増加す
る。設計基準は、更に、例えばゲート導体の寸法の減
少、製造プロセスにおける変動、及び当該技術分野にお
いて公知のその他の考慮事項にも関連している。
【０００４】図１ａ乃至１ｃは、集積回路の従来の製造
方法を示すと共に、本発明者によって認識された幾つか
の問題をも示す概略断面図である。最初に図１ａを参照
すると、そこに示されている構成は、部分的に製造され
た集積回路の一部を示しており、それは表面１０ａを有
するシリコン基板１０を有している。更に、フィールド
酸化膜領域１２ａ，１２ｂ，１２ｃが表面１０ａに沿っ
て形成されている。表面１０ａ上のポリ１層によって種
々のものを形成することが可能である。例えば、図１ａ
において、領域１２ａと１２ｂとの間の表面１０ａの上
に第一トランジスタゲート１４ａが形成されており、且
つ領域１２ｂと１２ｃとの間の表面１０ａの上に第二ト
ランジスタゲート１４ｂが形成されている。トランジス
タゲート１４ａ及び１４ｂは当該技術分野において公知
の態様で形成されており、且つゲート構成体の一部とし
てキャッピング層を有することが可能である。表面１０
ａ上のポリ１構成体に加えて、フィールド酸化膜領域の
上側に位置するポリ１層によってその他のものを形成す
ることが可能である。例えば、導体１４ｃがフィールド
酸化膜領域１２ｃのすぐ上側に位置して形成されてい
る。これらのもの１４ａ乃至１４ｃの各々は、公知技術
に基づいて、ポリ１層を付着形成し且つエッチングする
ことによって形成される。更に、注意すべきことである
が、本明細書において、「ポリ」層は、ポリシリコン又
はポリサイドによって形成することが可能であり、ポリ
サイドはポリシリコンと耐火性金属シリサイドとの結合
である。更に図１ａを参照すると、上述した構成体の上
側に層間誘電体層１６が形成されている。典型的に、誘
電体層１６は、９００乃至３，０００Å程度の厚さに付
着形成させた酸化物である。誘電体層１６を形成した後
に、典型的に、標準的なマスキング及びエッチング技術
を使用して、その層を貫通して孔を形成する。説明の便
宜上、これらの孔の位置は層１６内に垂直の点線を使用
して示してあり、且つ１８ａ乃至１８ｅの参照番号を付
してある。孔１８ａ乃至１８ｅは、通常、直径が０．５
ミクロンの程度である。後に説明するように、孔１８ａ
乃至１８ｅは、後に、導電性物質で充填し、従って孔の
下側に位置するコンポーネントへの電気的接触が形成さ
れる。例えば、孔１８ａを介して表面１０ａに対し導電
性コンタクトを形成することが可能であり、従って第一
トランジスタゲート１４ａのすぐ側部の拡散領域（不図
示）に対して電気的コンタクトを形成することが可能で
ある。
【０００５】図１ｂは上述したように誘電体層１６を貫
通する電気的コンタクト２０ａ乃至２０ｅを示してい
る。これらのコンタクト２０ａ乃至２０ｅは、最初に、
導電層を付着形成し、次いで選択的にその層をエッチン
グして所望の寸法及び形状のコンタクトを形成すること
によって形成される。特に、気相成長（ＣＶＤ）技術を
使用して一様なポリ２層を形成する。典型的に、このＣ
ＶＤ層はコンフォーマル即ち適合的なものであって、そ
の厚さは孔１８ａ乃至１８ｅのうちで最大の直径のもの
を充填するように選択される。その後に、このＣＶＤ層
を公知の技術を使用してパターン形成し且つエッチング
する。特にコンタクトに注目すると、図１ｂは図１ａか
ら孔１８ａ乃至１８ｅの夫々に形成したポリ２コンタク
ト２０ａ乃至２０ｅを有している。この例においては、
コンタクト２０ａ乃至２０ｅは後の導電層によって接触
されるべき電気的接触点を形成している。更に、ポリ２
は当該技術分野において公知の「ランディングパッド」
を形成するために使用することが可能である。更に注意
すべきことであるが、コンタクト２０ｄ及び２０ｅは互
いに接触されており、その際に当該技術分野において公
知のいわゆる局所的相互接続体を形成している。
【０００６】更に図１ｂを参照して説明すると、上述し
た構成体の上に平坦化させた誘電体層２２が形成されて
おり、それはポリ２コンタクト２０ａ乃至２０ｅを有し
ている。誘電体層２２は２つのポリシリコン層を被覆し
ているが、多くの場合においては、ポリ３層（及び付加
的な層間酸化膜層）も、例えば誘電体層２２のような層
を形成する前に含められる。従って、通常の従来技術に
おいては、最後のポリシリコン層が形成されるまで平坦
化された誘電体層が形成されることはなく、特に、スタ
ティックランダムアクセスメモリ即ちＳＲＡＭを製造す
る場合にはそうである。誘電体層２２の説明に戻ると、
その層は、典型的に、厚さが５，０００乃至１０，００
０Å程度の酸化物である。誘電体層２２を形成した後
に、この場合にも標準的なマスキング及びエッチング技
術を使用して、その層を貫通して孔を形成する。説明の
便宜上、これらの孔の位置は層２２において垂直の点線
を使用して示してあり且つ参照番号２４ａ乃至２４ｄを
付してある。孔２４ａ乃至２４ｄは通常直径が０．５ミ
クロンの程度である。
【０００７】図１ｃは誘電体層２２を貫通する電気的コ
ンタクトを示している。特に、孔２４ａ乃至２４ｄは金
属で充填されており、従って孔の下側に存在するコンポ
ーネントに対して電気的コンタクトを形成することが可
能である。例えば、図１ｂの構成体の上側に位置させて
金属層２６を形成し、その際に図１ｂに関連して説明し
た孔２４ａ乃至２４ｄを充填する。その結果、金属層２
６は孔２４ａ乃至２４ｄ内に接触されたコンポーネント
に対する電気的相互接続を提供している。
【０００８】後に説明する本発明をよりよく理解するた
めに、ここにおいては、図１ａ乃至１ｃに関し幾つかの
点についての説明を行なう。最初に、層２２を貫通して
画定される孔２４ａ乃至２４ｄの長さが異なっている。
何故ならば、種々のコンタクト面積の垂直方向の高さが
異なるからである。例えば、コンタクトパッド２０ａは
コンタクトパッド２０ｂよりも垂直方向により低い位置
にある。その結果、孔２４ａは、孔２４ｂよりも、誘電
体層２２を介してより遠くに延在している。第二に、孔
２４ａ乃至２４ｄは高いアスペクト比（即ち、孔の直径
に対する長さの比）を有している。第三に、従来公知の
如く、より高いアスペクト比を有する孔は後の層に対す
る設計の複雑性を増加させる。例えば、金属層２６を高
いアスペクト比の孔へ付与する場合には、層２６はその
孔を完全に充填するためには十分に厚いものでなければ
ならない。換言すると、比較的深く且つ幅狭の孔は付加
的な設計上の複雑性を発生し、そのことは、特に、シリ
コンと金属との相互拡散に対する充分なる障壁を形成す
るために、対処されねばならない。
【０００９】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消するために相次ぐポリシリコン層の間に平坦化
させた誘電体層を有する集積回路及びその製造方法を提
供することを目的とする。
【００１０】本発明の別の目的とするところは、金属が
充填される孔のアスペクト比を減少させた集積回路及び
その製造方法を提供することである。
【００１１】本発明の更に別の目的とするところは、設
計上の複雑性を減少させた集積回路及びその製造方法を
提供することである。
【００１２】本発明の更に別の目的とするところは、従
来技術と比較してコンタクト孔内にメタリゼーション層
を形成することを改良した集積回路及びその製造方法を
提供することである。
【００１３】本発明の更に別の目的とするところは、ス
タティックランダムアクセスメモリ（ＳＲＡＭ）を製造
する場合に使用することの可能な集積回路及びその製造
方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の好適実施例にお
いては、半導体基板を具備する半導体集積回路の一部の
製造方法及びそれによって製造される集積回路が提供さ
れる。本発明方法においては、種々のステップが関与し
ている。例えば、一実施例においては、本発明によれ
ば、第一に、半導体基板と接触しその上側に位置して第
一ポリシリコン層を形成する。第二に、この第一ポリシ
リコン層から複数個の導電性部材をパターン形成する。
第三に、半導体基板及び第一ポリシリコン層からの複数
個の導電性部材と接触する下側表面を有すると共に上側
の平坦な表面を有する誘電体層を形成する。第四に、該
誘電体層と接触し且つその上側に位置して第二ポリシリ
コン層を形成する。第五に、第二ポリシリコン層から複
数個の導電性部材を形成する。最後に、第二ポリシリコ
ン層からの複数個の導電性部材の上に金属層を形成す
る。
【００１５】
【発明の実施の形態】本発明の好適実施例及びその利点
は図２ａ乃至２ｃを参照して最もよく理解されるもので
あるが、これらの図面中において対応する部分には対応
する参照番号を使用している。図２ａ乃至２ｃの概略断
面図は、集積回路を製造する全体的な処理の流れのうち
の一部としての好適実施例を示している。然しながら、
当業者にとって理解されるように、以下に説明する部分
的な処理の流れは、多くのタイプの集積回路の製造にお
いて適用可能なものであって、その場合の完全な処理の
流れは従来公知の多くのその他の処理ステップを包含す
るものである。例えば、好適実施例においては、図２ａ
乃至２ｃに示した究極的な構成はＳＲＡＭ集積回路内に
組み込まれ、従って、ＳＲＡＭを製造することに関する
種々のその他のステップが、以下に説明するステップと
共に使用される。尚、添付の図面は必ずしも縮尺通り描
いたものではなく、本発明の重要な特徴をよりよく示す
ために適宜拡縮して示してある。
【００１６】図２ａは本発明の好適な半導体基板を示し
た概略断面図である。図２ａに示した幾つかのコンポー
ネントは図１ａの従来技術におけるものと同一であり、
従って、これらの共通のコンポーネントに対しては、図
１ａと同じ参照番号を図２ａにおいても使用している。
これらの同一のコンポーネントは、本発明と従来技術と
を対比させるために図２ａ（及び、図２ｂ，２ｃ）にお
いても使用しているが、本発明をそのような特定の形態
にのみ制限することを意図したものではない。勿論、本
発明は、多数の異なる半導体形態に適用することが可能
なものである。従って、図２ａ及び１ａの上述した共通
の特徴としては、上表面１０ａを有する半導体基板１０
を有する点である。更に、フィールド酸化膜領域１２ａ
乃至１２ｃが表面１０ａに形成されている。更に、トラ
ンジスタゲート１４ａ及び１４ｂと、導体１４ｃが、ポ
リ１レベル形成プロセスを使用して形成されている。
【００１７】図１ａと対比して、図２ａでは、ポリ１装
置（即ち、１４ａ乃至１４ｃ）のすぐ後に形成した平坦
な誘電体層２８を有している。従って、従来技術におい
ては比較的薄いコンフォーマルな誘電体層を使用した箇
所において、本発明では、比較的厚い平坦な誘電体層を
使用している。以下に詳細に説明するように、製造プロ
セスにおけるこの速い段階において誘電体層２８を形成
することは、従来技術の構成と比較して顕著な利点を提
供している。誘電体層２８は全体的に形成される層であ
って、好適には、酸化膜として形成する。この酸化膜
は、好適には、最初に気相成長即ちＣＶＤによって形成
し、それは、低圧ＣＶＤか又は大気圧ＣＶＤのいずれか
とすることが可能である。その後に、付着形成した酸化
膜の表面を、典型的には、パッド圧力で印加されるスラ
ーリを使用し且つ特定の研磨率において研磨させる。好
適には、誘電体層２８は１０，０００Åの程度の厚さで
ある。誘電体層２８を形成した後に、標準的なマスキン
グ及びエッチング技術を使用して、その層を貫通して孔
を形成する。これらの孔の位置は層２８において垂直の
点線を使用して示してあり、且つ参照番号３０ａ乃至３
０ｅを付してある。孔３０ａ乃至３０ｅは、一般的に、
直径が０．５ミクロンの程度である。
【００１８】図２ｂは平坦化させた誘電体層２８を介し
て形成され且つポリ２レベルにおいて形成された電気的
コンタクトを示している。特に、コンタクト３０ａ乃至
３０ｅは、最初に、導電層を付着形成し且つ次いでその
層を選択的にエッチングして所望の寸法及び形状のコン
タクトを形成することによって形成されている。従来技
術におけるように、一様なポリ２層を、コンフォーマル
な気相成長（ＣＶＤ）技術を使用して、孔３０ａ乃至３
０ｅのうちで最も大きな直径のものを充填するために選
択した厚さに形成する。その後に、このＣＶＤ層を公知
の技術を使用してパターン形成し且つエッチングする。
特定のコンタクトについて説明すると、図２ｂは図２ａ
から孔３０ａ乃至３０ｅの夫々に形成したポリ２コンタ
クト３２ａ乃至３２ｅを有している。コンタクト３０ａ
乃至３０ｅは爾後の導電層によってコンタクトされるべ
き電気的な点を形成している。ポリ２は、ランディング
パッド及びその他のタイプのコンタクトを形成するため
に使用することが可能である。更に注意すべきことであ
るが、コンタクト３０ｄと３０ｅとは互いに接続されて
おり、その際に局所的相互接続体を形成している。
【００１９】図２ｂに付いて更に説明すると、ポリ２装
置３２ａ乃至３２ｅの上にコンフォーマルな誘電体層３
４が形成されている。誘電体層３４は酸化物として形成
されており且つ好適には２，０００Åの厚さに形成す
る。更に、誘電体層３４は、後に、その層の上にポリ３
レベル装置を形成することを可能とする。一例として、
図２ｂはポリ２コンタクト３２ｃの上側に形成したポリ
３抵抗３６を示しており、且つ抵抗３６は誘電体層３８
を貫通して形成した孔を介してポリ２コンタクト３２ｃ
と接触していることに注意すべきである。図示していな
いが、ポリ４コンポーネントを有する構成体とするため
に付加的なコンフォーマルな誘電体層を形成することが
可能であるが、このような装置についての詳細な説明は
割愛する。最終的なポリシリコン層（即ち、図２ｂにお
いてはポリ３）を形成した後に、最終的な平坦な誘電体
層３８を形成する。平坦な誘電体層３８は平坦な誘電体
層２８とほぼ同一の態様で形成するが、好適には、誘電
体層３８は誘電体層２８よりもかなり薄いものであり、
例えば、平坦な誘電体層３８は、好適には、４，０００
Å程度の厚さである。
【００２０】誘電体層３８を形成した後に、その層及び
誘電体層３４を介して、再度標準的なマスキング及びエ
ッチング技術を使用して孔を形成する。説明の便宜上、
これらの孔の位置は層３４及び３８において垂直の点線
を使用して示してあり、且つ参照番号４０ａ乃至４０ｃ
を付してある。孔４０ａ乃至４０ｃは、通常、直径が
０．５ミクロンの程度である。注意すべきことである
が、孔４０ａ乃至４０ｃの長さはポリ２装置（例えば、
コンタクト３２ａ）よりも遠くに延在するものではな
い。更に注意すべきことであるが、図２ｂにおけるポリ
２装置の垂直高さは図１ｂの従来技術におけるポリ２装
置の高さよりも一層大きい。従って、孔４０ａ乃至４０
ｃの長さは、より短い距離にわたって延在することが必
要であるに過ぎず、即ち、誘電体層３８の上表面から対
応するポリ２装置の上表面への距離にわたって延在する
ことが必要であるに過ぎない。このことは、図２ｃの以
下の説明に関してよりよく理解することが可能である。
【００２１】図２ｃは図２ｂの構成体に対して誘電体層
３８及び３４を介して電気的コンタクトを付加した後の
状態を示している。特に、孔４０ａ乃至４０ｃは、好適
には、金属層４２で充填され、従って孔の下側に存在す
るコンポーネントに対して電気的コンタクトを形成する
ことが可能である。好適実施例においては、金属層４２
は従来のバリア金属であり、且つ、シート抵抗を更に減
少させるためにアルミニウムとすることが可能である。
更に、層４２は、好適には、５，０００Å程度の厚さで
ある。
【００２２】図２ｃが与えられ、且つそれを図１ｃに示
した従来技術と比較した場合に、当業者は、本発明が、
従来技術と比較して製造プロセスにおいて速い段階にお
いて形成される平坦化された絶縁層２８を有するもので
あることを理解する。その結果、多数の利点が得られ
る。一例として、ポリ２レベルの装置が完成されると、
全体的な構成は比較的平坦なものである。別の例とし
て、相互接続金属層４２の垂直下方向への延長部は従来
技術の金属層２６におけるように装置内へ深く延在する
ものではなく、従って、高いアスペクト比を有する孔を
充填し且つバリアの信頼性に対する応力条件に適合する
ための厳格な条件にさらされる度合いが少なくなる。関
連する利点としては、金属が延在せねばならない孔（即
ち、４０ａ乃至４０ｂ）のアスペクト比はかなり小さ
く、従って設計上の考慮事項が簡単化される。更に別の
例としては、多くの実際例においては、相互接続金属層
４２の垂直下方向への延長部は同一の長さである。更
に、異なる長さのコンポーネント（例えば、コンタクト
３２ａ乃至３２ｅ）は製造プロセスにおける初期の段階
に形成される。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をＳＲＡＭとしての実施例について
説明したが、本発明はその他のタイプのメモリ及びデー
タ格納能力を有することのない集積回路に対しても適用
可能であることは勿論である。別の例として、平坦化さ
せた誘電体層と究極的な上側の金属層との間に種々の付
加的な層（例えば、ポリシリコン及び／又は誘電体）を
設けることも可能である。
【図面の簡単な説明】
【図１ａ】 基板の表面上に形成したポリ１装置を有す
る従来の半導体基板を示した概略断面図。
【図１ｂ】 図１ａの従来の半導体基板にポリ２装置及
び平坦化させた誘電体層を設けた状態を示した概略断面
図。
【図１ｃ】 図１ｂの従来の半導体基板に更に平坦な誘
電体層の下側に位置したポリ２装置へのコンタクトを有
する金属層を設けた状態を示した概略断面図。
【図２ａ】 基板表面上に形成したポリ１装置を有する
と共にポリ１装置の上側に位置した平坦化させた誘電体
層を有する本発明の好適な半導体基板を示した概略断面
図。
【図２ｂ】 図２ａの半導体基板に対して更にポリ２装
置及びポリ３装置及びその上側に平坦な誘電体層を設け
た状態を示した概略断面図。
【図２ｃ】 図２ｂの半導体基板に対して更にポリ２装
置へ下方向へ延在するコンタクトを有する金属化層を設
けた状態を示した概略断面図。
【符号の説明】
１０ シリコン基板 １２ フィールド酸化膜領域 １４ トランジスタゲート ２８ 誘電体層 ３０ 孔 ３２ ポリ２コンタクト ３４ 誘電体層 ３６ ポリ３抵抗 ３８ 誘電体層 ４０ 孔 ４２ 金属層

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板を持った半導体集積回路の一
    部の製造方法において、 最初に前記半導体基板の上側に位置し且つそれと接触し
    て第一ポリシリコン層を形成し、 第二に前記第一ポリシリコン層から複数個の導電性部材
    をパターン形成し、 第三に前記半導体基板及び前記第一ポリシリコン層から
    の前記複数個の導電性部材と接触した下側表面を有する
    と共に上側の平坦な表面を有する誘電層を形成し、 第四に前記誘電体層と接触し且つその上側に位置して第
    二ポリシリコン層を形成し、 第五に前記第二ポリシリコン層から複数個の導電性部材
    をパターン形成し、 第六に前記第二ポリシリコン層からの前記複数個の導電
    性部材の上に金属層を形成する、上記各ステップを有す
    ることを特徴とする方法。
  2. 【請求項２】 請求項１において、更に、前記５番目の
    ステップと６番目のステップとの間において、 前記第二ポリシリコン層からの前記複数個の導電性部材
    と接触してその上側に位置してコンフォーマルな誘電体
    層を形成し、 前記コンフォーマルな誘電体層と接触し且つその上側に
    位置して第三ポリシリコン層を形成し、 前記第三ポリシリコン層から少なくとも１個の導電性部
    材をパターン形成する、上記各ステップを有することを
    特徴とする方法。
  3. 【請求項３】 請求項２において、前記誘電体層が第一
    誘電体層を有しており、且つ、前記第三ポリシリコン層
    からの前記少なくとも１個の導電性部材と接触する下側
    表面を有すると共に上側の平坦な表面を有する第二誘電
    体層を形成するステップを有することを特徴とする方
    法。
  4. 【請求項４】 請求項３において、前記金属層を形成す
    るステップが、前記第二誘電体層の前記上側の平坦な表
    面と接触する下側表面を有する金属層を形成することを
    特徴とする方法。
  5. 【請求項５】 請求項３において、前記第一誘電体層を
    形成するステップが、約１０，０００Åの厚さを有する
    第一誘電体層を形成し、且つ前記第二誘電体層を形成す
    るステップが、約４，０００Åの厚さを有する第二誘電
    体層を形成することを特徴とする方法。
  6. 【請求項６】 請求項１において、前記誘電体層が第一
    誘電体層を有しており、且つ、前記第二ポリシリコン層
    からの前記複数個の導電性部材と接触する下側表面を有
    すると共に上側の平坦な表面を有する第二誘電体層を形
    成するステップを有することを特徴とする方法。
  7. 【請求項７】 請求項６において、前記金属層を形成す
    るステップが、前記第二誘電体層の前記上側の平坦な表
    面と接触する下側表面を有する金属層を形成することを
    特徴とする方法。
  8. 【請求項８】 請求項１において、前記金属層を形成す
    るステップが、前記半導体基板へ向かって延在する複数
    個の導体延長部を有する金属層を形成し、前記複数個の
    延長部が直線距離において前記誘電体層の前記上側の平
    坦な表面より遠くに延在するものではないことを特徴と
    する方法。
  9. 【請求項９】 請求項１において、前記誘電体層を形成
    するステップが、約１０，０００Åの厚さを有する誘電
    体層を形成することを特徴とする方法。
  10. 【請求項１０】 半導体基板を持った半導体集積回路の
    一部を製造する方法において、 前記半導体基板の上に複数個のポリシリコン層を形成
    し、 前記複数個のポリシリコン層の各々に対して、前記ポリ
    シリコン層から複数個の導電性部材をパターン形成し、 前記ポリシリコン層のうちの２つからの前記導電性部材
    の間において、前記半導体基板に対して下側表面を有す
    ると共に上側の平坦な表面を有する誘電体層を形成し、 前記複数個のポリシリコン層の上に金属層を形成する、
    上記各ステップを有しており、前記金属層は、 前記誘電体層の前記上側の平坦な表面と接触していない
    下側表面と、 前記半導体基板へ向かって延在する複数個の導体延長部
    と、を有しており、前記複数個の延長部は、直線距離に
    おいて、前記誘電体層の前記上側の平坦な表面より遠く
    に延在することがないことを特徴とする方法。
  11. 【請求項１１】 請求項１０において、更に、 前記誘電体層の前記上側の平坦な表面と接触する下側の
    表面を有する付加的なポリシリコン層を形成し、 前記付加的なポリシリコン層から夫々上側表面を有する
    複数個の導電性部材をパターン形成し、 前記複数個の導電性延長部が、直線距離において、前記
    付加的なポリシリコン層からの前記複数個の導電性部材
    の夫々の上側表面より遠くに延在することがないことを
    特徴とする方法。
  12. 【請求項１２】 半導体基板を持った集積回路におい
    て、 前記半導体基板の上側に位置し且つそれと接触している
    第一ポリシリコン層からの複数個の導電性部材、 前記半導体基板及び前記第一ポリシリコン層からの前記
    複数個の導電性部材と接触している下側表面を有すると
    共に上側の平坦な表面を有する誘電体層、 前記誘電体層の上側に位置し且つそれと接触している第
    二ポリシリコン層からの複数個の導電性部材、 前記第二ポリシリコン層からの前記複数個の導電性部材
    の上の金属層、を有することを特徴とする集積回路。
  13. 【請求項１３】 請求項１２において、更に、 前記第二ポリシリコン層からの前記複数個の導電性部材
    の上側に位置し且つそれと接触しているコンフォーマル
    な誘電体層、 前記コンフォーマルな誘電体層の上側に位置し且つそれ
    と接触している第三ポリシリコン層からの少なくとも１
    個の導電性部材、 を有することを特徴とする集積回路。
  14. 【請求項１４】 請求項１３において、前記誘電体層が
    第一誘電体層を有しており、且つ、更に、前記第三ポリ
    シリコン層からの前記少なくとも１個の導電性部材と接
    触している下側表面を有すると共に上側の平坦な表面を
    有する第二誘電体層を有することを特徴とする集積回
    路。
  15. 【請求項１５】 請求項１４において、前記金属層が前
    記第二誘電体層の前記上側の平坦な表面と接触する下側
    表面を有していることを特徴とする集積回路。
  16. 【請求項１６】 請求項１４において、前記第一誘電体
    層が約１０，０００Åの厚さを有しており、且つ前記第
    二誘電体層が約４，０００Åの厚さを有していることを
    特徴とする集積回路。
  17. 【請求項１７】 請求項１２において、前記誘電体層が
    第一誘電体層を有しており、且つ、更に、前記第二ポリ
    シリコン層からの前記複数個の導電性部材と接触する下
    側表面を有すると共に上側の平坦な表面を有している第
    二誘電体層を有することを特徴とする集積回路。
  18. 【請求項１８】 請求項１７において、前記金属層が前
    記第二誘電体層の前記上側の平坦な表面と接触する下側
    表面を有していることを特徴とする集積回路。
  19. 【請求項１９】 請求項１２において、前記金属層が前
    記半導体基板へ向かって延在する複数個の導体延長部を
    有しており、前記複数個の延長部が、直線距離におい
    て、前記誘電体層の前記上側の平坦な表面よりも遠くに
    延在することがないことを特徴とする集積回路。
  20. 【請求項２０】 請求項１２において、前記誘電体層が
    約１０，０００Åの厚さを有していることを特徴とする
    集積回路。
  21. 【請求項２１】 半導体基板を持った集積回路におい
    て、 前記半導体基板上に設けられた複数個のポリシリコン層
    から形成した複数個の導電性部材、 前記ポリシリコン層のうちの２つからの前記導電性部材
    の間に設けられており、前記半導体基板に対して下側表
    面を有すると共に上側の平坦な表面を有する誘電体層、 前記複数個のポリシリコン層の上に設けた金属層、を有
    しており、前記金属層が、更に、前記誘電体層の前記上
    側の平坦な表面と接触していない下側表面、 前記半導体基板へ向かって延在する複数個の導体延長
    部、を有しており、前記複数個の延長部が、直線距離に
    おいて、前記誘電体層の前記上側の平坦な表面よりも遠
    くに延在することがないことを特徴とする集積回路。
  22. 【請求項２２】 請求項２１において、更に、 前記誘電体層の前記上側の平坦な表面と接触している下
    側表面を有する付加的なポリシリコン層、 前記付加的なポリシリコン層からの夫々が上側表面を有
    する複数個の導電性部材、を有しており、前記複数個の
    導体延長部が、直線距離において、前記付加的なポリシ
    リコン層からの前記複数個の導電性部材の前記夫々の上
    側表面よりも遠くに延在することがないことを特徴とす
    る集積回路。
JP8278120A 1995-10-19 1996-10-21 相次ぐポリシリコン層の間に平坦化させた誘電体層を有する集積回路 Pending JPH09167799A (ja)

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