JPH09167170A - Design method for electronic circuit, design method for semiconductor memory and data processing system - Google Patents
Design method for electronic circuit, design method for semiconductor memory and data processing systemInfo
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- JPH09167170A JPH09167170A JP7347698A JP34769895A JPH09167170A JP H09167170 A JPH09167170 A JP H09167170A JP 7347698 A JP7347698 A JP 7347698A JP 34769895 A JP34769895 A JP 34769895A JP H09167170 A JPH09167170 A JP H09167170A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体メモリや液晶
ディスプレイパネル等、規則的繰り返し構造を持つ電子
回路の回路設計、論理設計、レイアウト設計、テストパ
ターン設計等に適用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique effectively applied to a circuit design, a logic design, a layout design, a test pattern design, etc. of an electronic circuit having a regular repeating structure such as a semiconductor memory and a liquid crystal display panel. is there.
【0002】[0002]
【従来の技術】半導体メモリは、その回路やパターンの
規則性の高さ故に、高密度実装が可能にされている。し
たがって、全体を一括して取り扱うと、検証のためのデ
ータは、数十メガ素子につき数十ギガバイトにも及び、
そのデータ量は現実的に処理可能な範囲を超えてしま
う。このため、半導体メモリなどにおいては、その規則
性に着目し、対象データ量を現実的な規模に低減した上
で、論理シミュレーション、回路シミュレーション、デ
ザインルールチェック等の評価を行うことが必要になっ
てくる。このとき、どのような手法で対象データを削減
するかについては従来、有効な技術が提供されていな
い。このため、回路の構成要素を部分的に分離させて検
証用のデータを新たに作成し、これを用いて検証を行わ
なければならない。2. Description of the Related Art A semiconductor memory can be mounted in high density because of its high regularity of circuits and patterns. Therefore, if the whole is handled collectively, the data for verification reaches tens of gigabytes for tens of megaelements.
The data amount exceeds the practically processable range. For this reason, in semiconductor memory, it is necessary to pay attention to the regularity and reduce the amount of target data to a realistic scale before evaluating logical simulation, circuit simulation, design rule check, etc. come. At this time, no effective technique has been provided so far regarding how to reduce the target data. Therefore, it is necessary to partially separate the constituent elements of the circuit, newly create verification data, and perform verification using this.
【0003】[0003]
【発明が解決しようとする課題】上記のように、半導体
メモリなどの回路を特定するためのデータを一括処理せ
ずに分割して検証処理することにより、一度の処理単位
についてはそのデータ量を削減することは可能である
が、検証のための全体的な処理時間は更に増大してしま
うという問題がある。このため人手による対象データの
削除を行い、このデータを用いて各種の検証を行うこと
が現実的である。しかし、このデータの削除処理では、
必要部分も削除してしまうというようなミスや、不適当
な削除を行ったために擬似的エラーが発生したり、十分
なチェックができない等の問題も起こってくる。このた
め規則構造を抽出して同一データは1つだけ作成し、繰
り返し部分は共用するというデータの圧縮も検討されて
きている。しかしこの繰り返し構造を抽出するために
は、全体のデータを展開してからその規則的な構造を抽
出しなければならないため、膨大な処理時間が必要であ
る上、各種検証用のデータを全て作成するには非常に手
間がかかり、更に、抽出した構造に間違いがあるような
場合にそれをシステム内で自動的にチェックすることも
難しい等の理由から、人手による削除の手法に比べて充
分に能率化することができない、ということが本発明者
によって明らかにされた。As described above, the data for specifying a circuit such as a semiconductor memory is divided and subjected to verification processing without batch processing, so that the data amount of one processing unit can be reduced. Although it can be reduced, there is a problem that the overall processing time for verification is further increased. Therefore, it is realistic to manually delete the target data and perform various verifications using this data. However, in the process of deleting this data,
Problems such as mistakes such as deleting necessary parts, pseudo errors due to improper deletion, and insufficient checking may occur. For this reason, compression of data by extracting the rule structure and creating only one identical data and sharing the repeated part has also been considered. However, in order to extract this repetitive structure, it is necessary to expand the entire data and then extract the regular structure, which requires a huge amount of processing time and creates all the verification data. It takes a lot of time to perform, and it is also difficult to automatically check the extracted structure in the system when it is incorrect. It was revealed by the present inventor that it cannot be streamlined.
【0004】また、メンターグラフィック社のシリコン
コンパイラ(GDT)などは、規則構造を持つ部品(以
下セルと呼ぶ)の配置情報を予め定義し、これに従って
全体設計データの生成を行うシステムとされている。し
かしこれらの製品には、規則構造のモデルの考えがない
ため、一つの定義を作成するために膨大な工数を必要と
する上、データの生成は可能であるがチェックのための
データ量の低減を考慮しておらず、生成したデータのチ
ェックを含めると現在のメモリ製品の千分の一以下の規
模が限界でることが解った。A silicon compiler (GDT) of Mentor Graphic Co., Ltd. is a system for predefining arrangement information of parts having a regular structure (hereinafter referred to as cells), and generating overall design data according to the arrangement information. . However, since these products do not have the idea of a model with a regular structure, it requires a huge amount of man-hours to create one definition, and data generation is possible, but the amount of data for checking is reduced. It was found that the scale of less than one-thousandth of the current memory products is the limit when including the check of the generated data without considering the above.
【0005】本発明の目的は、規則的な構造を持つ電子
回路の設計において、その規則性を利用することによ
り、従来実現不可能であった全体を一括して処理するこ
とと等価な検証処理を自動的に行えるようにすることに
ある。An object of the present invention is to verify an electronic circuit having a regular structure, by utilizing its regularity, a verification process equivalent to processing the whole that could not be realized conventionally in a lump. Is to be able to do automatically.
【0006】本発明の別の目的は、規則的な構造部分の
データを一部省略して検証用のデータを作成するとき、
省略のためのデータ削除において必要部分も削除してし
まうミスや不適当な削除を行ったために擬似的エラーが
発生したり、或いは、データ削除工数不足から十分なチ
ェックが出来ない等の従来の問題を解決し、規則的な繰
返し構造を持つ電子回路の開発期間の短縮と開発工数の
低減を実現することにある。Another object of the present invention is to create data for verification by omitting a part of data of a regular structure part,
Conventional problems such as a mistake that deletes necessary parts in deleting data for omission or a false error due to improper deletion, or insufficient check due to insufficient data deletion man-hours It is to solve the problem and shorten the development period and the development man-hour of an electronic circuit having a regular repeating structure.
【0007】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【0008】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The following is a brief description of an outline of a typical invention among the inventions disclosed in the present application.
【0009】すなわち、半導体メモリ等の電子回路にお
ける規則的な繰返し構造部分(マット)について、一般
的な規則性を決定可能な最低限の制約を規則構造モデル
としてシステムで定める。そして、個々のデータで変更
可能な項目は構造定義情報として個別のデータで定め
る。これにより、各個別のデータに自由度を持たせた上
で、規則性を定義することができる。前記電子回路の設
計は、この規則性を満足するように行われる。したがっ
て、繰返し構造部分を持つ電子回路における規則的な繰
返し部分に対しては、その規則性を一意的に抽出するこ
とができる。したがって、当該規則構造モデルによって
規定される規則性に従って、規則的な繰返し部分の繰返
し数を所望に設定することで、データ量を削減した検証
用のデータを得ることができる。規則的な繰返し部分の
基本的な規則は、繰返し部分がそのままの全体データで
あっても、繰返し部分を所望に省略した検証用のデータ
であっても、同一であるから、その部分の論理検証やデ
ザインルールチェックは、全体を一括でチェックした場
合と実質的に等価な結果を得ることができる。That is, for a regular repeating structure portion (mat) in an electronic circuit such as a semiconductor memory, the system defines a minimum constraint that can determine general regularity as a regular structure model. Items that can be changed in individual data are defined as individual pieces of structure definition information. Thereby, it is possible to define the regularity while giving each individual data a degree of freedom. The electronic circuit is designed so as to satisfy this regularity. Therefore, the regularity can be uniquely extracted with respect to the regular repeating portion in the electronic circuit having the repeating structure portion. Therefore, according to the regularity defined by the regular structure model, it is possible to obtain the verification data in which the data amount is reduced by setting the number of repetitions of the regular repeating portion as desired. The basic rule of the regular repeated part is the same whether the repeated part is the whole data as it is or the verification data with the repeated part omitted as desired. The design rule check can obtain a result substantially equivalent to the case where the whole is checked at once.
【0010】また、全体データの生成と同一の構造定義
と同一のセルデータを基に検証用データを生成するの
で、データの修正ミス等を排除することができる。Further, since the verification data is generated based on the same cell definition and the same cell data as the generation of the whole data, a correction error or the like of the data can be eliminated.
【0011】また、2次元アレイ座標や自由な大きさの
マットの領域座標などを同様に決定でき、マットとその
他の境界をチェックするためには、境界領域のみの指定
も自動化することができる。また、構造定義情報を変更
することで、同一のマットの構成モデルから2次元アレ
イ数、使用セル、繰返し数等が異なるマットを同様に作
成することができる。In addition, the two-dimensional array coordinates and the area coordinates of a mat having a free size can be determined in the same manner, and in order to check the boundary between the mat and other areas, the specification of only the boundary area can be automated. Further, by changing the structure definition information, it is possible to similarly create a mat having a different number of two-dimensional arrays, used cells, the number of repetitions, etc. from the same constitutive model of the mat.
【0012】これらにより、人手による長大な処理時間
やミスを排除した上で、構造定義情報に基づいてマット
全体のデータを自動的に生成することができる。規則的
な部分を省略し必要部分のみとしたマットのデータを自
動的に生成し、対象データ量を低減することができ、全
体を対象とした場合と等価で高速な検証処理を実現する
ことができる。データを生成するだけでなく、構造定義
から規則構造の情報、例えば領域座標等を自動的に生成
することを実現できる。As a result, it is possible to automatically generate the data of the entire mat based on the structure definition information while eliminating a long manual processing time and mistakes. It is possible to reduce the amount of target data by automatically generating matte data that omits the regular part and only includes the necessary part, and realizes a verification process that is equivalent to the case of the whole target and high-speed. it can. Not only can the data be generated, but it is possible to automatically generate the information of the regular structure, for example, the area coordinates and the like from the structure definition.
【0013】更に詳しく説明する。対象データの大半は
マット内に存在する。このため実用的な時間内で処理を
完了するためには、マットのデータを効率的に取り扱う
ことがポイントとなる。マット内のデータは、規則構造
を持つため、その一部にたいしてだけ検証処理を行い、
残りの部分はその結果を繰り返し使用することが可能で
あるが、処理の対象として必要な部分と省略可能な部分
の切り分けが重要である。そこで、マットの規則構造モ
デルをシステムで定めておくようにする。規則構造モデ
ルは、セル配置の構成、各種セルの必要項目と規則性を
利用する際の省略方法からなる。この規則構造モデルに
従い、具体的なセルの配置情報(データ名、繰り返し数
等)をマットの構造定義として作成し、この構造定義と
構造定義で使用する要素(セル)の設計データから必要
とする各種設計データや検証用のデータを生成するもの
である。A more detailed description will be given. Most of the target data is in the mat. Therefore, in order to complete the processing within a practical time, the point is to efficiently handle the mat data. Since the data in the mat has a regular structure, only a part of it is verified,
It is possible to use the result repeatedly for the remaining part, but it is important to separate the part required for processing from the part that can be omitted. Therefore, the system is to set the regular structure model of Matt. The rule structure model consists of a cell layout configuration, necessary items for various cells, and an abbreviation method when using regularity. According to this rule structure model, specific cell layout information (data name, number of repetitions, etc.) is created as a mat structure definition, which is required from this structure definition and the design data of the elements (cells) used in the structure definition. It is designed to generate various design data and verification data.
【0014】上記処理においては、先ず、上記構造定義
と構造定義で使用する要素の設計データを作成する。こ
の時、必要なデータ項目は規則構造モデルから明らかで
あり、グラフィックユーザインタフェースを使用した会
話形式の入力とすることで編集操作の簡単化とデータ抜
けや矛盾を自動チェックすることで作成ミスの防止が可
能である。In the above process, first, design data of the above structure definition and elements used in the structure definition is created. At this time, the necessary data items are clear from the rule structure model, and by making the input in a conversational format using the graphic user interface, the editing operation is simplified and the creation errors are prevented by automatically checking for missing data and inconsistencies. Is possible.
【0015】次に、作成された構造定義に従い、マット
内部のデータを作成する。マット内部を検証処理する場
合、規則構造モデルにて必要と定めた規則領域の一部
(数個分)のみを生成し、検証処理を行う。処理対象デ
ータ量は、マット全体のデータ量の10〜1000分の
一程度となるため、実用的時間内で検証処理を完了する
ことができる。Next, data inside the mat is created according to the created structure definition. When the verification processing is performed inside the mat, only a part (a few pieces) of the rule area defined by the rule structure model is generated and the verification processing is performed. Since the amount of data to be processed is about 10 to 1000 times the amount of data of the entire mat, the verification process can be completed within a practical time.
【0016】また、マットの外部を考慮して検証処理を
行う場合、マットとマットの外部との境界部分を含めて
処理する必要があり、規則構造モデルにて境界データと
して必要と定めたデータのみを生成し、検証処理を行
う。この時マット内での必要なデータは、マット全体に
おける境界部分をチェックするためのデータのみで良
く、マット全体のデータに比べると1%以下にすること
ができる。Further, when the verification processing is performed in consideration of the outside of the mat, it is necessary to perform processing including the boundary between the mat and the outside of the mat, and only the data determined to be necessary as boundary data in the regular structure model. Is generated and verification processing is performed. At this time, the necessary data in the mat is only the data for checking the boundary part in the entire mat, and can be 1% or less compared with the data of the entire mat.
【0017】このように、マットの内部とマットの外部
及び境界部分に分割することにより、全体一括と等価な
処理を可能としている。また処理にかかるリソースは、
1種類のマットが通常十数個使用されていることを考慮
すると、マット内部の処理は一つ分のみでよく、総合す
ると100〜10000分の一以下のデータ量をもって
検証を行うことができる。In this way, by dividing into the inside of the mat, the outside of the mat, and the boundary portion, it is possible to carry out the processing equivalent to the whole batch. The processing resources are
Considering that usually one or more mats of one kind are used, the processing inside the mat is required for only one, and the total verification can be performed with a data amount of 1/10 to 1 / 10,000 or less.
【0018】また、製品の検査工程における光学比較検
査では規則構造部分の座標若しくは位置を指定すること
が必要であり、従来は、人間がパターンからその位置を
読みとり判断するか、データの構造をプログラムで解析
し規則性を抽出して座標情報を作成しなければならな
ず、この規則性の抽出を、従来、自動化するためには処
理時間がかかり、また、効率も低い等の問題があった
が、上記手段においては、構造定義情報そのものが、抽
出すべき規則性情報そのものであり、ほとんど処理時間
無しに自動的に、規則性を把握して、必要な検証処理用
のデータを作成することができる。Further, in the optical comparison inspection in the inspection process of the product, it is necessary to specify the coordinates or the position of the regular structure portion. Conventionally, a person should read and judge the position from the pattern, or program the data structure. It has been necessary to analyze and extract the regularity to create coordinate information. Conventionally, there is a problem that it takes time to automate the regularity extraction and the efficiency is low. However, in the above means, the structure definition information itself is the regularity information itself to be extracted, and the regularity is automatically grasped with almost no processing time, and the necessary verification processing data is created. You can
【0019】[0019]
《システム構成》 図1に本発明に係る半導体集積回路
の設計方法を実現するためのシステム構成の一例が示さ
れる。このシステムは、半導体メモリのように、物理的
及び論理的な規則構造を持つ半導体集積回路の設計に際
して、この規則構造部分(マットと称する)に対して規
則構造モデルをシステムで予め定義し、この規則構造モ
デルに対応する構造定義情報と、この構造定義情報で使
用する要素の設計データを持つことで、構造定義情報に
対応したマットの設計データを自動的に生成するもので
ある。<< System Configuration >> FIG. 1 shows an example of a system configuration for implementing the method for designing a semiconductor integrated circuit according to the present invention. In this system, when designing a semiconductor integrated circuit having a physical and logical regular structure such as a semiconductor memory, a regular structure model is preliminarily defined by the system for this regular structure portion (called mat). By having the structure definition information corresponding to the regular structure model and the design data of the elements used in this structure definition information, the mat design data corresponding to the structure definition information is automatically generated.
【0020】同図に示されるシステムは、マットを構成
する要素部品であるセルのデータ(セルデータ)3及び
構造定義データ(規則構造データを構成するためのデー
タ)2を編集及びチェックする構造定義編集手段(構造
定義編集プログラムを含む)1、セルデータ3及び構造
定義データ2からマット内データ5、マット境界データ
6を作成するデータ生成手段(データ生成プログラムを
含む)4を含み、更に、マット内データ5、マット境界
データ6、及びマット外データ7を入力し各種チェック
やデータ変換などを行うためのプログラム群を含むデー
タ処理手段8を備えて成る。このうちセルデータ3、マ
ット内データ5、マット境界データ6及びマット外デー
タ7は回路シミュレーションの入力形式である回路デー
タ、論理シミュレーションの入力形式である論理デー
タ、マスクパターン図形を表すマスクパターンデータ等
の半導体集積回路の設計及び検証で使用するところの各
種のデータとされる。マット外データは人手で作成され
たデータである。前記マット境界データ6はマット内デ
ータ5とマット外データ7との境界部分のデータであ
る。The system shown in FIG. 1 is a structure definition for editing and checking cell data (cell data) 3 and structure definition data (data for forming regular structure data) 2 which are element parts which form a mat. An editing unit (including a structure definition editing program) 1, a data generation unit (including a data generation program) 4 for creating in-mat data 5 and mat boundary data 6 from the cell data 3 and the structure definition data 2 are further included. The data processing means 8 includes a program group for inputting the inner data 5, the mat boundary data 6, and the non-mat data 7 and performing various checks and data conversions. Of these, the cell data 3, the in-mat data 5, the mat boundary data 6, and the out-mat data 7 are circuit data which is an input format of circuit simulation, logical data which is an input format of logic simulation, mask pattern data which represents a mask pattern figure, and the like. These are various data used in the design and verification of the semiconductor integrated circuit. The out-of-mat data is manually created data. The mat boundary data 6 is data at the boundary between the in-mat data 5 and the out-mat data 7.
【0021】前記データ生成手段4は、全体設計データ
を生成する際、マット内部をチェックすることを目的と
する場合、規則的繰り返し部分に対して構造定義モデル
から省略可能なデータを自動的に決定し、必要部分のみ
データとして作成し、これによって、規則的繰返し部分
を省略したマット内データ5を作成することができる。
同様にデータ生成手段4は、全体設計データを生成する
際、マットとマットの外部との境界をチェックすること
を目的とする場合、構造定義モデルから省略可能なデー
タを自動的に決定し、マット境界データ6として必要部
分のみを作成することができる。例えば、一つのマット
の全体の設計データを図2の(A)とすると、繰返し部
分を省略したマット内データ5を図2の(B)とするこ
とができる。マット内データ5は、例えば論理設計、回
路設計、レイアウト設計の検証用データとして利用され
る。図2の(A)に示されるような一つのマットの全体
の設計データと、図2の(B)に示されるような規則的
な繰返し部分を省略したマット内データ5は、共に同じ
構造定義(構造の規則)に従っており、単に繰り返し部
分が省略されているか否かの点で相違するだけであるか
ら、規則的な繰返し部分を省略したマット内データ5に
基づく論理検証やデザイン・ルール・チェック等の各種
の検証は、それに対応する全体データに基づく検証と等
価である。When the purpose of checking the inside of the mat is to generate the entire design data, the data generating means 4 automatically determines data that can be omitted from the structure definition model for the regular repeating portion. However, it is possible to create the in-mat data 5 in which only the necessary parts are created as data, and the regularly repeated parts are omitted.
Similarly, the data generating means 4 automatically determines the optional data from the structure definition model when the purpose is to check the boundary between the mat and the outside of the mat when generating the overall design data. Only the necessary portion can be created as the boundary data 6. For example, assuming that the entire design data of one mat is (A) of FIG. 2, the in-mat data 5 in which the repeated portions are omitted can be (B) of FIG. The in-mat data 5 is used as verification data for logic design, circuit design, and layout design, for example. The entire design data of one mat as shown in FIG. 2A and the in-mat data 5 omitting the regular repeating portion as shown in FIG. 2B have the same structure definition. According to (structural rules), the only difference is whether or not the repeated portion is omitted. Therefore, the logic verification and the design rule check based on the in-mat data 5 with the regular repeated portion omitted. Various verifications such as are equivalent to verifications based on the corresponding whole data.
【0022】尚、図1では、全体設計データは図示を省
略してあるが、規則的繰り返し部分に対して構造定義モ
デルを一切省略しなければ、マット内の全体設計データ
を得ることができ、実際のマスクパターンの作成では、
そのようなマット内の全体設計データとマット外データ
とを利用することになる。Although the overall design data is not shown in FIG. 1, the overall design data in the mat can be obtained if the structure definition model is not omitted for the regular repeating parts. In the actual mask pattern creation,
The entire design data in the mat and the data outside the mat are used.
【0023】図3には前記構造定義編集手段1及びデー
タ生成手段4のブロック図が示される。これらの手段
は、中小型もしくは大型計算機を構成するCPU13、
メモリ14、入力装置15、表示装置16及びハードデ
ィスク等の外部記憶装置9,10,11,12,22に
よって構成される。前記外部記憶装置は、プログラムを
格納するロードモジュールファイル9、構造定義データ
2を格納する構造定義ファイル10、セルデータ3を格
納するセルデータファイル11、実行時に使用するワー
クデータファイル12及び生成データ5又は6を格納す
る生成データファイル22を含む。実行時には、前記ロ
ードモジュールファイル9、構造定義ファイル10、セ
ルデータファイル11、及びワークデータファイル12
は、各々メモリ14上のロードモジュール17、構造定
義テーブル19、セルデータテーブル20、ワークテー
ブル21に読み込まれる。本実施例では規則構造モデル
18は、ロードモジュール内で定義しているが、必ずし
もこれに限定されず、外部記憶装置に格納し、実行時に
読み込む方法も可能である。またロードモジュール17
内においても明示的にテーブルとして持つこと、暗黙的
にコーディングで表現する事のどちらも可能である。ま
た複数のモデルを持ち、使用時にどのモデルとするかを
選択することも可能である。FIG. 3 shows a block diagram of the structure definition editing means 1 and the data generating means 4. These means are the CPU 13 that constitutes a small-to-medium-sized computer or a large-sized computer,
The memory 14, the input device 15, the display device 16, and an external storage device 9, 10, 11, 12, 22 such as a hard disk. The external storage device includes a load module file 9 for storing programs, a structure definition file 10 for storing structure definition data 2, a cell data file 11 for storing cell data 3, a work data file 12 for use during execution, and generated data 5 Or a generated data file 22 storing 6 is included. At the time of execution, the load module file 9, the structure definition file 10, the cell data file 11, and the work data file 12
Are read into the load module 17, the structure definition table 19, the cell data table 20, and the work table 21 on the memory 14, respectively. In the present embodiment, the rule structure model 18 is defined in the load module, but it is not necessarily limited to this, and a method of storing it in an external storage device and reading it at the time of execution is also possible. Also load module 17
It is possible to have it explicitly as a table in the table as well as implicitly express it by coding. It is also possible to have a plurality of models and select which model to use when using.
【0024】《規則構造モデル》 次に規則構造モデル
18について説明する。図4には上記システムを利用し
て設計される半導体集積回路として例えば半導体メモリ
に適用される構造定義モデルの階層構造例が示される。
同図に示される階層構造によれば、最上位階層をチップ
と呼ぶ。チップはメモリマット、中間周辺、間接周辺か
ら成る。本実施例において構造定義の対象はメモリマッ
トと中間周辺である。即ち、メモリマットと中間周辺
が、規則的な繰返し部分を持つ規則構造部分(マット)
の一例とされる。以下の実施例説明中において、単にマ
ットと称する場合には、メモリマット及び中間周辺を意
味するものとする。メモリマット及び中間周辺は直接配
置される必要はなく、更に中間階層があってもよい。メ
モリマットはメモリアレイと直接周辺から成る。メモリ
アレイはメモリセルとつなぎセルから成る。直接周辺は
単一配置セルとアレイ配置セルから成る。中間周辺は単
一配置セルとアレイ配置セルから成る。図5には半導体
メモリの階層構造をチップイメージで概略的に示してい
る。30はチップ、31は間接周辺、32はメモリマッ
ト、35は中間周辺であり、各メモリマット32の内部
には、33で示されるメモリアレイと、34で示される
直接周辺が配置されている。<< Regular Structure Model >> Next, the regular structure model 18 will be described. FIG. 4 shows an example of a hierarchical structure of a structure definition model applied to, for example, a semiconductor memory as a semiconductor integrated circuit designed using the above system.
According to the hierarchical structure shown in the figure, the highest layer is called a chip. The chip consists of a memory mat, an intermediate peripheral, and an indirect peripheral. In the present embodiment, the objects of the structure definition are the memory mat and the intermediate periphery. That is, the memory mat and the middle periphery have a regular structure part (mat) having a regular repeating part.
Is taken as an example. In the following description of the embodiments, when simply referred to as a mat, it means a memory mat and an intermediate periphery. The memory mat and the middle periphery do not have to be directly arranged, and there may be further middle layers. The memory mat consists of a memory array and a direct peripheral. The memory array consists of memory cells and connected cells. The immediate periphery consists of single-placed cells and array-placed cells. The middle periphery consists of single placement cells and array placement cells. FIG. 5 schematically shows the hierarchical structure of the semiconductor memory as a chip image. 30 is a chip, 31 is an indirect peripheral, 32 is a memory mat, and 35 is an intermediate peripheral. Inside each memory mat 32, a memory array indicated by 33 and a direct peripheral indicated by 34 are arranged.
【0025】図4の階層構造では、メモリマット、中間
周辺、メモリアレイ、直接周辺、メモリセル、つなぎセ
ル、単一配置セル、アレイ配置セルの間に中間階層はな
いことと定めているが、必ずしもこれに限定する必要は
なく、中間階層を設けるよう定めてもよい。また中間階
層を自由にし、各セルに種別を持たせることも可能であ
る。更にメモリマット内にメモリマットや中間周辺を置
くようなネスト構造を定めることもできる。必要なこと
は各セルの構成を明確にすることである。以下各構成要
素を説明する。Although the hierarchical structure of FIG. 4 defines that there is no intermediate hierarchy between the memory mat, the middle periphery, the memory array, the direct periphery, the memory cell, the connection cell, the single arrangement cell, and the array arrangement cell, It is not necessarily limited to this, and an intermediate layer may be provided. It is also possible to make the middle layer free and give each cell a type. Further, it is possible to define a nest structure in which the memory mat and the intermediate periphery are placed in the memory mat. What is needed is to clarify the configuration of each cell. Each component will be described below.
【0026】《セルの仕様》 先ずセルの仕様について
説明する。以下の全てのセルのセル枠は矩形とする(セ
ル内の図形がセル枠外にはみ出してもよい)。全てのセ
ルは複数種類存在させてもよい。<< Cell Specifications >> First, cell specifications will be described. The cell frames of all the following cells are rectangular (figures inside cells may extend outside the cell frame). All cells may exist in plural types.
【0027】(1)メモリセル;メモリセルは、メモリ
アレイ33に含まれ、必ず2次元に繰り返し配置するも
のとする。メモリセルの一つの2次元配置をメモリフィ
ールドと呼ぶ。メモリセルの繰り返しピッチ(px,py)
は全て同じでなければならない。メモリアレイの一例を
示す図6において40が前記メモリフィールドである。(1) Memory cell: The memory cell is included in the memory array 33 and is always arranged two-dimensionally. One two-dimensional arrangement of memory cells is called a memory field. Memory cell repeat pitch (px, py)
Must all be the same. In FIG. 6, which shows an example of the memory array, 40 is the memory field.
【0028】(2)X方向つなぎセル;X方向つなぎセ
ルは、メモリアレイ33に含まれ、X方向に1次元に繰
り返し配置される。繰り返しピッチは全てpxとされる。
図6において41Xが前記X方向つなぎセルのアレイで
ある。(2) Connected cells in the X direction: Connected cells in the X direction are included in the memory array 33 and are arranged one-dimensionally in the X direction. The repetition pitch is all px.
In FIG. 6, 41X is an array of the connecting cells in the X direction.
【0029】(3)Y方向つなぎセル;Y方向つなぎセ
ルは、メモリアレイ33に含まれ、Y方向1次元に繰り
返し配置される。繰り返しピッチは全てpyである。図6
において42Yが前記Y方向つなぎセルのアレイであ
る。(3) Y-direction connected cells: Y-direction connected cells are included in the memory array 33 and are repeatedly arranged in the Y-direction one dimension. Repeat pitch is py. FIG.
42Y is an array of the connecting cells in the Y direction.
【0030】(4)コーナーつなぎセル;コーナーつな
ぎセルは、メモリアレイ33に含まれ、隣接するものと
相違されて1個だけ配置されたものであり、図6では4
3で示される。メモリアレイの最外縁を除く前記X方向
つなぎセル(アレイ41Xに含まれる)は、例えば、相
補ビット線の左右を入れ換えるための交差用のセルとさ
れる。前記メモリアレイの最外縁を除く前記Y方向つな
ぎセル(アレイに含まれる42Y)は、ワードシャント
構造のワード線においてメモリセルの選択MOSトラン
ジスタのゲートを構成するポリシリコン配線層をそれに
並行するアルミニウム配線に接続するためのコンタクト
用セルとされる。マトリクス配置された多数のメモリフ
ィールドの最外縁を囲んでいるつなぎセルのアレイ41
X,42Y,43はメモリセルと同じものとされている
が、実際には回路として機能されず、配置の規則性が途
絶える最外縁ではエッチング速度が内部に比べて変化さ
れるので、それによるパターンの変化を、実質上利用し
ない回路部分で吸収するためのセルとして位置付けるこ
とができる。(4) Corner connecting cell; The corner connecting cell is included in the memory array 33, and is arranged only one differently from the adjacent cells. In FIG.
3. The X-direction connected cells (included in the array 41X) excluding the outermost edge of the memory array are, for example, intersecting cells for switching the left and right of complementary bit lines. The connection cells in the Y direction (42Y included in the array) excluding the outermost edge of the memory array are made of aluminum wiring parallel to the polysilicon wiring layer forming the gate of the selection MOS transistor of the memory cell in the word line of the word shunt structure. It is used as a contact cell for connecting to. An array of connected cells 41 surrounding the outermost edges of a number of matrix arranged memory fields.
Although X, 42Y, and 43 are the same as the memory cells, they do not actually function as a circuit, and the etching rate changes at the outermost edge where the regularity of the arrangement is interrupted, compared to the inside, so the pattern due to this Can be positioned as a cell to absorb the change in the circuit portion that is not substantially used.
【0031】(5)アレイ配置セル;アレイ配置セル
は、X又はY方向に1次元的に繰り返し配置され、前記
直接周辺34又は中間周辺35を構成するためのセルで
ある。直接周辺34は、それに直接対応されるメモリマ
ットのための周辺回路、例えば、センスアンプやロウデ
コーダを構成する。中間周辺35は、複数のメモリマッ
トに共通の周辺回路、例えば、メモリマットを選択する
ためのマット選択デコーダ若しくはプリデコーダ(グロ
ーバルデコーダ)などを構成する。尚、間接周辺は例え
ば、外部入出力バッファやタイミングジェネレータなど
を構成する。(5) Array-arranged cell: The array-arranged cell is a cell which is repeatedly arranged one-dimensionally in the X or Y direction to form the direct periphery 34 or the intermediate periphery 35. The direct peripheral 34 constitutes a peripheral circuit for a memory mat directly corresponding to the direct peripheral 34, for example, a sense amplifier or a row decoder. The intermediate peripheral 35 constitutes a peripheral circuit common to a plurality of memory mats, for example, a mat selection decoder or a predecoder (global decoder) for selecting a memory mat. The indirect peripheral constitutes, for example, an external input / output buffer and a timing generator.
【0032】(6)単一配置セル;単一配置セルは、前
記アレイ配置セルのつなぎ用のセルとして1個配置され
るセルであり、前記アレイ配置セルと共に直接周辺又は
中間周辺を構成するためのセルである。(6) Single-placement cell: A single-placement cell is a cell that is placed as a cell for connecting the array-placement cells, and forms a direct periphery or an intermediate periphery together with the array-placement cells. Cells.
【0033】《メモリアレイの構成》 図6にはメモリ
アレイ33の構成が示される。各セルのセル枠はライン
上で接し、隙間のないようにされる。メモリアレイ全体
のセル枠は矩形である。<< Structure of Memory Array >> FIG. 6 shows the structure of the memory array 33. The cell frames of the cells are in contact with each other on the line so that there is no gap. The cell frame of the entire memory array is rectangular.
【0034】(1)メモリセルの配置;前記メモリフィ
ールド40はX、Y方向に1個以上配置可能であり、格
子状に抜けなく配置されるものとする。一つのメモリア
レイ内で使用するメモリセルは1種類のみに限定する。
メモリセルは、各メモリフィールド毎にミラー反転可能
とされる。X方向に並ぶ各メモリフィールドにおいて、
Y方向の繰り返し数/セル枠のY座標は全て共通とす
る。同様に、Y方向に並ぶ各行のメモリフィールドはX
方向の繰り返し数とセル枠のX座標は全て共通とする。(1) Arrangement of memory cells: One or more of the memory fields 40 can be arranged in the X and Y directions, and they are arranged in a grid pattern without omission. The number of memory cells used in one memory array is limited to one.
The memory cell can be mirror-inverted for each memory field. In each memory field lined up in the X direction,
The number of repetitions in the Y direction / the Y coordinate of the cell frame are all common. Similarly, the memory field of each row arranged in the Y direction is X.
The number of repetitions in the direction and the X coordinate of the cell frame are all common.
【0035】(2)X方向つなぎセルの配置;X方向つ
なぎセル(アレイ41Xに含まれる)は、各メモリフィ
ールド40の上下辺に1種類ずつ必ず配置する(メモリ
フィールド間も1種類とする)。一つのメモリアレイ内
で複数種類のセルを認める(場所によりセルは同じでも
異なっていてもよい)。また、X方向つなぎセルの繰り
返し数とセル枠のX座標は隣接するメモリセル同士で同
じとする。(2) Arrangement of the connecting cells in the X direction; one kind of connecting cells in the X direction (included in the array 41X) is always arranged on the upper and lower sides of each memory field 40 (there is also one kind between the memory fields). . Allow multiple types of cells within a memory array (cells may be the same or different depending on location). In addition, the number of times the connected cells are repeated in the X direction and the X coordinate of the cell frame are the same between adjacent memory cells.
【0036】(3)Y方向つなぎセルの配置;Y方向つ
なぎセル(アレイ41Yに含まれる)は、各メモリフィ
ールド40の左右辺に1種類ずつ必ず配置するものとす
る(メモリフィールド間も1種類とする)。一つのメモ
リアレイ内で複数種類のY方向つなぎセルの存在を認め
る(場所によりセルは同じでも異なっていてもよい)。
そして、Y方向つなぎセルの繰り返し数とセル枠のY座
標は隣接するメモリセル同士で同じとする。(3) Arrangement of connecting cells in the Y direction; one kind of connecting cells in the Y direction (included in the array 41Y) is always arranged on the right and left sides of each memory field 40 (one type between the memory fields). And). The presence of multiple types of Y-direction connected cells in one memory array is recognized (the cells may be the same or different depending on the location).
Then, the number of repetitions of the connecting cells in the Y direction and the Y coordinate of the cell frame are the same between the adjacent memory cells.
【0037】(4)コーナーつなぎセルの配置;コーナ
ーつなぎセル43は、メモリフィールド40の4箇所の
コーナーの外側にX、Y方向つなぎセルに接して1種類
ずつ必ず配置するものとする。一つのメモリアレイ内で
複数種類のコーナーつなぎセルの存在を認める(場所に
よりセルは同じでも異なっていてもよい)。(4) Arrangement of corner connecting cells: The corner connecting cells 43 are always arranged outside the four corners of the memory field 40 in contact with the connecting cells in the X and Y directions. Confirm the existence of multiple types of corner connecting cells in one memory array (the cells may be the same or different depending on the location).
【0038】本実施例では前述の通り、構造的に繰返し
ピッチの指定を簡単化するため、セル枠を必ず持ち、セ
ルを隙間無く並べることとしているが、セル枠を持た
ず、繰り返しピッチを構造定義で指定する方法も可能で
ある。メモリセルの種類を複数とすること、メモリフィ
ールドでのメモリセルの繰り返し数や繰り返しピッチを
変えることも可能であるが、X方向、Y方向毎に並ぶ全
ての繰り返しピッチは正数比で表現でき、各メモリフィ
ールドの幅は共通である必要がある。つなぎセルは必ず
1列、ピッチはメモリセルと同じでなければならいとし
ているが、これも列数を持ち複数列かつピッチはメモリ
セルと異なっても良いと定めることも可能である。ただ
し、X方向、Y方向毎に並ぶ全ての繰り返しピッチは正
数比で表現できる必要がある。また、メモリセルは必ず
2次元のアレイとして定義しているが、必ずしもその必
要はなく、X方向アレイをY方向アレイとしてネスト表
現することも可能である。また、各セルの下位に階層構
造があってもよい。As described above, in this embodiment, in order to structurally simplify the designation of the repeating pitch, the cell frame is always provided and the cells are arranged without any gaps. However, the cell frame is not provided and the repeating pitch is structured. A method of specifying by definition is also possible. Although it is possible to use multiple types of memory cells and change the number of repetitions and the repetition pitch of the memory cells in the memory field, all repetition pitches lined up in each of the X and Y directions can be expressed by a positive number ratio. , The width of each memory field must be common. It is assumed that the connecting cells must be one column and the pitch must be the same as that of the memory cells, but it is also possible to determine that this also has the number of columns and a plurality of columns and the pitch may be different from the memory cells. However, it is necessary that all the repeating pitches lined up in each of the X direction and the Y direction can be expressed by a positive number ratio. Although the memory cell is always defined as a two-dimensional array, it is not always necessary and the X-direction array can be expressed as a Y-direction array in a nested manner. Further, there may be a hierarchical structure below each cell.
【0039】《メモリマットの構造》 図7にはメモリ
マットの構成例が示される。各セルのセル枠はそのライ
ン上で接し、隙間が無いこととする。また、メモリアレ
イ全体のセル枠は矩形とする。<< Structure of Memory Mat >> FIG. 7 shows an example of the structure of the memory mat. The cell frames of each cell are in contact with each other on the line and there is no gap. The cell frame of the entire memory array is rectangular.
【0040】(1)メモリアレイの配置;メモリアレイ
33の配置としては、(A)に示される1個の配置又は
(B)に示される2個の配置があるとする。2個の配置
の場合、当該2個のメモリアレイ33は相互に同一で、
中央部の中間周辺35を左右のメモリアレイ33で共用
するため、一方のメモリアレイ33のパターン図形は必
ずY軸ミラー反転がかかり、且つ配置のY座標は等しい
ものとする。(1) Arrangement of Memory Array; As the arrangement of the memory array 33, it is assumed that there is one arrangement shown in (A) or two arrangements shown in (B). In the case of two arrangements, the two memory arrays 33 are the same as each other,
Since the middle periphery 35 of the central portion is shared by the left and right memory arrays 33, the pattern figure of one memory array 33 is always subjected to Y-axis mirror inversion, and the Y coordinates of the arrangement are the same.
【0041】(2)X方向直接周辺の配置;X方向直接
周辺341は、メモリアレイ33の上及び下に必要に応
じ1種配置するものとする(必須ではない)。メモリア
レイ33が2個の場合、メモリアレイの上同士又は下同
士のX方向直接周辺341は同一で、必ず一方にはY軸
ミラー反転がかかり、かつ配置のY座標は等しいものと
する。X方向直接周辺341は、複数のX方向直接周辺
のためのセルがX方向に一列に配置されるものとする。
一つのX方向直接周辺341を構成するセルの高さは全
て同一とする。X方向直接周辺341を構成するセル
は、単一配置セルとX方向のアレイ配置セルの2種があ
る。単一配置セルは、隣接するメモリアレイのコーナー
つなぎセル43と同一のセル枠X座標を持つ。アレイ配
置セルは、隣接するメモリアレイ33のX方向つなぎセ
ル(41Xに含まれる)と同一のセル枠及びX座標で、
繰り返しピッチはpxの整数倍とされる。(2) Arrangement in the X-direction direct periphery: One kind of the X-direction direct periphery 341 is arranged above and below the memory array 33 as required (not essential). When there are two memory arrays 33, it is assumed that the upper and lower memory arrays 341 have the same direct peripheral portions 341 in the X direction, Y axis mirror reversal is always applied to one of them, and the Y coordinates of the arrangement are the same. In the X-direction direct periphery 341, a plurality of cells for the X-direction direct periphery are arranged in a line in the X direction.
The heights of the cells that form one direct periphery 341 in the X direction are the same. There are two types of cells that form the direct periphery 341 in the X direction: a single arrangement cell and an array arrangement cell in the X direction. The single arrangement cell has the same cell frame X coordinate as the corner connecting cell 43 of the adjacent memory array. The array-arranged cell has the same cell frame and X-coordinate as the X-direction connecting cell (included in 41X) of the adjacent memory array 33,
The repetition pitch is an integer multiple of px.
【0042】(3)Y方向直接周辺の配置;Y方向直接
周辺342は、前記メモリアレイ33の左及び右に必要
に応じ1種類配置するものとする(必須ではない)。メ
モリアレイ33が2個の場合、両端のY方向直接周辺3
42は同一の場合が有り、この場合一方には必ずY軸ミ
ラー反転がかかり、且つ配置のY座標は等しいものとす
る。Y方向直接周辺342は、複数のセルをY方向に一
列に配置したものとする。一つのY方向直接周辺342
を構成するセルの幅は全て共通とする。Y方向周辺34
2を構成するセルは、単一配置セルとY方向のアレイ配
置セルの2種がある。単一配置セルは、隣接するメモリ
アレイ33のコーナーつなぎセル43と同一のセル枠と
Y座標と持つ。繰り返しのアレイ配置セルは隣接するメ
モリアレイのY方向つなぎセル(42Yに含まれる)と
同一のセル枠とY座標とを持ち、繰り返しピッチはpyの
整数倍とされる。(3) Arrangement in the Y-direction direct periphery: One type of the Y-direction direct periphery 342 is arranged on the left and right sides of the memory array 33, if necessary (not essential). When the number of memory arrays 33 is 2, the peripheral area 3 directly in the Y direction at both ends 3
42 may be the same, and in this case, one side is always subjected to Y-axis mirror inversion, and the Y coordinates of the arrangement are the same. The Y-direction direct periphery 342 has a plurality of cells arranged in a line in the Y-direction. One Y-direction direct periphery 342
The widths of the cells that make up are common. Around Y direction 34
There are two types of cells that make up 2; a single array cell and an array array cell in the Y direction. The single arrangement cell has the same cell frame and Y coordinate as the corner connecting cell 43 of the adjacent memory array 33. The repeated array-arranged cells have the same cell frame and Y coordinate as the Y-direction connected cells (included in 42Y) of the adjacent memory arrays, and the repeating pitch is an integral multiple of py.
【0043】(4)コーナー直接周辺の配置;コーナー
直接周辺343は、メモリアレイ33の4箇所のコーナ
ー外側にX、Y方向の直接周辺に接して1種類ずつ配置
するものとされ、X,Y方向直接周辺341,342の
両方が有る場合のみ配置される。メモリアレイ33が2
個の場合、メモリマットの上辺両端同士及び下辺両端同
士のコーナー直接周辺343は同一の場合が有り、この
場合、一方には必ずY軸ミラー反転がかかり、且つ配置
のY座標は等しくされることになる。(4) Arrangement around the corners directly around the corners; the corners around the corners 343 are arranged outside the four corners of the memory array 33 so as to be in contact with the immediate surroundings in the X and Y directions, one by one. It is arranged only when there are both the direct surroundings 341 and 342. 2 memory arrays 33
In the case of the memory mat, the corner direct periphery 343 between the upper ends of the memory mat and the lower ends of the memory mat may be the same. become.
【0044】上記において、メモリアレイの数と種類そ
してメモリアレイの必要に応じたミラー反転、また、直
接周辺の数と種類そして直接周辺の必要に応じたミラー
反転、さらに、単一つなぎセルの幅と個数及びコーナー
つなぎセルの必要性は、必ずしも上記規定に限定され
ず、メモリマットの構造を明確化できればよい。In the above, the number and type of memory arrays and the mirror inversion according to the need of the memory array, the number and types of the direct surroundings and the mirror inversion according to the need of the direct surroundings, and the width of the single connected cell The number of cells and the necessity of corner connecting cells are not necessarily limited to the above-mentioned definition, and it is sufficient that the structure of the memory mat can be clarified.
【0045】《中間周辺の構造》 図8には中間周辺3
5の構成例が示される。各セルのセル枠はオンラインで
接し隙間の無いこととされる。中間周辺全体のセル枠は
矩形であるとする。X方向の中間周辺(X方向中間周
辺)とY方向の中間周辺(Y方向中間周辺)の2種類が
ある。<< Structure of Intermediate Periphery >> FIG.
5 is shown. The cell frames of each cell are in contact with each other online and there is no gap. It is assumed that the cell frame around the entire middle is rectangular. There are two types: an intermediate periphery in the X direction (an intermediate periphery in the X direction) and an intermediate periphery in the Y direction (an intermediate periphery in the Y direction).
【0046】(1)X方向中間周辺;X方向中間周辺
は、複数のセルをX方向に一列に配置したものとする。
一つのX方向中間周辺を構成するセルの高さは全て同一
とする。X方向中間周辺を構成するセルは、単一配置セ
ルとX方向のアレイ配置セルの2種がある。単一配置セ
ルとアレイ配置セルは交互に配置する(両端は単一配置
セルとする)。アレイ配置セルは、一つの中間周辺内で
セルと繰り返しピッチは全て同一である。単一配置セル
は、一つの中間周辺内で全て異なっていても、一部だけ
同じセルを配置してもよい。(1) X-direction middle periphery: A plurality of cells are arranged in a line in the X-direction in the X-direction middle periphery.
The heights of the cells forming one peripheral portion in the X direction are the same. There are two types of cells forming the middle portion in the X direction, that is, a single arrangement cell and an array arrangement cell in the X direction. The single arrangement cells and the array arrangement cells are alternately arranged (single arrangement cells at both ends). The array-arranged cells have the same repetition pitch as the cells within one middle periphery. Single placement cells may all be different or only some of the same cells may be placed within one middle perimeter.
【0047】(2)Y方向中間周辺;Y方向中間周辺
は、複数のセルをY方向に一列に配置したものとする。
一つのY方向中間周辺を構成するセルの高さは全て同一
とする。Y方向中間周辺を構成するセルは、単一配置セ
ルとY方向のアレイ配置セルの2種がある。単一配置セ
ルとアレイ配置セルは交互に配置する(両端は単一配置
セルとする)。アレイ配置セルは、1つの中間周辺内で
セルと繰り返しピッチは全て同一である。単一配置セル
は、一つの中間周辺内で全て異なっていても一部だけ同
じセルを配置してもよい。(2) Y direction middle periphery: A plurality of cells are arranged in a line in the Y direction in the Y direction middle periphery.
The heights of the cells constituting one Y-direction middle periphery are all the same. There are two types of cells forming the middle portion in the Y direction: a single arrangement cell and an array arrangement cell in the Y direction. The single arrangement cells and the array arrangement cells are alternately arranged (single arrangement cells at both ends). The array-placed cells are all the same in repeat pitch as the cells within one middle perimeter. Single placement cells may have all different or some of the same cells placed within one intermediate perimeter.
【0048】この例で説明したように、単一配置セルと
アレイ配置セルとが交互であること、両端が単一配置セ
ルであること、アレイ配置セルの種類と繰り返しピッチ
が1種類であることは、別の規則に変更することが可能
であり、中間周辺の構造定義が明確であればよい。As described in this example, the single-arrangement cells and the array-arrangement cells are alternated, both ends are single-arrangement cells, and the array-arrangement cell type and the repeating pitch are one kind. Can be changed to another rule as long as the structure definition around the middle is clear.
【0049】《端子名ルール》 次にメモリマット及び
中間周辺の端子定義について説明する。先ず、メモリマ
ット及び中間周辺の上での配線(上空配線)は禁止とす
る。但しメモリマット及び中間周辺内とは接続関係がな
いレイヤーに限っては上空配線可能とする。このことか
ら、メモリマット及び中間周辺の端子は、メモリマット
及び中間周辺を構成するセルの端子のうちメモリマット
及び中間周辺の最外辺にあるものとなる。各端子の入出
力属性はセルの端子の属性と同一であり、端子名はセル
の端子名を基に自動的に命名するものとする。この端子
には以下の2種類があり、各々の端子名の命名ルールを
以下に示す。<< Terminal Name Rule >> Next, the definition of the terminals in the memory mat and the peripheral area will be described. First, wiring on the memory mat and the middle periphery (sky wiring) is prohibited. However, it is possible to wire over the layers only in a layer that does not have a connection relationship with the memory mat and the middle periphery. From this, the terminals of the memory mat and the intermediate periphery are the outermost sides of the memory mat and the intermediate periphery among the terminals of the cells forming the memory mat and the intermediate periphery. The input / output attribute of each terminal is the same as the attribute of the cell terminal, and the terminal name is automatically named based on the cell terminal name. There are the following two types of this terminal, and the naming rule of each terminal name is shown below.
【0050】(1)命名ルールなし(主に繰り返し性の
ない端子、例えば、電源端子、マットセレクト端子、R
/W端子等の単一制御信号の端子を対象とする);この
場合には、端子名はセルの端子名と同じとする。同一の
端子名が複数ある場合、各々を等価端子(全て外部から
結線の必要な端子)とする。(1) No naming rule (mainly non-repeatable terminals such as power supply terminal, mat select terminal, R
/ W terminal or the like for a single control signal terminal); in this case, the terminal name is the same as the cell terminal name. If there are multiple identical terminal names, consider each as an equivalent terminal (all terminals requiring external connection).
【0051】(2)命名ルールあり(主に繰り返し性の
有る端子、例えば、アドレス信号入力端子、データ信号
入出威力端子等を対象とする等);この場合は、図9に
例示されるように、上下左右の辺ごとにセルの端子を同
じ名前のグループに分け、グループ毎に座標値順の指定
に従い番号付けすることとする。このとき端子に対する
命名の形式は、例えば、セルの端子名#番号を端子名と
する。指定内容は、対象とするセル名(複数可)と端子
名、桁数、開始値、終了値、増分、10進/16進、対
象とする端子の範囲とすることができる。等価、等電位
端子は使用不可とする。(2) There is a naming rule (mainly for repeatable terminals such as address signal input terminals, data signal input / output terminals, etc.); in this case, as illustrated in FIG. , The cell terminals are divided into groups with the same name on the upper, lower, left, and right sides, and each group is numbered according to the specification of the coordinate value order. At this time, the naming format for the terminals is, for example, the terminal name # number of the cell as the terminal name. The specified content can be a target cell name (s), a terminal name, the number of digits, a start value, an end value, an increment, decimal / hexadecimal, and a target terminal range. Equivalent and equipotential terminals cannot be used.
【0052】本実施例において、端子名及びその命名ル
ールは不可欠なものではなく、後述する検証のうち端子
を必要とするものを実施する必要がない場合には、省略
することが可能である。また端子の命名ルールにおける
端子名形式は上記形式に限定されるものではなく、全て
を識別できる内容例えば個々に異なる名称を与えるもの
であれば形式は特に限定されない。更に端子名の命名ル
ールにおいて、セルの端子名に従いグループを作成して
いるが、これをセルの複数の端子を同一グループにする
こと、又は逆にセルの1端子を複数グループに分けるこ
とも可能で、各グループで別の端子名を指定できるため
命名の自由度が向上する。In the present embodiment, the terminal name and its naming rule are not indispensable, and can be omitted when it is not necessary to carry out one of the verifications described later that requires a terminal. Further, the terminal name format in the terminal naming rule is not limited to the above format, and the format is not particularly limited as long as it can identify all, for example, give different names individually. Furthermore, according to the naming rule for terminal names, groups are created according to the cell terminal names, but it is also possible to group multiple terminals of the cell into the same group or conversely divide one terminal of the cell into multiple groups. With, you can specify different pin names for each group, which improves the freedom of naming.
【0053】《デコーダのアドレス割り付け定義》 規
則構造モデルの最後として、デコーダのアドレス割り付
け定義について説明する。図10にはデコーダのアドレ
ス割り付け定義の例が示される。デコーダは直接周辺3
4及び中間周辺35にのみ使用するものとする。デコー
ダはデコーダ基本回路セル50とデコーダ目打ちセル5
1で構成するものとする。デコーダ基本回路セル50
は、複数アドレス分のデコーダ基本回路を持ち、目打ち
位置及びデコード出力位置に端子を持つものとする。デ
コーダ目打ちセル51は、入力アドレス線と目打ちデー
タを持ち、デコーダ基本回路セル50と同一原点に重ね
ることで、デコーダ基本回路セル50へのアドレス入力
の結線を行う。目打ちを行うアドレス数はデコーダ基本
回路セル50のアドレス数と等しい。上位アドレス/下
位アドレスを分けて目打ちする場合、1つのデコーダ基
本回路セル50に複数のデコーダ目打ちセル51を重ね
ることを可能とする。各目打ちセル51の対象アドレス
をアドレスグループと呼ぶ。各アドレスグループの目打
ちセル51は、結線の組み合わせにより複数種類存在さ
れ、デコーダセル番号で区別する。デコーダ目打ちセル
名、デコーダ基本回路セル名、アドレスグループ名及び
デコーダセル番号の対応が構造定義で定められる。デコ
ーダ目打ちセル51は、デコーダ基本回路セル50毎に
座標値でソートされ、指定に従い配置される。指定内容
は、対象とするアドレスグループ名、配置するデコーダ
セル番号の順序→昇順(1→N,1→N)と交互(1→N,N
→1)、同一デコーダセルの繰り返し数、対象とするデ
コーダ基本回路セルの範囲を指定する。<< Definition of Address Allocation of Decoder >> As an end of the rule structure model, the address allocation definition of the decoder will be described. FIG. 10 shows an example of the address allocation definition of the decoder. Decoder directly around 3
4 and intermediate perimeter 35 only. The decoder is a decoder basic circuit cell 50 and a decoder perforation cell 5.
It shall be composed of 1. Decoder basic circuit cell 50
Has a decoder basic circuit for a plurality of addresses and terminals at a perforated position and a decode output position. The decoder perforation cell 51 has an input address line and perforation data, and is connected to the decoder basic circuit cell 50 at the same origin to connect the address input to the decoder basic circuit cell 50. The number of addresses to be perforated is equal to the number of addresses of the decoder basic circuit cell 50. When the high-order address / the low-order address is divided into the perforations, a plurality of decoder perforation cells 51 can be overlapped on one decoder basic circuit cell 50. The target address of each perforated cell 51 is called an address group. There are a plurality of perforated cells 51 in each address group depending on the combination of connections, and they are distinguished by the decoder cell number. Correspondence between the decoder perforated cell name, the decoder basic circuit cell name, the address group name, and the decoder cell number is defined by the structure definition. The decoder perforation cells 51 are sorted by the coordinate value for each decoder basic circuit cell 50 and arranged according to the designation. The specified contents are the address group name of the target, the order of the decoder cell number to be arranged → ascending order (1 → N, 1 → N) and alternate (1 → N, N
→ 1) Specify the number of repetitions of the same decoder cell and the range of the target decoder basic circuit cell.
【0054】《構造定義情報》 次に構造定義情報を説
明する。前述した規則構造モデルに従った場合の構造定
義情報を図11乃至図13に示す。これらの図は、論理
的構造を示しており、正規表現の直積(×)、直和
(+)及び繰り返し(*)で各データの項目の関係を表
している。直積は下位のデータの集合で上位のデータが
作成されることを示し、直和は下位のデータの何れか一
つのデータで上位のデータが作成されることを意味し、
繰り返しは下位のデータ複数個で上位のデータが作成さ
れるものであることを意味する。図12と図13は記号
&1部分で、且つ記号&2の部分で相互に接続される。
図11に示されるように、構造定義情報は、ブロック構
造定義、端子定義、デコード定義から成り、ブロック構
造定義は、図12及び図13に示されるように、メモリ
マットと中間周辺から成る。先に述べた規則構造モデル
にこの構造定義情報を合わせることで、マットのデータ
を生成するための情報が完成される。<< Structure Definition Information >> Next, the structure definition information will be described. Structure definition information in the case of following the rule structure model described above is shown in FIGS. These figures show the logical structure, and the relation of the items of each data is represented by the direct product (×), direct sum (+) and repetition (*) of the regular expression. Direct product indicates that higher order data is created by a set of lower order data, and direct sum means that higher order data is created by any one of the lower order data,
Repetition means that upper data is created by a plurality of lower data. 12 and 13 are connected to each other at a symbol & 1 portion and a symbol & 2 portion.
As shown in FIG. 11, the structure definition information includes a block structure definition, a terminal definition, and a decode definition. As shown in FIGS. 12 and 13, the block structure definition includes a memory mat and an intermediate periphery. By combining this structure definition information with the above-mentioned rule structure model, information for generating matte data is completed.
【0055】例えば、構造定義情報のメモリアレイは、
図12に示されるように、X方向メモリフィールド構成
(メモリフィールド数、メモリフィールド毎のメモリセ
ル配置数)、Y方向メモリフィールド構成(メモリフィ
ールド数、メモリフィールド毎のメモリセル配置数)、
個々のメモリアレイの要素から構成される。前記要素
は、各要素毎に、左下を(0,0)として右上方向に増
加する順序番号若しくは座標番号としての要素位置順序
番号、要素のタイプを備える。要素のタイプは、メモリ
フィールド、X方向つなぎ、Y方向つなぎ、コーナつな
ぎの何れかとされる。そしてそのタイプの要素に対応す
る配置セル名とミラー反転を行うか否かの情報を持つ。For example, the memory array of structure definition information is
As shown in FIG. 12, an X-direction memory field configuration (the number of memory fields, a memory cell arrangement number for each memory field), a Y-direction memory field configuration (a memory field number, a memory cell arrangement number for each memory field),
It consists of individual memory array elements. The element is provided with an element position sequence number or an element type as a sequence number or a coordinate number that increases from the lower left to (0, 0) in the upper right direction for each element. The element type is any one of a memory field, an X-direction connection, a Y-direction connection, and a corner connection. Then, it has an arrangement cell name corresponding to an element of that type and information as to whether or not mirror inversion is performed.
【0056】構造定義情報のマットタイプは、図7の
(A)か(B)かをARY1,ARY2で特定する。The mat type of the structure definition information is specified by ARY1 and ARY2 as shown in FIG. 7A or 7B.
【0057】構造定義情報の直接周辺は、図12及び図
13に示されるように、X方向、Y方向、コーナーの情
報を持つ。X方向は上の要素と下の要素を持ち、それら
要素は、各要素毎に、左下を(0,0)として右上方向
に増加する順序番号若しくは座標番号としての要素位置
順序番号、要素のタイプを備える。要素のタイプは、単
一配置又は繰返し(アレイ配置)とされる。そして、そ
のタイプの要素に対応する配置セル名とミラー反転を行
うか否かの情報を持つ。前記Y方向は、左の要素、中の
要素及び右の要素を持ち、それら要素は、個々に、上記
同様の単一配置又は繰返し、そし配置セル名とミラー反
転の情報を備える。前記コーナーは、図13に示される
ように、左上の要素、左下の要素、上の要素、下の要
素、右上の要素及び右下の要素を持ち、それら要素は、
個々に、配置セル名とミラー反転の情報を備える。The direct periphery of the structure definition information has information on the X direction, Y direction, and corners, as shown in FIGS. The X direction has an upper element and a lower element, and each element has an element position sequence number as a sequence number or coordinate number that increases in the upper right direction with the lower left as (0, 0), and the element type. Equipped with. The types of elements are either single arrangement or repeating (array arrangement). Then, it has an arrangement cell name corresponding to an element of that type and information as to whether or not mirror inversion is performed. The Y direction has elements on the left, elements in the middle, and elements on the right, and these elements are individually provided with single placement or repetition as described above, and the placement cell name and mirror inversion information. The corner has an upper left element, a lower left element, an upper element, a lower element, an upper right element and a lower right element, as shown in FIG.
Each of them has an arrangement cell name and mirror inversion information.
【0058】構造定義情報の中間周辺は、図13に示さ
れるように、X方向又はY方向の情報を持ち、X方向の
情報は、X方向アレイ構成(アレイ数、アレイ毎のセル
配置数)と要素の情報を持ち、個々の要素は、左下を
(0,0)として右上方向に増加する順序番号若しくは
座標番号としての要素位置順序番号、要素のタイプを備
える。要素のタイプは、単一配置又はアレイ配置とさ
れ、そのタイプの要素に対応する配置セル名とミラー反
転を行うか否かの情報を持つ。Y方向についても同様で
ある。As shown in FIG. 13, the middle periphery of the structure definition information has information in the X direction or the Y direction, and the information in the X direction is the X direction array configuration (the number of arrays, the number of cells arranged in each array). And element information, and each element has an element position sequence number as a sequence number or coordinate number that increases in the upper right direction with the lower left as (0, 0), and the element type. The type of the element is a single arrangement or an array arrangement, and has an arrangement cell name corresponding to the element of that type and information on whether to perform mirror inversion. The same applies to the Y direction.
【0059】端子定義は、図11に示されるように、要
素ブロック名即ち配置セル名、端子名及び番号定義から
成り、番号定義は、個々端子名毎に、桁数、開始位置、
終了値、増分、表記法及び対象範囲の情報を持つ。As shown in FIG. 11, the terminal definition is made up of element block names, that is, arrangement cell names, terminal names and number definitions. The number definitions consist of the number of digits, start position, and
It has information about the end value, increment, notation and target range.
【0060】デコード定義は、図11に示されるよう
に、基本回路ブロック名、結線定義及び結線規則の情報
を必要数だけ持つ。結線定義は、上位アドレス又は下位
アドレスといったアドレスグループ名と結線ブロックの
情報を持ち、結線ブロックの情報は、結線の順序と当該
順序に応ずるブロック名との情報を必要数だけ備える。
結線規則は、同じくアドレスグループ名と、配置規則の
情報を備え、配置規則の情報は、繰返しの種別(例えば
昇順又は交互)、繰返しの連続数及び対象範囲の情報を
必要数持つ。As shown in FIG. 11, the decode definition has the necessary number of pieces of information on the basic circuit block name, the connection definition, and the connection rule. The connection definition has an address group name such as an upper address or a lower address and information about a connection block, and the connection block information includes a required number of information about the connection order and a block name corresponding to the connection order.
The connection rule also includes address group names and arrangement rule information, and the arrangement rule information has a required number of repetition types (for example, ascending order or alternate), the number of repetitions and the target range.
【0061】《構造定義編集》 前記ブロック構造定
義、デコーダ定義及び端子定義を行うための図示しない
表示手段上の設定画面の一例が図14乃至図16に示さ
れている。例えば図14に示す画面において、各セルの
名前、配置情報、繰り返し情報を指定することになる。
各種の設定はグラフィックユーザインタフェースによっ
て行われる。一旦設定された構造定義に対する修正も図
14に示されるような設定画面で行うことになるが、構
造定義の修正に伴って、要素セルの修正が必要になるこ
とがある。例えば、構造定義においてセルの配列ピッチ
を変更したとき、それに応じてセルの大きさ等を変更し
たいことがある。<< Structure Definition Editing >> FIGS. 14 to 16 show examples of setting screens on the display means (not shown) for performing the block structure definition, the decoder definition and the terminal definition. For example, on the screen shown in FIG. 14, the name of each cell, arrangement information, and repetition information are specified.
Various settings are made by the graphic user interface. The structure definition once set is also corrected on the setting screen as shown in FIG. 14, but the element cell may need to be modified along with the modification of the structure definition. For example, when the array pitch of cells is changed in the structure definition, it may be desired to change the size of cells or the like accordingly.
【0062】図17には、要素セルの修正を可能にする
ことを考慮したときの構造定義編集に着目したシステム
構成が示されている。構造定義編集手段1で生成された
構造定義テーブル19の内容を参照すると共に、レイア
ウト要素を編集可能にする制御手段60を備える。この
制御手段60は、所要のセルに対し回路、論理、レイア
ウト等のセルデータ修正が指定されることにより、指定
されたデータの編集モードとした上で、編集を受け付け
る。このとき編集対象のセルの周辺をわかりやすくする
ため、論理や回路データの場合、隣接する全セルのデー
タを表示し、また、マスクパターンの場合には、当該セ
ルがアレイの場合繰り返し数を例えば3とし、繰り返し
でない場合は単一配置とし、隣接するセルを含めて編集
用パターンを作成する。このようにして形成された編集
パターンは、エディタ用のワークデータに変換(データ
変換62)して例えばエディットインプレース等の機能
によりレイアウトエディタ61に渡して編集する。した
がって、レイアウト要素セルの編集は、編集対象の周り
を見ながら編集することができる。編集対象セル以外は
編集不可能にされる。編集された内容は逆変換(データ
変換63)されて再びレイアウトデータとして戻され
る。図において作業用最上位セルの作成とは、編集対象
セル及びその周りにセルを配置した作業用のセルを作成
する指示であり、それに応じたデータがデータ変換62
の対象とされる。変換後、作業用最上位セルの削除が指
示される。FIG. 17 shows a system configuration focusing on the editing of the structure definition in consideration of making it possible to modify the element cell. A control means 60 is provided for referencing the contents of the structure definition table 19 generated by the structure definition editing means 1 and for editing layout elements. The control means 60 sets the edit mode of the specified data by specifying the cell data correction such as the circuit, logic, and layout for the required cell, and then accepts the edit. At this time, in order to make it easy to understand the periphery of the cell to be edited, in the case of logic or circuit data, the data of all the adjacent cells is displayed. 3. If not repeated, a single arrangement is made, and an edit pattern is created including adjacent cells. The edit pattern formed in this way is converted into work data for an editor (data conversion 62) and passed to the layout editor 61 for editing by a function such as edit-in-place. Therefore, the layout element cell can be edited while looking around the edit target. All cells other than the edit target cell are made uneditable. The edited contents are inversely converted (data conversion 63) and returned again as layout data. In the figure, the creation of the highest working cell is an instruction to create a working cell in which cells to be edited and cells around the cell to be edited are created, and the corresponding data is converted into data.
Is subject to. After conversion, deletion of the top working cell is instructed.
【0063】《データ生成》 次に、前記構造定義情報
とセルデータとに基づいてマット内データ等を生成する
処理を説明する。このデータ生成は、レイアウトデー
タ、回路データ、論理データ等各々に分けて行われる。<< Data Generation >> Next, a process of generating in-mat data and the like based on the structure definition information and cell data will be described. This data generation is performed separately for each of layout data, circuit data, logic data, and the like.
【0064】初めにレイアウトデータの生成について説
明する。まず、CPU13は、構造定義情報と構造定義
で使用するセル情報をメモリ14に読込み、図18に示
す構造定義テーブル19を作成する。構造定義テーブル
19は、図11乃至図13の構造定義情報に基づいてテ
ーブル化されたものであり、特に制限されないが、セル
名、配置回転角、ミラー配置及びセル枠座標(Xmi
n,Ymin、Xmax,Ymax)のデータを一つの
単位データとして、それらがマトリクス配置され、横方
向に並ぶ単位データの個数と幅(配列ピッチ)の情報が
当該単位データの横方向毎に対応され、同じく、縦方向
に並ぶ単位データの個数と幅の情報が当該単位データの
縦方向毎に対応されている。マトリクス配置された単位
データは、図12及び図13で説明した要素位置順序番
号に従うものとされる。要素位置順序番号は、左下を
(X=0,Y=0)とし、右方向に対してXが増加し、
上方向に対してYが増加する順序番号とされる。First, generation of layout data will be described. First, the CPU 13 reads the structure definition information and the cell information used in the structure definition into the memory 14, and creates the structure definition table 19 shown in FIG. The structure definition table 19 is a table based on the structure definition information of FIGS. 11 to 13, and is not particularly limited, but the cell name, the arrangement rotation angle, the mirror arrangement, and the cell frame coordinates (Xmi).
(n, Ymin, Xmax, Ymax) is set as one unit data, and these are arranged in a matrix, and the information of the number and width (arrangement pitch) of the unit data arranged in the horizontal direction is associated with each horizontal direction of the unit data. Similarly, information on the number and width of unit data arranged in the vertical direction is associated with each vertical direction of the unit data. The unit data arranged in a matrix conforms to the element position sequence numbers described in FIGS. 12 and 13. The element position sequence number is (X = 0, Y = 0) at the lower left, and X increases toward the right,
The order number is such that Y increases in the upward direction.
【0065】上記構造定義テーブルに従って、次の手順
でマットの全体データ又は指定繰り返し数でデータを削
減したマットのデータが生成される。2次元アレイの繰
り返し数を例えば2としたマットを生成する場合には、
(1)先ず、要素位置順序番号(0,0)とされる左下
のセルを配置する。(2)構造定義テーブル19から当
該セルのセル枠座標を調べ、これと隣接するセルのセル
枠が接触して並ぶように相対配置座標を求め、繰り返し
数を2として配置する。(3)前記(2)で配置したセ
ルに隣接するセル(要素順序番号が一つ増加されたセ
ル)の相対配置座標を求め、単一セルであれば一つを配
置し、アレイであれば繰り返し数を2として配置する。
以下構造定義テーブル19の右上のデータ(最後の要素
順序番号のセルのデータ)まで順次配置を行うことで、
規則的な繰返し部分の繰り返し数を2とした場合におけ
るマットのレイアウト配置を作成することができる。According to the above structure definition table, the whole mat data or mat data obtained by reducing the data by the specified number of repetitions is generated in the following procedure. When generating a mat with the number of repetitions of the two-dimensional array being 2, for example,
(1) First, the lower left cell having the element position sequence number (0, 0) is arranged. (2) The cell frame coordinates of the cell are checked from the structure definition table 19, the relative arrangement coordinates are obtained so that the cell frames of the adjacent cells come into contact with each other, and the arrangement number is set to 2. (3) The relative placement coordinates of the cells (cells whose element order numbers have been increased by 1) adjacent to the cells placed in (2) above are determined, and if they are single cells, one is placed, and if they are arrays, The number of repetitions is set as 2.
By sequentially arranging up to the data on the upper right of the structure definition table 19 (data of the cell having the last element sequence number),
It is possible to create a mat layout arrangement in the case where the number of regular repeating portions is two.
【0066】次に端子の生成を以下の手順で行う。
(1)構造定義情報の端子定義情報からセル名と端子名
を読み出す。(2)指定セルの配置座標と、セルのレイ
アウトデータから端子位置を全て計算する。(3)命名
ルールがない場合、これを出力する。(4)命名ルール
がある場合、端子位置を座標でソートし、命名ルールに
従い端子名を割り当てて出力する。Next, the terminals are generated by the following procedure.
(1) The cell name and the terminal name are read from the terminal definition information of the structure definition information. (2) All terminal positions are calculated from the layout coordinates of the designated cell and the layout data of the cell. (3) If there is no naming rule, this is output. (4) If there is a naming rule, the terminal positions are sorted by coordinates, and the terminal name is assigned and output according to the naming rule.
【0067】デコーダのアドレス割当も同様に以下の手
順で行われる。(1)構造定義情報のデコーダ定義を読
み出す。(2)指定セルの配置座標を全て求め、配置座
標でソートする。(3)デコーダ定義に従い、目打ちセ
ルを配置する。Address assignment of the decoder is similarly performed in the following procedure. (1) Read the decoder definition of the structure definition information. (2) Find all the placement coordinates of the designated cell and sort by the placement coordinates. (3) Place perforated cells according to the decoder definition.
【0068】以上でレイアウトデータの生成を終了す
る。次に、回路データ、論理データ、パターンデータの
それぞれを生成する手順を示す。This completes the generation of layout data. Next, a procedure for generating each of the circuit data, the logic data, and the pattern data will be shown.
【0069】図19にはマットの回路例が示される。回
路シミュレーション対象とされる回路データに関しては
繰返し数を低減してその回路を検証することは無意味で
あり、規則構造から接続関係のない部分を抽出すること
が最も重要な課題となる。図20にはダイナミック型の
メモリセルの回路例が示される。回路データの生成に当
たっては、例えばメモリセルを例に採れば、図20に示
されるように、指定したメモリセルの回路データ(全回
路)、これと接続される回路データ(省略回路1)、及
びそれ以外の回路データ(省略回路2)の3段階に分
け、予め各セルの回路データを準備しておく。前記全回
路は、メモリセルの回路構成それ自体を表すデータとさ
れる。省略回路1は、メモリセルのゲート容量及び蓄積
容量をワード線及びビット線の寄生容量として等価的に
表したものとされる。省略回路2は着目部分に対して非
接続のメモリセルを意味する。これら回路セルの回路デ
ータを用意した上で、必要位置のセルの指定に基づき、
図21に示されるように必要部分の回路データの生成を
行う。例えば、メモリマットに対する実際の回路シミュ
レーションでは、例えば、メモリマットの対角線上の両
端と中央部分に対して全回路を採用し、全回路とワード
線及びビット線を共有するメモリセル部分に対しては省
略回路1を用い、その他のメモリセル部分には省略回路
2を用いることができる。これにより、回路の規則構造
から接続関係のない部分を実質的に省略した回路モデル
を得ることができる。回路シミュレーションに必要な前
記メモリセルの回路データが用意されると、先ず、指定
されたセルの対象回路データ(全回路)をテーブル上に
読み出す。次に、これと隣接関係にあるセルの省略回路
1を出力し、順次接続関係を追ってマット内の接続回路
を出力する。最後に接続関係のないものにつき省略回路
2を出力する。この後、出力されたデータに対して縮約
を行うことで、マットの回路データの生成を完了する。
回路の接続情報の取り出しは、以下の方法があり、何れ
かを使用する。(1)レイアウトデータの端子情報を使
用し、隣接するセル間で、接続情報を抽出する方法。
(2)回路データにおける隣接するセルシンボル間で、
各辺毎の端子の相対的順序が一致するものを接続すると
みなす方法。以上により生成したメモリセル部分の回路
データは図21に示される回路と等価な回路とされる。FIG. 19 shows an example of a mat circuit. It is meaningless to reduce the number of iterations and verify the circuit for the circuit data to be subjected to the circuit simulation, and the most important issue is to extract a portion having no connection relation from the regular structure. FIG. 20 shows a circuit example of a dynamic memory cell. In generating the circuit data, for example, taking a memory cell as an example, as shown in FIG. 20, the circuit data of the designated memory cell (all circuits), the circuit data connected to this (the omitted circuit 1), and The circuit data of each cell is prepared in advance by dividing it into three stages of the other circuit data (the omitted circuit 2). All the circuits are data representing the circuit configuration of the memory cell itself. The abbreviated circuit 1 is an equivalent representation of the gate capacitance and storage capacitance of the memory cell as the parasitic capacitance of the word line and the bit line. The omitted circuit 2 means a memory cell that is not connected to the target portion. After preparing the circuit data of these circuit cells, based on the specification of the cell at the required position,
As shown in FIG. 21, circuit data of a necessary part is generated. For example, in an actual circuit simulation for a memory mat, for example, all circuits are adopted for both ends and a central portion on a diagonal line of the memory mat, and for all memory cells that share a word line and a bit line with all circuits. The omitting circuit 1 can be used, and the omitting circuit 2 can be used for the other memory cell portions. This makes it possible to obtain a circuit model in which portions having no connection relation are substantially omitted from the regular structure of the circuit. When the circuit data of the memory cell required for the circuit simulation is prepared, first, the target circuit data (all circuits) of the designated cell is read out on the table. Next, the omitting circuit 1 of the cells which are adjacent to this is output, and the connecting circuits in the mat are output sequentially following the connecting relationship. Finally, the omission circuit 2 is output for the ones having no connection relation. After that, the generation of mat circuit data is completed by performing contraction on the output data.
There are the following methods for extracting the circuit connection information, and one of them is used. (1) A method of extracting connection information between adjacent cells using terminal information of layout data.
(2) Between adjacent cell symbols in circuit data,
A method that regards terminals that have the same relative order of terminals on each side as being connected. The circuit data of the memory cell portion generated as described above is a circuit equivalent to the circuit shown in FIG.
【0070】次に論理データの生成について説明する。
図22には1トランジスタ型のダイナミックメモリセル
の回路例、図23には図22のメモリセルの真理値表、
図24には図22のメモリセルの機能表現、図25には
図22のメモリセルを用いたメモリセルアレイの機能モ
デルが示される。真理値表と機能表現は何れか一方を利
用すればよく、一方から他方を生成することができる。
図24の機能表現は、図23の真理値表の内容を示して
いる。図23において‘0’は書込みのローレベル、
‘1’は書込みのハイレベル、‘L’は読み出しのロー
レベル、‘H’は読み出しのハイレベル、Mはビット線
のプリチャージレベル(‘0’と‘1’の中間のレベ
ル)であり、夫々のレベルは0<L<M<H<1という
関係を持つものとされる。*は不定を意味し、Aは任意
値でドントケアを意味する。W[i]は行番号iのワー
ド線、D[j]は列番号jのビット線、X[i,j]は
行列位置が{i,j}のメモリセルの記憶ノード(選択
MOSトランジスタ側)を意味するものとする。Next, generation of logical data will be described.
FIG. 22 shows a circuit example of a one-transistor type dynamic memory cell, FIG. 23 shows a truth table of the memory cell of FIG.
FIG. 24 shows a functional expression of the memory cell of FIG. 22, and FIG. 25 shows a functional model of a memory cell array using the memory cell of FIG. Either the truth table or the functional expression may be used, and the other can be generated from one.
The functional expression of FIG. 24 shows the contents of the truth table of FIG. In FIG. 23, "0" is a low level for writing,
"1" is a high level for writing, "L" is a low level for reading, "H" is a high level for reading, and M is a precharge level of the bit line (a level between "0" and "1"). , And the respective levels have a relationship of 0 <L <M <H <1. * Means indefinite, A means don't care with an arbitrary value. W [i] is the word line of row number i, D [j] is the bit line of column number j, and X [i, j] is the storage node of the memory cell whose matrix position is {i, j} (on the selected MOS transistor side). ) Is meant.
【0071】各セルの機能定義をもとに、当該セルをア
レイとした場合の機能定義を生成する。このとき、セル
の繰り返し数を指定することで、論理シミュレーション
のための自由なサイズのメモリセルアレイの論理データ
を作成することが可能となる。マット全体の機能モデル
は、各アレイ単位の機能モデルを合成することで完成す
ることができる。Based on the function definition of each cell, a function definition when the cell is made into an array is generated. At this time, by designating the number of cell repetitions, it becomes possible to create the logic data of the memory cell array of any size for the logic simulation. The functional model of the entire mat can be completed by synthesizing the functional models of each array unit.
【0072】《回路検証》 前記データ生成により作成
された必要部分のみの回路データを使用して、回路シミ
ュレーションを行うことができる。全ての回路を人手で
作成するためには、膨大な時間が必要であるが、本発明
により、瞬時に所望の回路を得ることができるため、部
分毎の検証を繰り返すことで、メモリマット及び中間周
辺の全てに対するのと等価なシミュレーションが可能と
なる。<< Circuit Verification >> A circuit simulation can be performed using the circuit data of only the necessary portions created by the data generation. A huge amount of time is required to manually create all the circuits, but the present invention makes it possible to instantaneously obtain a desired circuit. Therefore, by repeating verification for each part, the memory mat and the intermediate A simulation equivalent to that for all surroundings is possible.
【0073】《論理検証》 まず繰り返し数を数個とし
たメモリマット及び中間周辺の機能モデルを生成し、メ
モリマット及び中間周辺内の論理検証を行う。一つのメ
モリマット及び中間周辺の全体の設計データと、規則的
な繰返し部分を省略したマット(メモリマット及び中間
周辺)内データ5は、共に同じ構造定義(構造の規則)
に従っており、単に繰り返し部分が省略されているか否
かの点で相違するだけであるから、規則的な繰返し部分
を省略したマット内データ5に基づく論理検証は、それ
に対応する全体のメモリマット及び中間周辺に対する検
証と等価である。この後、メモリマット及び中間周辺に
おける外部入出力(メモリマット及び中間周辺とそれら
の外部との間のインタフェース)に関する機能モデルを
生成し、間接周辺回路と合わせ、全体の論理シミュレー
ションを実施する。<< Logic Verification >> First, a functional model of the memory mat and the intermediate periphery having a number of repetitions is generated, and the logical verification in the memory mat and the intermediate periphery is performed. The entire design data of one memory mat and the middle periphery and the data 5 in the mat (memory mat and the middle periphery) in which the regular repeated parts are omitted are both the same structure definition (structure rule).
Therefore, the logic verification based on the in-mat data 5 in which the regular repeated portion is omitted is performed only in the point that the repeated portion is omitted. It is equivalent to the verification for the surroundings. After that, a functional model relating to external input / output in the memory mat and the intermediate peripheral (interface between the memory mat and the intermediate peripheral and their outsides) is generated, and combined with the indirect peripheral circuit, the entire logical simulation is performed.
【0074】《DRC(デザイン・ルール・チェッ
ク)》 DRCは図26に示されるように、間接周辺の
部分、メモリマット及び中間周辺の部分、そしてマット
境界部分(メモリマット及び中間周辺の部分と間接周辺
部分との境界部分)の三つの部分に分けて実施される。
(1)間接周辺部分31は、マット無しデータに対し間
接周辺のルールでチェックする。DRCに指定ブロック
を除く機能があれば、マットのブロック名を指定し、対
象から除外する。この機能がなければ、マットを除いた
データを生成し、このデータに対しDRCを実行する
(マット領域に周辺データの飛び込みのチェックを含
む)。(2)マット内はセルの繰り返し数を3程度とし
たマットを生成し、マット内ルールでチェックする。デ
コーダ部分は全ての組み合わせの目打ちを行いチェック
する(マット外の領域に飛び出しがないことのチェック
を含む)。(3)マット境界部分は、間接周辺とマット
との全体的な両方を持つデータに対しそれらの境界部分
に対してのみウインドウをかけ(数十μm程度)、マッ
ト内ルールでチェックする。DRCにウインドウ機能が
あればこれを利用する。ウインドウ機能がない場合、境
界のみのデータを生成し、これに対しDRCを行う。<< DRC (Design Rule Check) >> As shown in FIG. 26, the DRC is a portion around the indirect portion, a portion around the memory mat and the middle portion, and a mat boundary portion (indirect portion between the memory mat and the portion around the middle portion). It is implemented in three parts: the boundary part with the peripheral part).
(1) The indirect peripheral portion 31 checks the non-matte data according to the indirect peripheral rule. If the DRC has a function of excluding the designated block, the block name of the mat is designated and excluded from the target. If this function is not provided, data excluding matte is generated, and DRC is performed on this data (including a check for peripheral data jumping into the matte area). (2) In the mat, a mat in which the number of cell repetitions is about 3 is generated, and the mat internal rule is checked. The decoder part checks all combinations by perforating them (including checking that there is no protrusion in the area outside the mat). (3) For the mat boundary part, the data having both the indirect periphery and the entire mat is windowed only for those boundary parts (about several tens of μm), and the mat inner rule is checked. If the DRC has a window function, it is used. If there is no window function, only boundary data is generated and DRC is performed on it.
【0075】《接続チェック》 接続チェックは、図2
7に示されるように、以下の手順で行われる。(1)マ
ットの要素セルの端子を基に構造定義に従いマットの端
子を自動生成する(端子命名ルールは指定)。(2)チ
ップレベルでは配線とマットの端子との結線をチェック
する。このためマットのパターンを使う必要がなく、デ
ータ量は周辺データ分だけとなり、チップ一括と等価な
接続チェックを行うことができる。(3)マット内はマ
ット全体と等価でかつ高速にチェックするため、マット
内のセルの繰り返し数を2及び3とした回路/レイアウ
トデータを生成し、これを用い結線チェックする(数学
的帰納法から繰り返し数>3の場合も結線関係は等しく
なる)。デコーダは全回路目打ち/結線含めデータ生成
しチェックする。<< Connection Check >> The connection check is shown in FIG.
As shown in FIG. 7, the procedure is as follows. (1) The mat terminal is automatically generated according to the structure definition based on the terminal of the mat element cell (the terminal naming rule is specified). (2) At the chip level, check the connection between the wiring and the mat terminal. Therefore, it is not necessary to use the mat pattern, the data amount is only the peripheral data, and the connection check equivalent to the chip batch can be performed. (3) Since the inside of the mat is equivalent to the entire mat and can be checked at high speed, circuit / layout data with the number of cell repetitions in the mat set to 2 and 3 is generated and the wiring is checked using this (mathematical induction method). Therefore, even if the number of repetitions is> 3, the wiring relationship is the same. The decoder generates and checks data including perforations / connections for all circuits.
【0076】《補助データ生成》 CPU13は、構造
定義情報を用い、2次元アレイ領域、単位領域、マット
領域等を指定して、光学比較検査等で必要な座標情報等
の補助データを生成する。<< Auxiliary Data Generation >> The CPU 13 uses the structure definition information to specify a two-dimensional array area, a unit area, a mat area, etc., and generates auxiliary data such as coordinate information necessary for optical comparison inspection and the like.
【0077】上記実施例によれば以下の作用効果を得る
ことができる。According to the above embodiment, the following operational effects can be obtained.
【0078】一つのマットの全体の設計データと、規則
的な繰返し部分を省略したマット内データ5は、共に同
じ構造定義(構造の規則)に従っており、単に繰り返し
部分が省略されているか否かの点で相違するだけである
から、規則的な繰返し部分を省略したマット内データ5
に基づく論理検証やデザイン・ルール・チェック等の各
種の検証は、それに対応する全体データに基づく検証と
等価である。すなわち、規則的な繰返し部分の基本的な
規則は、繰返し部分がそのままの全体データであって
も、繰返し部分を所望に省略した検証用のデータであっ
ても、同一であるから、その部分の論理検証やデザイン
ルールチェックは、全体を一括でチェックした場合と実
質的に等価な結果を得ることができる。The entire design data of one mat and the in-mat data 5 in which the regular repeating portion is omitted follow the same structure definition (structure rule), and whether the repeating portion is simply omitted or not is determined. The data in the mat 5 that omits the regular repeated part, because it only differs in points
Various kinds of verification such as logic verification and design rule check based on the above are equivalent to verification based on the corresponding whole data. That is, the basic rule of the regular repeated part is the same whether the repeated part is the whole data as it is or the verification data in which the repeated part is omitted as desired. The logic verification and the design rule check can obtain a result substantially equivalent to the case where the whole is collectively checked.
【0079】したがって、回路シミュレーションに関し
ては、必要部分のみの回路データを使用して、回路シミ
ュレーションを行うことができる。全ての回路を人手で
作成するためには、膨大な時間が必要であるが、本実施
例によれば、瞬時に所望の回路を得ることができるた
め、部分毎の検証を繰り返すことでマット(メモリマッ
ト32及び中間周辺35)の全てに対するのと等価な回
路シミュレーションを行うことができる。Therefore, regarding the circuit simulation, the circuit simulation can be performed by using the circuit data of only the necessary portion. It takes a huge amount of time to manually create all the circuits, but according to the present embodiment, a desired circuit can be instantly obtained. Therefore, by repeating verification for each part, the mat ( A circuit simulation equivalent to that of all of the memory mat 32 and the intermediate periphery 35) can be performed.
【0080】論理シミュレーションに関しては、繰り返
し数を数個としたマットの機能モデルを生成し、マット
内の論理検証を行う。一つのマットの全体の設計データ
と、規則的な繰返し部分を省略したマット内データ5
は、共に同じ構造定義に従っており、単に繰り返し部分
が省略されているか否かの点で相違するだけであるか
ら、規則的な繰返し部分を省略したマット内データ5に
基づく論理検証は、それに対応する全体のメモリマット
及び中間周辺に対する検証と等価である。また、マット
における外部入出力(メモリマット及び中間周辺とそれ
らの外部との間のインタフェース)に関する機能モデル
を生成し、間接周辺と合わせ、全体の論理シミュレーシ
ョンを実施することができる。With respect to the logic simulation, a functional model of the mat having a number of iterations of several is generated, and the logic verification in the mat is performed. Design data for the entire mat and data within the mat without regular repeating parts 5
Both have the same structural definition, and differ only in whether or not the repeated portion is omitted. Therefore, the logic verification based on the in-mat data 5 in which the regular repeated portion is omitted corresponds to that. It is equivalent to the verification for the entire memory mat and the intermediate periphery. Further, it is possible to generate a functional model regarding external input / output (an interface between the memory mat and the intermediate peripheral and their outsides) in the mat, and combine the functional model with the indirect peripheral to perform the entire logical simulation.
【0081】デザイン・ルール・チェックに関しては、
間接周辺の部分、マットの部分、そしてマット境界部分
の三つの部分に分けて行うことができる。間接周辺部分
31は、マット無しデータに対し間接周辺のルールで検
証する。マット内に関しては、セルの繰り返し数を3程
度としたマットを生成し、マット内ルールで検証を行
う。マット境界部分に関しては、間接周辺とマットとの
全体的な両方を持つデータに対しそれらの境界部分に対
してのみウインドウをかけ、マット内ルールで検証を行
う。Regarding the design rule check,
It can be divided into three parts: an indirect peripheral part, a mat part, and a mat boundary part. The indirect peripheral portion 31 verifies the non-matte data according to the indirect peripheral rule. Regarding the inside of the mat, a mat having the number of cell repetitions of about 3 is generated, and verification is performed by the inside-mat rule. Regarding the mat boundary part, a window is applied only to those boundary parts for the data having both the indirect periphery and the entire mat, and the verification is performed by the in-mat rule.
【0082】接続チェックに関しては、マットの要素セ
ルの端子を基に構造定義に従いマットの端子を自動生成
し、チップレベルでは配線とマットの端子との結線をチ
ェックを行う。このためマットのパターンを使う必要が
なく、データ量は周辺データ分だけとなり、チップ一括
と等価な接続チェックが可能である。マット内に関して
は、マット全体と等価でかつ高速にチェックするため、
マット内のセルの繰り返し数を2及び3とした回路/レ
イアウトデータを生成し、これを用いて結線チェックを
行うことができる。Regarding the connection check, mat terminals are automatically generated according to the structure definition based on the terminals of mat element cells, and the connection between the wiring and the mat terminals is checked at the chip level. Therefore, it is not necessary to use the mat pattern, and the data amount is only the peripheral data, and the connection check equivalent to the chip batch can be performed. Regarding the inside of the mat, it is equivalent to the entire mat and is checked at high speed.
It is possible to generate circuit / layout data in which the number of repetitions of cells in the mat is 2 and 3, and use this to check the connection.
【0083】人手による長大な処理時間やミスを排除し
た上で、構造定義情報に基づいてマット全体のデータを
自動的に生成することができる。規則的な部分を省略し
必要部分のみとしたマットのデータを自動的に生成し、
対象データ量を低減することができ、全体を対象とした
場合と等価で高速な検証処理を実現することができる。
データを生成するだけでなく、構造定義から規則構造の
情報、例えば領域座標等を自動的に生成することを実現
できる。The data of the entire mat can be automatically generated based on the structure definition information while eliminating a long manual processing time and mistakes. Automatically generate matte data that omits regular parts and only needs parts,
It is possible to reduce the amount of target data, and it is possible to realize a verification process that is equivalent to the case where the entire target is targeted and is fast.
Not only can the data be generated, but it is possible to automatically generate the information of the regular structure, for example, the area coordinates and the like from the structure definition.
【0084】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
ブロック構造定義は上記実施例に限定されず、個別の要
素セルの識別情報(要素名)、要素セルの配置座標若し
くは配列ピッチ、パターンに対するミラー反転の有無等
によって別の形式で行うことができる。上記実施例では
メモリの設計を一例として説明したが、本発明はそれに
限定されるものではなく、例えば規則的な繰返し分を多
く含むようなデータ処理用の半導体集積回路にも適用す
ることができる。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto and needless to say, various modifications can be made without departing from the scope of the invention. Yes. For example,
The block structure definition is not limited to the above-described embodiment, and can be performed in another format depending on the identification information (element name) of each individual element cell, the arrangement coordinates or arrangement pitch of the element cells, the presence or absence of mirror inversion for the pattern, and the like. Although the memory design has been described as an example in the above embodiments, the present invention is not limited to this, and can be applied to a semiconductor integrated circuit for data processing including a large number of regular repetitions. .
【0085】[0085]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【0086】すなわち、半導体メモリ等の電子回路にお
ける規則的な繰返し構造部分(マット)について、一般
的な規則性を決定可能な最低限の制約をモデルとしてシ
ステムで定める。そして、個々のデータで変更可能な項
目は構造定義情報として個別のデータで定める。これに
より、各個別のデータに自由度を持たせた上で、規則性
を定義することができる。前記電子回路の設計は、この
規則性を満足するように行われる。したがって、繰返し
構造部分を持つ電子回路における規則的な繰返し部分に
対しては、その規則性を一意的に抽出することができ
る。したがって、当該モデルによって規定される規則性
に従って、規則的な繰返し部分の繰返し数を所望に設定
することで、データ量を削減した検証用のデータを得る
ことができる。That is, for a regular repeating structure portion (mat) in an electronic circuit such as a semiconductor memory, the system defines a minimum constraint that can determine general regularity as a model. Items that can be changed in individual data are defined as individual pieces of structure definition information. Thereby, it is possible to define the regularity while giving each individual data a degree of freedom. The electronic circuit is designed so as to satisfy this regularity. Therefore, the regularity can be uniquely extracted with respect to the regular repeating portion in the electronic circuit having the repeating structure portion. Therefore, according to the regularity defined by the model, it is possible to obtain verification data in which the data amount is reduced by setting the number of repetitions of the regular repeating portion as desired.
【0087】規則的な繰返し部分の基本的な規則は、繰
返し部分がそのままの全体データであっても、繰返し部
分を所望に省略した検証用のデータであっても、同一で
あるから、その部分の論理検証やデザインルールチェッ
クは、全体を一括でチェックした場合と実質的に等価な
結果を得ることができる。The basic rule of the regular repeated part is the same whether the repeated part is the whole data as it is or the verification data in which the repeated part is omitted as desired. The logic verification and the design rule check of can obtain the result substantially equivalent to the case where the whole is collectively checked.
【0088】また、全体データの生成と同一の構造定義
と同一のセルデータを基に検証用データを生成するの
で、データの修正ミス等を排除することができる。Further, since the verification data is generated based on the same cell definition and the same cell data as the generation of the whole data, a correction error or the like of the data can be eliminated.
【0089】また、2次元アレイ座標や自由な大きさの
マットの領域座標などを同様に決定でき、マットとその
他の境界をチェックするためには、境界領域のみの指定
も自動化することができる。Also, the two-dimensional array coordinates and the area coordinates of the mat of any size can be determined in the same manner, and in order to check the mat and other boundaries, the specification of only the boundary area can be automated.
【0090】構造定義情報を変更することで、同一のマ
ットの構成モデルから2次元アレイ数、使用セル、繰返
し数等が異なるマットを同様に作成することができる。By changing the structure definition information, it is possible to similarly create mats having different two-dimensional array numbers, used cells, repetition numbers, etc. from the same constitutive model of the mat.
【0091】これらにより、人手による長大な処理時間
やミスを排除した上で、構造定義情報に基づいてマット
全体のデータを自動的に生成することができる。規則的
な部分を省略し必要部分のみとしたマットのデータを自
動的に生成し、対象データ量を低減することができ、全
体を対象とした場合と等価で高速な検証処理を実現する
ことができる。データを生成するだけでなく、構造定義
から規則構造の情報、例えば領域座標等を自動的に生成
することを実現できる。As a result, it is possible to automatically generate the data of the entire mat based on the structure definition information while eliminating a long manual processing time and mistakes. It is possible to reduce the amount of target data by automatically generating matte data that omits the regular part and only includes the necessary part, and realizes a verification process that is equivalent to the case of the whole target and high-speed. it can. Not only can the data be generated, but it is possible to automatically generate the information of the regular structure, for example, the area coordinates and the like from the structure definition.
【図面の簡単な説明】[Brief description of the drawings]
【図1】本発明に係る半導体集積回路の設計方法を実現
するためのシステム構成の一例を示すブロック図であ
る。FIG. 1 is a block diagram showing an example of a system configuration for implementing a method for designing a semiconductor integrated circuit according to the present invention.
【図2】一つのマットに関する全体の設計データを
(A)で示し、繰返し部分を省略したマット内データ
(B)で示す比較説明図である。FIG. 2 is a comparative explanatory diagram showing (A) the entire design data for one mat and (B) the in-mat data with the repeated portion omitted.
【図3】構造定義編集手段及びデータ生成手段の一例ブ
ロック図である。FIG. 3 is a block diagram of an example of a structure definition editing unit and a data generating unit.
【図4】半導体メモリに適用される構造定義モデルの階
層構造の一例説明図である。FIG. 4 is an explanatory diagram illustrating an example of a hierarchical structure of a structure definition model applied to a semiconductor memory.
【図5】半導体メモリの階層構造をチップイメージで概
略的に示す説明図である。FIG. 5 is an explanatory diagram schematically showing a chip image of a hierarchical structure of a semiconductor memory.
【図6】階層構造におけるメモリアレイの定義の一例説
明図である。FIG. 6 is an explanatory diagram showing an example of definition of a memory array in a hierarchical structure.
【図7】階層構造におけるメモリマットの定義の一例説
明図である。FIG. 7 is an explanatory diagram showing an example of definition of a memory mat in a hierarchical structure.
【図8】階層構造における中間周辺の定義の一例説明図
である。FIG. 8 is an explanatory diagram illustrating an example of definition of an intermediate periphery in a hierarchical structure.
【図9】端子定義の一例説明図である。FIG. 9 is a diagram illustrating an example of terminal definition.
【図10】デコーダのアドレス割り付け定義の一例説明
図である。FIG. 10 is an explanatory diagram illustrating an example of address allocation definition of a decoder.
【図11】規則構造モデルに従った場合の構造定義情報
のうち端子定義とデコード定義を示す説明図である。FIG. 11 is an explanatory diagram showing a terminal definition and a decode definition in the structure definition information in the case of following the rule structure model.
【図12】規則構造モデルに従った場合のブロック構造
定義のうちメモリマットのメモリアレイ、タイプ及び直
接周辺の一部を示す説明図である。FIG. 12 is an explanatory diagram showing a part of a memory array, a type, and a direct peripheral of a memory mat among the block structure definitions according to the rule structure model.
【図13】規則構造モデルに従った場合のブロック構造
定義のうち直接周辺の残りと中間周辺を示す説明図であ
る。FIG. 13 is an explanatory diagram showing the rest of the immediate periphery and the intermediate periphery of the block structure definition in the case of following the rule structure model.
【図14】ブロック構造定義の設定画面の一例表示態様
説明図である。FIG. 14 is an explanatory diagram showing an example display mode of a block structure definition setting screen.
【図15】デコーダ定義の設定画面の一例表示態様説明
図である。FIG. 15 is a diagram illustrating an example display mode of a decoder definition setting screen.
【図16】端子定義の設定画面の一例表示態様説明図で
ある。FIG. 16 is a diagram illustrating an example display manner of a terminal definition setting screen.
【図17】要素セルの修正を可能にすることを考慮した
ときの構造定義編集に着目したシステム構成ブロック図
である。FIG. 17 is a system configuration block diagram focusing on structure definition editing in consideration of enabling modification of element cells.
【図18】構造定義テーブルの一例構成説明図である。FIG. 18 is an explanatory diagram of an example of a structure definition table.
【図19】マットの回路例を示す説明図である。FIG. 19 is an explanatory diagram showing a circuit example of a mat.
【図20】一つの回路セルについて3通りに分けて生成
されたセルの回路データの一例説明図である。FIG. 20 is an explanatory diagram showing an example of circuit data of cells generated by dividing one circuit cell into three types.
【図21】セルの回路データを利用して生成された回路
検証用の回路データの一部を示す説明図である。FIG. 21 is an explanatory diagram showing a part of circuit data for circuit verification, which is generated by using circuit data of a cell.
【図22】1トランジスタ型のダイナミックメモリセル
の回路図である。FIG. 22 is a circuit diagram of a one-transistor type dynamic memory cell.
【図23】図22のメモリセルを真理値表形式で表現し
たデータの一例説明図である。23 is an explanatory diagram of an example of data expressing the memory cell of FIG. 22 in a truth table format.
【図24】図23のデータと等価なメモリセルの機能表
現形式のデータの一例説明図である。24 is an explanatory diagram of an example of data in a functional expression format of a memory cell, which is equivalent to the data in FIG.
【図25】図22のメモリセルを用いたメモリセルアレ
イの機能モデルを示す説明図である。25 is an explanatory diagram showing a functional model of a memory cell array using the memory cell of FIG. 22. FIG.
【図26】間接周辺の部分、マットの部分、そしてマッ
ト境界部分の三つの部分に分けてDRCを行う場合の説
明図である。FIG. 26 is an explanatory diagram of a case where DRC is divided into three parts of an indirect peripheral part, a mat part, and a mat boundary part.
【図27】接続チェックの一例説明図である。FIG. 27 is an explanatory diagram of an example of a connection check.
1 構造定義編集手段 2 構造定義データ 3 セルデータ 4 データ生成手段 5 マット内データ 6 マット境界データ 7 マット外データ 13 CPU 14 メモリ 18 構造定義モデル 19 構造定義テーブル 20 セルデータテーブル 30 チップ 31 間接周辺 32 メモリマット 33 メモリアレイ 34 直接周辺 35 中間周辺 1 structure definition editing means 2 structure definition data 3 cell data 4 data generation means 5 mat inside data 6 mat boundary data 7 mat outside data 13 CPU 14 memory 18 structure definition model 19 structure definition table 20 cell data table 30 chip 31 indirect peripheral 32 Memory mat 33 Memory array 34 Direct peripheral 35 Intermediate peripheral
Claims (9)
回路をコンピュータによるデータ処理を介して設計する
方法であって、 規則構造部分に対する一定の規則性を予め規定するため
の規則構造モデルを定義し、 この規則構造モデルに即して所要の規則構造を指定する
ための構造定義情報を生成し、 前記構造定義で使用する要素の設計データと前記構造定
義情報とから、前記構造定義に対応した規則構造部分全
体の設計データを生成することを特徴とする電子回路の
設計方法。1. A method of designing an electronic circuit having a physical and logical regular structure through data processing by a computer, wherein a regular structure model for predefining a certain regularity for a regular structure portion is provided. Define and generate structure definition information for designating a required rule structure according to this rule structure model, and correspond to the structure definition from design data of the elements used in the structure definition and the structure definition information. A method for designing an electronic circuit, characterized in that design data of the entire ruled structure part is generated.
造部分の内部をチェックすることを目的として、規則構
造部分に含まれる規則的な繰返し部分に対して必要な繰
返し構造規模を指定し、指定された繰返し構造規模に基
づき、当該規則構造部分に対して前記構造定義情報から
省略可能なデータを自動的に決定して必要部分のみの検
証用データを作成することを特徴とする請求項1記載の
電子回路の設計方法。2. When generating the entire design data, the required repeating structure scale is specified for a regular repeating part included in the regular structure part for the purpose of checking the inside of the regular structure part, 2. Based on the designated repeating structure scale, omissible data is automatically determined from the structure definition information for the rule structure portion, and verification data of only the necessary portion is created. A method for designing the described electronic circuit.
造部分と規則構造部分の外部との境界部分をチェックす
ることを目的として、構造定義情報から省略可能なデー
タを自動的に決定して、境界部分のデータとして必要な
部分のみの検証用データを作成することを特徴とする請
求項1記載の電子回路の設計方法。3. When generating the entire design data, optional data is automatically determined from the structure definition information for the purpose of checking the boundary portion between the rule structure portion and the outside of the rule structure portion. 2. The method for designing an electronic circuit according to claim 1, wherein verification data of only a necessary portion is created as data of the boundary portion.
る個々の要素の識別情報と、当該要素の配置位置情報
と、前記要素の繰返し配置数とを含むことを特徴とする
請求項1記載の電子回路の設計方法。4. The structure definition information includes identification information of each element used in the structure definition, arrangement position information of the element, and the number of repeated arrangements of the element. Method of designing electronic circuits.
半導体メモリを設計する方法であって、 半導体メモリの物理的及び回路的に規則的な繰返し部分
を持つ規則構造部分に対する一定の規則性を予め規定す
るための規則構造モデルを定義し、 前記規則構造モデルは、チップ、前記チップに含まれる
ところのメモリマットと複数のメモリマットに共有され
る第1の周辺、前記メモリマットに含まれるとことのメ
モリアレイとこのモリアレイに固有の第2の周辺、前記
メモリアレイが含むところの第1の要素セル、前記第1
の周辺が含むところの第2の要素セル、及び第2の周辺
が含むところの第3の要素セルから成る階層構造を有
し、 この規則構造モデルに即して所要の規則構造を指定する
ための、前記第1乃至第3の要素セルの個々に対する、
識別情報、配置位置情報、及び繰返し配置数とを含む構
造定義情報を生成する処理と、 前記構造定義で使用する要素セルの設計データと前記構
造定義情報とから、前記構造定義に対応した規則構造部
分全体の設計データを生成する処理と、 全体の設計データを生成する際、規則構造部分の内部を
チェックすることを目的として、規則構造部分に含まれ
る前記要素セルに対して必要な繰返し構造規模を指定
し、指定された繰返し構造規模に基づき、当該規則構造
部分に対して前記構造定義情報から省略可能なデータを
自動的に決定して必要部分のみの検証用データを作成す
る処理と、を含むことを特徴とする半導体メモリの設計
方法。5. A method of designing a semiconductor memory through data processing by a computer, wherein a certain regularity is defined in advance for a regular structure portion having a physically and circuitally regular repeating portion of the semiconductor memory. For defining a regular structure model for a chip, a memory mat included in the chip, a first peripheral shared by a plurality of memory mats, and a memory included in the memory mat. An array and a second perimeter unique to the memory array, a first element cell as the memory array includes, the first
Has a hierarchical structure consisting of a second element cell included in the periphery of and a third element cell included in the second periphery, for designating a required rule structure in accordance with this rule structure model. Of each of the first to third element cells of
A process for generating structure definition information including identification information, arrangement position information, and the number of repeated arrangements, and a rule structure corresponding to the structure definition from the design data of the element cell used in the structure definition and the structure definition information. Repetition structure scale required for the element cells included in the rule structure part for the purpose of checking the inside of the rule structure part when generating the design data of the whole part and the whole design data And a process of automatically determining optional data from the structure definition information for the rule structure part based on the specified repeating structure scale and creating verification data of only the necessary part. A method for designing a semiconductor memory, comprising:
造部分と規則構造部分の外部との境界部分をチェックす
ることを目的として、構造定義情報から省略可能なデー
タを自動的に決定して、境界部分のデータとして必要な
部分のみの検証用データを作成することを特徴とする請
求項5記載の半導体メモリの設計方法。6. When generating the entire design data, optional data is automatically determined from the structure definition information for the purpose of checking the boundary portion between the rule structure portion and the outside of the rule structure portion. 6. The method for designing a semiconductor memory according to claim 5, wherein verification data of only a necessary portion is created as data of the boundary portion.
回路を設計するためのデータ処理システムであって、 規則構造部分に対する一定の規則性を予め規定するため
の規則構造モデルが定義される第1の記憶手段と、 第1の記憶手段に定義された規則構造モデルに即して所
要の規則構造を指定するための構造定義情報を生成する
構造定義編集手段と、 前記構造定義で使用する要素の設計データと前記構造定
義情報とから、前記構造定義に対応した規則構造部分全
体の設計データを生成するデータ生成手段と、を備えて
成るものであることを特徴とするデータ処理システム。7. A data processing system for designing an electronic circuit having a physical and logical regular structure, wherein a regular structure model for predefining a certain regularity for a regular structure portion is defined. First storage means, structure definition editing means for generating structure definition information for designating a required rule structure in accordance with the rule structure model defined in the first storage means, and used in the structure definition A data processing system, comprising: data generation means for generating design data of the entire rule structure portion corresponding to the structure definition from element design data and the structure definition information.
タを生成する際、規則構造部分の内部をチェックするこ
とを目的として、規則構造部分に含まれる規則的な繰返
し部分に対して必要な繰返し構造規模を指定し、指定さ
れた繰返し構造規模に基づき、当該規則構造部分に対し
て前記構造定義情報から省略可能なデータを自動的に決
定して必要部分のみの検証用データを作成可能であるこ
とを特徴とする請求項7記載のデータ処理システム。8. The data generating means, for the purpose of checking the inside of the rule structure part when generating the entire design data, the necessary repetition for the regular repetition part included in the rule structure part. It is possible to specify the structure scale and automatically determine the optional data from the structure definition information for the rule structure part based on the specified repetitive structure size, and create verification data for only the necessary part. The data processing system according to claim 7, characterized in that.
タを生成する際、規則構造部分と規則構造部分の外部と
の境界部分をチェックすることを目的として、構造定義
情報から省略可能なデータを自動的に決定して、境界部
分のデータとして必要な部分のみの検証用データを作成
可能であることを特徴とする請求項7又は8記載のデー
タ処理システム。9. The data generating means, when generating the entire design data, extracts data that can be omitted from the structure definition information for the purpose of checking the boundary portion between the rule structure portion and the outside of the rule structure portion. 9. The data processing system according to claim 7, wherein it is possible to automatically determine and create verification data only for a necessary portion as boundary data.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347698A JPH09167170A (en) | 1995-12-15 | 1995-12-15 | Design method for electronic circuit, design method for semiconductor memory and data processing system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7347698A JPH09167170A (en) | 1995-12-15 | 1995-12-15 | Design method for electronic circuit, design method for semiconductor memory and data processing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09167170A true JPH09167170A (en) | 1997-06-24 |
Family
ID=18391976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7347698A Withdrawn JPH09167170A (en) | 1995-12-15 | 1995-12-15 | Design method for electronic circuit, design method for semiconductor memory and data processing system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09167170A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6584604B2 (en) | 2000-08-01 | 2003-06-24 | Oki Electric Industry Co., Ltd. | Method of designing DRAM macro-cell and arrangement template therefor |
US8037436B2 (en) | 2008-03-04 | 2011-10-11 | Nec Corporation | Circuit verification apparatus, a method of circuit verification and circuit verification program |
-
1995
- 1995-12-15 JP JP7347698A patent/JPH09167170A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6584604B2 (en) | 2000-08-01 | 2003-06-24 | Oki Electric Industry Co., Ltd. | Method of designing DRAM macro-cell and arrangement template therefor |
US8037436B2 (en) | 2008-03-04 | 2011-10-11 | Nec Corporation | Circuit verification apparatus, a method of circuit verification and circuit verification program |
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