JPH09153809A - 伝送コード復号化及び符号化のための方法及び装置 - Google Patents
伝送コード復号化及び符号化のための方法及び装置Info
- Publication number
- JPH09153809A JPH09153809A JP8273212A JP27321296A JPH09153809A JP H09153809 A JPH09153809 A JP H09153809A JP 8273212 A JP8273212 A JP 8273212A JP 27321296 A JP27321296 A JP 27321296A JP H09153809 A JPH09153809 A JP H09153809A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- bits
- disparity
- decoder
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
- H04L25/4906—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes
- H04L25/4908—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using binary codes using mBnB codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
- H03M5/145—Conversion to or from block codes or representations thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/351—Switches specially adapted for specific applications for local area network [LAN], e.g. Ethernet switches
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/35—Switches specially adapted for specific applications
- H04L49/356—Switches specially adapted for specific applications for storage area networks
- H04L49/357—Fibre channel switches
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Communication Control (AREA)
- Optical Communication System (AREA)
Abstract
(57)【要約】
【課題】本発明の目的は、光学インターフェイスから受
信する20ビット幅のデータを16ビット幅のデータに高速
度で復号化する方法及び装置を提供することである。 【解決手段】20ビットデータの第1の10ビットを8ビッ
トに変換する第1の復号器と、20ビットデータの第2の
10ビットを8ビットに変換する正の第2の復号器と、20
ビットデータの第2の10ビットを8ビットに変換する負
の第2の復号器とからなり、第1の復号器に入力される
実行ディスパリティが、復号化される最後の20ビットデ
ータに基づき、出力される実行ディスパリティが、第1
又は第2の復号器出力の選択に使用され、更に第1の10
ビット復号化出力の実行ディスパリティの出力に基づい
て、正と負の第2のディスパリティ復号器の符号化の間
を選択するマルチプレクサからなり、第1の復号器の出
力とマルチプレクサの出力が、16ビット復号化出力を形
成するために連結される、復号化装置により達成され
る。
信する20ビット幅のデータを16ビット幅のデータに高速
度で復号化する方法及び装置を提供することである。 【解決手段】20ビットデータの第1の10ビットを8ビッ
トに変換する第1の復号器と、20ビットデータの第2の
10ビットを8ビットに変換する正の第2の復号器と、20
ビットデータの第2の10ビットを8ビットに変換する負
の第2の復号器とからなり、第1の復号器に入力される
実行ディスパリティが、復号化される最後の20ビットデ
ータに基づき、出力される実行ディスパリティが、第1
又は第2の復号器出力の選択に使用され、更に第1の10
ビット復号化出力の実行ディスパリティの出力に基づい
て、正と負の第2のディスパリティ復号器の符号化の間
を選択するマルチプレクサからなり、第1の復号器の出
力とマルチプレクサの出力が、16ビット復号化出力を形
成するために連結される、復号化装置により達成され
る。
Description
【0001】
【発明の属する技術分野】本発明は、ファイバ・チャン
ネル・ネットワーク・ポートの送信側で、10ビット送
信コードを8ビット・バイトへと復号するための方法、
及び装置に関する。
ネル・ネットワーク・ポートの送信側で、10ビット送
信コードを8ビット・バイトへと復号するための方法、
及び装置に関する。
【0002】
【従来の技術】メインフレーム、スーパ・コンピュー
タ、大容量記憶システム、ワークステーション、及び超
高解像度ディスプレイ・サブシステムが、互いに頻繁に
接続されて、ファイル及びプリントの共用が容易にな
る。これらのタイプの接続に用いられる共通ネットワー
ク及びチャネルは、とりわけ、データが図形ベースの用
途で一般的な大型ファイル・フォーマットによるもので
ある場合、データ流れ速度に制約を加えることで、シス
テム性能を制限する可能性がある。
タ、大容量記憶システム、ワークステーション、及び超
高解像度ディスプレイ・サブシステムが、互いに頻繁に
接続されて、ファイル及びプリントの共用が容易にな
る。これらのタイプの接続に用いられる共通ネットワー
ク及びチャネルは、とりわけ、データが図形ベースの用
途で一般的な大型ファイル・フォーマットによるもので
ある場合、データ流れ速度に制約を加えることで、シス
テム性能を制限する可能性がある。
【0003】プロセッサ間、及びプロセッサと周辺機器
の間には、基本タイプのデータ通信接続が2つ存在す
る。「チャンネル」によって、通信装置間の直接または
交換2地点間接続がもたらされる。チャンネルの一次タ
スクは、可能な最高のデータ速度で、遅延量を最少にし
て、データを転送するだけのことである。チャンネル
は、一般に、ハードウェアにおいて単純なエラー訂正を
実施する。これに対して、「ネットワーク」は、分散ノ
ード(例えば、ワークステーション、大容量記憶装置)
の集合であり、これらのノード間の対話を支援するそれ
自体のプロトコルを備えている。一般に、各ノードは、
伝送媒体について競合し、ネットワーク上のエラー状態
を認識することができなければならないし、エラー状態
からの回復に必要なエラー管理を行わなければならな
い。
の間には、基本タイプのデータ通信接続が2つ存在す
る。「チャンネル」によって、通信装置間の直接または
交換2地点間接続がもたらされる。チャンネルの一次タ
スクは、可能な最高のデータ速度で、遅延量を最少にし
て、データを転送するだけのことである。チャンネル
は、一般に、ハードウェアにおいて単純なエラー訂正を
実施する。これに対して、「ネットワーク」は、分散ノ
ード(例えば、ワークステーション、大容量記憶装置)
の集合であり、これらのノード間の対話を支援するそれ
自体のプロトコルを備えている。一般に、各ノードは、
伝送媒体について競合し、ネットワーク上のエラー状態
を認識することができなければならないし、エラー状態
からの回復に必要なエラー管理を行わなければならな
い。
【0004】開発されている通信相互接続タイプの1つ
が、ファイバ・チャンネルである。ファイバ・チャンネ
ル・プロトコルは、情報システムに関する米国規格(A
NSI)として開発され、採用された。ファイバ・チャ
ンネル規格の詳細な説明については、「ファイバ・チャ
ンネルの物理的及び信号伝送インターフェース(Fibre
Channel Physical and Signaling Interface )」改訂版
4.2(情報システムに関する米国規格(ANSI)(199
3年))を参照されたい。要するに、ファイバ・チャン
ネルは、ワークステーション、スーパ・コンピュータ、
及び各種周辺機器間における同時通信を可能にする交換
プロトコルである。ファイバ・チャンネルによって与え
られる全ネットワーク帯域幅は、毎秒1テラビットの桁
である。ファイバ・チャンネルは、両方向に、毎秒1ギ
ガビットを超える速度で、同時にフレームを伝送するこ
とが可能である。また、ファイバ・チャンネルは、イン
ターネット・プロトコル(IP)、小型コンピュータ・
システム・インターフェイス(SCSI)、高性能並列
インターフェイス(HIPPI)、及びインテリジェン
ト周辺インターフェイス(IPI)といった既存のプロ
トコルに従って、光ファイバと銅線ケーブルの両方を介
して、コマンド及びデータを転送することも可能であ
る。
が、ファイバ・チャンネルである。ファイバ・チャンネ
ル・プロトコルは、情報システムに関する米国規格(A
NSI)として開発され、採用された。ファイバ・チャ
ンネル規格の詳細な説明については、「ファイバ・チャ
ンネルの物理的及び信号伝送インターフェース(Fibre
Channel Physical and Signaling Interface )」改訂版
4.2(情報システムに関する米国規格(ANSI)(199
3年))を参照されたい。要するに、ファイバ・チャン
ネルは、ワークステーション、スーパ・コンピュータ、
及び各種周辺機器間における同時通信を可能にする交換
プロトコルである。ファイバ・チャンネルによって与え
られる全ネットワーク帯域幅は、毎秒1テラビットの桁
である。ファイバ・チャンネルは、両方向に、毎秒1ギ
ガビットを超える速度で、同時にフレームを伝送するこ
とが可能である。また、ファイバ・チャンネルは、イン
ターネット・プロトコル(IP)、小型コンピュータ・
システム・インターフェイス(SCSI)、高性能並列
インターフェイス(HIPPI)、及びインテリジェン
ト周辺インターフェイス(IPI)といった既存のプロ
トコルに従って、光ファイバと銅線ケーブルの両方を介
して、コマンド及びデータを転送することも可能であ
る。
【0005】本質的には、ファイバ・チャンネルは、1
つのチャンネル・ネットワーク混成体であり、これに
は、必要とされる接続性、距離、及びプロトコル多重化
を提供するのに十分なネットワーク機能と、単純性、再
現性能、及び信頼できる配信を保つのに十分なチャンネ
ル機能とが含まれる。ファイバ・チャンネルによって、
ファイバ・チャンネル・スイッチとして知られる能動イ
ンテリジェント相互接続装置が、デバイスを接続するこ
とが可能になる。ファイバ・チャンネル・スイッチに
は、ワークステーション、スーパ・コンピュータ、及び
/又は周辺機器を含む関連装置に取り付けられた、複数
のノード・ポート(Nポート)間で、相互接続及びフレ
ーム転送を与える、複数のファブリック・ポート(Fポ
ート)が含まれている。ファイバ・チャンネル・スイッ
チには、フレーム内に含まれる情報に基づいて、フレー
ムの経路指定を行う能力がある。Nポートは、それ自体
とファブリックの間の単純な2地点間接続を管理する。
Nポート及び関連装置のタイプは、Nポートが、ファブ
リックへデータを送信、及びファブリックからデータを
受信する速度を表す。伝送は制御プロトコルから分離さ
れるので、さまざまなトポロジ(例えば、2地点間リン
ク、リング、マルチドロップ・バス、クロス・ポイント
・スイッチ)の実施が可能になる。
つのチャンネル・ネットワーク混成体であり、これに
は、必要とされる接続性、距離、及びプロトコル多重化
を提供するのに十分なネットワーク機能と、単純性、再
現性能、及び信頼できる配信を保つのに十分なチャンネ
ル機能とが含まれる。ファイバ・チャンネルによって、
ファイバ・チャンネル・スイッチとして知られる能動イ
ンテリジェント相互接続装置が、デバイスを接続するこ
とが可能になる。ファイバ・チャンネル・スイッチに
は、ワークステーション、スーパ・コンピュータ、及び
/又は周辺機器を含む関連装置に取り付けられた、複数
のノード・ポート(Nポート)間で、相互接続及びフレ
ーム転送を与える、複数のファブリック・ポート(Fポ
ート)が含まれている。ファイバ・チャンネル・スイッ
チには、フレーム内に含まれる情報に基づいて、フレー
ムの経路指定を行う能力がある。Nポートは、それ自体
とファブリックの間の単純な2地点間接続を管理する。
Nポート及び関連装置のタイプは、Nポートが、ファブ
リックへデータを送信、及びファブリックからデータを
受信する速度を表す。伝送は制御プロトコルから分離さ
れるので、さまざまなトポロジ(例えば、2地点間リン
ク、リング、マルチドロップ・バス、クロス・ポイント
・スイッチ)の実施が可能になる。
【0006】ファイバ・チャンネルの工業規格によっ
て、いくつかの異なるタイプのデータ転送も与えられ
る。クラス1の転送は、回路交換、すなわち、ネットワ
ーク・スイッチを通る予備データ経路を必要とし、一般
に、2つの識別されたネットワーク要素間における2つ
以上のフレーム、多くの場合、多数のフレームの転送を
伴うことになる。これに対し、クラス2の転送は、ある
ネットワーク要素から別のネットワーク要素への単一フ
レームの各転送毎に、ネットワーク・スイッチを通る経
路の割り当てを必要とする。
て、いくつかの異なるタイプのデータ転送も与えられ
る。クラス1の転送は、回路交換、すなわち、ネットワ
ーク・スイッチを通る予備データ経路を必要とし、一般
に、2つの識別されたネットワーク要素間における2つ
以上のフレーム、多くの場合、多数のフレームの転送を
伴うことになる。これに対し、クラス2の転送は、ある
ネットワーク要素から別のネットワーク要素への単一フ
レームの各転送毎に、ネットワーク・スイッチを通る経
路の割り当てを必要とする。
【0007】
【発明が解決しようとする課題】クラス2転送のフレー
ム交換は、クラス1の回路交換よりも実施が困難であ
る。というのは、別のポートに経路指定する前に、入力
フレームを一時的に記憶するためのメモリ機構を必要と
するためである。メモリ機構には、一般に、関連支援回
路要素との多くの入力/出力(I/O)接続が含まれて
いる。異なるビット転送速度でデータを搬送するチャン
ネルをインターフェイスすべき場合、更なる複雑性が要
求され、追加のハードウェアが必要となる。
ム交換は、クラス1の回路交換よりも実施が困難であ
る。というのは、別のポートに経路指定する前に、入力
フレームを一時的に記憶するためのメモリ機構を必要と
するためである。メモリ機構には、一般に、関連支援回
路要素との多くの入力/出力(I/O)接続が含まれて
いる。異なるビット転送速度でデータを搬送するチャン
ネルをインターフェイスすべき場合、更なる複雑性が要
求され、追加のハードウェアが必要となる。
【0008】従って、業界には、性能及び柔軟性が現存
するシステムよりもはるかに高い、光ファイバ・ネット
ワーク上でのクラス2転送に対して、ファイバ・チャン
ネル工業規格を実現するために、新規且つ改良型システ
ムに対するこれまで対処されていない要求が存在する。
特に、クロック・サイクル毎に2文字ずつ、伝送コード
の復号化及び符号化を行うための方法、及び装置が大い
に必要とされている。
するシステムよりもはるかに高い、光ファイバ・ネット
ワーク上でのクラス2転送に対して、ファイバ・チャン
ネル工業規格を実現するために、新規且つ改良型システ
ムに対するこれまで対処されていない要求が存在する。
特に、クロック・サイクル毎に2文字ずつ、伝送コード
の復号化及び符号化を行うための方法、及び装置が大い
に必要とされている。
【0009】
【課題を解決するための手段】本発明の望ましい実施例
は、光学インターフェイスから受信する20ビット幅の
データを16ビット幅のデータに、高速度(最高で53
MHz)で復号化するための方法、及び装置である。第
1の10ビットと下位の10ビットは、同時に復号化さ
れて、高速度での完全な復号化が保証される。第2の1
0ビットの復号化は、第1の10ビットの実行ディスパ
リティによって決まり、第2の10ビットは2回復号化
され、すなわち、1回目は、復号化される第1の10ビ
ットが正の実行ディスパリティを有すると想定し、2回
目は、復号化される第1の10ビットが負の実行ディス
パリティを有すると想定して復号化される。第1の10
ビットの実行ディスパリティが、次に、正しい第2の復
号化される10ビットの選択に用いられる。特に、第1
の10ビット・10/8ビット復号器が、20ビット・
データの第1の10ビットを第1の8ビットに変換する
ために用いられ、正の第2の10ビット・10/8ビッ
ト復号器が、第2の10ビットを8ビットに変換するた
めに用いられ、負の第2の10ビット・10/8ビット
復号器が、第2の10ビットを8ビットに変換するため
に用いられる。第1の10ビット復号器への実行ディス
パリティは、復号化される最後の20ビット・データに
基づく。第1の復号器からの実行ディスパリティは、マ
ルチプレクサを作動させて、正の実行ディスパリティ復
号器の出力か、又は負の実行ディスパリティ復号器の出
力を選択するために用いられる。第1の10ビット・1
0/8ビット復号器の8ビット出力と、マルチプレクサ
の8ビット出力を連結することによって、16ビットの
出力が得られる。
は、光学インターフェイスから受信する20ビット幅の
データを16ビット幅のデータに、高速度(最高で53
MHz)で復号化するための方法、及び装置である。第
1の10ビットと下位の10ビットは、同時に復号化さ
れて、高速度での完全な復号化が保証される。第2の1
0ビットの復号化は、第1の10ビットの実行ディスパ
リティによって決まり、第2の10ビットは2回復号化
され、すなわち、1回目は、復号化される第1の10ビ
ットが正の実行ディスパリティを有すると想定し、2回
目は、復号化される第1の10ビットが負の実行ディス
パリティを有すると想定して復号化される。第1の10
ビットの実行ディスパリティが、次に、正しい第2の復
号化される10ビットの選択に用いられる。特に、第1
の10ビット・10/8ビット復号器が、20ビット・
データの第1の10ビットを第1の8ビットに変換する
ために用いられ、正の第2の10ビット・10/8ビッ
ト復号器が、第2の10ビットを8ビットに変換するた
めに用いられ、負の第2の10ビット・10/8ビット
復号器が、第2の10ビットを8ビットに変換するため
に用いられる。第1の10ビット復号器への実行ディス
パリティは、復号化される最後の20ビット・データに
基づく。第1の復号器からの実行ディスパリティは、マ
ルチプレクサを作動させて、正の実行ディスパリティ復
号器の出力か、又は負の実行ディスパリティ復号器の出
力を選択するために用いられる。第1の10ビット・1
0/8ビット復号器の8ビット出力と、マルチプレクサ
の8ビット出力を連結することによって、16ビットの
出力が得られる。
【0010】代替実施例の場合、本発明は、送信FIF
Oから受信した16ビット・データ・ワードを20ビッ
ト幅のデータ・ワードに符号化するための方法、及び装
置として用いられる。特殊文字符号器が、16ビットの
上位8ビット[15:8]を10ビットに符号化して、
実行ディスパリティ信号を発生するために用いられる。
負のディスパリティ符号器、及び正のディスパリティ符
号器が、負のディスパリティと正のディスパリティを備
えた、16ビット・ワードの下位8ビット[7:0]を
同時に符号化するために用いられる。10ビット符号化
出力は、実行ディスパリティ信号によって制御されるマ
ルチプレクサに入力されて、負のディスパリティ符号器
か、又は正のディスパリティ符号器のいずれかの10ビ
ット出力が選択される。
Oから受信した16ビット・データ・ワードを20ビッ
ト幅のデータ・ワードに符号化するための方法、及び装
置として用いられる。特殊文字符号器が、16ビットの
上位8ビット[15:8]を10ビットに符号化して、
実行ディスパリティ信号を発生するために用いられる。
負のディスパリティ符号器、及び正のディスパリティ符
号器が、負のディスパリティと正のディスパリティを備
えた、16ビット・ワードの下位8ビット[7:0]を
同時に符号化するために用いられる。10ビット符号化
出力は、実行ディスパリティ信号によって制御されるマ
ルチプレクサに入力されて、負のディスパリティ符号器
か、又は正のディスパリティ符号器のいずれかの10ビ
ット出力が選択される。
【0011】
I.ファイバ・チャンネル・スイッチ・アーキテクチャ 次に図面を参照すると、同様の参照番号は、いくつかの
図を通じて対応する部分を表しており、図1には、可変
長フレーム11が示されている。可変長フレーム11
は、フレーム11の開始を表す特定の2進列である、4
バイトのフレーム開始(SOF)指示部12からなる。
SOF指示部12の後には、24バイトのヘッダが続
き、これは一般に、とりわけ、フレーム供給源アドレ
ス、及び宛先アドレス、並びに、フレーム11が制御情
報と実際のデータのいずれであるかを特定する。ヘッダ
14の後には、可変長データ・フィールド16が続く。
データ16の長さは、0から2112バイトである。デ
ータ16の後には、順次、エラー検出用の4バイトのC
RC(巡回冗長検査)符号17、及び4バイトのフレー
ム終了(EOF)指示部18が続く。図1のフレーム1
1は、固定フレームよりもはるかに柔軟であり、特定用
途の特定要求を満たすことによって、更に高い性能をも
たらす。
図を通じて対応する部分を表しており、図1には、可変
長フレーム11が示されている。可変長フレーム11
は、フレーム11の開始を表す特定の2進列である、4
バイトのフレーム開始(SOF)指示部12からなる。
SOF指示部12の後には、24バイトのヘッダが続
き、これは一般に、とりわけ、フレーム供給源アドレ
ス、及び宛先アドレス、並びに、フレーム11が制御情
報と実際のデータのいずれであるかを特定する。ヘッダ
14の後には、可変長データ・フィールド16が続く。
データ16の長さは、0から2112バイトである。デ
ータ16の後には、順次、エラー検出用の4バイトのC
RC(巡回冗長検査)符号17、及び4バイトのフレー
ム終了(EOF)指示部18が続く。図1のフレーム1
1は、固定フレームよりもはるかに柔軟であり、特定用
途の特定要求を満たすことによって、更に高い性能をも
たらす。
【0012】図2には、ファイバ・チャンネル・ネット
ワーク100における代表的な従来技術によるファイバ
・チャンネル・アーキテクチャーのブロック図が示され
ている。ワークステーション120、メインフレーム1
22、及びスーパー・コンピュータ124が、ファイバ
・チャンネル・ファブリック110(すなわち、ファイ
バ・チャンネル・スイッチ)を介して、各種サブシステ
ム(例えば、テープ・サブシステム126、ディスク・
サブシステム128、及び表示サブシステム130)と
相互接続されている。ファブリック110は、ファブリ
ック110に取付られた各種ノード・ポート(Nポー
ト)と、その関連したワークステーション、メインフレ
ーム、及び周辺機器とを、Fポートを介して相互接続す
る実在物である。ファブリック110の本質的な機能
は、供給源Nポートからデータ・フレームを受信し、第
1のプロトコルを利用して、宛先Nポートにフレームを
経路指定することである。望ましい実施例の場合、第1
のプロトコルは、ファイバ・チャンネル・プロトコルで
ある。本発明の範囲を逸脱することなく、非同期転送モ
ード(ATM)のような他のプロトコルを利用すること
も可能である。
ワーク100における代表的な従来技術によるファイバ
・チャンネル・アーキテクチャーのブロック図が示され
ている。ワークステーション120、メインフレーム1
22、及びスーパー・コンピュータ124が、ファイバ
・チャンネル・ファブリック110(すなわち、ファイ
バ・チャンネル・スイッチ)を介して、各種サブシステ
ム(例えば、テープ・サブシステム126、ディスク・
サブシステム128、及び表示サブシステム130)と
相互接続されている。ファブリック110は、ファブリ
ック110に取付られた各種ノード・ポート(Nポー
ト)と、その関連したワークステーション、メインフレ
ーム、及び周辺機器とを、Fポートを介して相互接続す
る実在物である。ファブリック110の本質的な機能
は、供給源Nポートからデータ・フレームを受信し、第
1のプロトコルを利用して、宛先Nポートにフレームを
経路指定することである。望ましい実施例の場合、第1
のプロトコルは、ファイバ・チャンネル・プロトコルで
ある。本発明の範囲を逸脱することなく、非同期転送モ
ード(ATM)のような他のプロトコルを利用すること
も可能である。
【0013】本書で用いられる限りにおいて、これらの
用語及び語句を、次のように定義する。
用語及び語句を、次のように定義する。
【0014】クラス1サービスとは、回路交換接続であ
り、クラス2サービスとは、保証された配信、及び受信
通知を与えるフレーム交換リンクであり、クラス3サー
ビスとは、確認のないフレーム交換サービスであり、F
ポートとは、「ファブリック」・ポート、すなわちNポ
ートが物理的に接続するファブリックのアクセス点であ
り、ファブリックとは、ファイバ・チャンネル・ネット
ワークにおける経路指定を取り扱う、ファイバ・チャン
ネル規定の相互接続であり、フレームとは、基本移送要
素を規定する送信ビットの線形集合であり、内部混合と
は、クラス1と2の両方の機能性を与えるサービスのク
ラスであり、すなわち内部混合は、クラス1接続用に十
分なチャンネルを確保し、同時に、クラス2トラヒック
の未使用帯域幅での受け渡しを可能にする。
り、クラス2サービスとは、保証された配信、及び受信
通知を与えるフレーム交換リンクであり、クラス3サー
ビスとは、確認のないフレーム交換サービスであり、F
ポートとは、「ファブリック」・ポート、すなわちNポ
ートが物理的に接続するファブリックのアクセス点であ
り、ファブリックとは、ファイバ・チャンネル・ネット
ワークにおける経路指定を取り扱う、ファイバ・チャン
ネル規定の相互接続であり、フレームとは、基本移送要
素を規定する送信ビットの線形集合であり、内部混合と
は、クラス1と2の両方の機能性を与えるサービスのク
ラスであり、すなわち内部混合は、クラス1接続用に十
分なチャンネルを確保し、同時に、クラス2トラヒック
の未使用帯域幅での受け渡しを可能にする。
【0015】リンクとは、通信チャンネルのことであ
り、Nポートとは、「ノード」・ポートであり、リンク
のノード端部におけるファイバ・チャンネル規定のハー
ドウェア実体である。
り、Nポートとは、「ノード」・ポートであり、リンク
のノード端部におけるファイバ・チャンネル規定のハー
ドウェア実体である。
【0016】図3に示すファイバ・チャンネル・スイッ
チ300は、複数のチャンネル・モジュール340を用
いている。図3には、2つのチャンネル・モジュール3
40A及び340Bが示されているが、チャンネル34
0の数は、図示の数よりも多くすることも可能であり、
一般に、システム構成によって決まる。第1の実施例の
場合、ファイバ・チャンネル・スイッチは、それぞれ、
4つの266メガボーのFポートを含む、4つのチャン
ネル・モジュール・カードを備える(これにより、16
個のFポートと関連したコンピュータ及び周辺機器の相
互接続が与えられる)。このアーキテクチャーによれ
ば、4つの266メガボーのチャンネル・モジュール・
カードの代わりに、デュアル・ポートの531メガボー
のチャンネル・モジュール・カード、又は単一ポートの
1063メガボーのチャンネル・モジュール・カードの
いずれかを用いることが可能になる。各チャンネル・モ
ジュール340は、メイン・リンク320、内部混合リ
ンク322、制御リンク324、及び経路状態リンク3
26に直接結合される。制御リンク324を介した制御
信号によって、1つのチャンネル・モジュール340で
受信したフレームの、同じチャンネル・モジュール上の
異なるポート、又は任意の利用可能な他のチャンネル・
モジュールへの転送が指示される。チャンネル・モジュ
ール340によれば、チャンネルとのデータ通信のため
のポート・インテリジェンス、クラス2データ転送用に
フレームを一時的に記憶するバッファ式受信メモリ、並
びに、クラス1データ転送中、入力フレームのバッファ
リングが行われないようにするバイパスが得られる。経
路割り当てシステム350が、スイッチ・モジュール3
60を介してチャンネル・モジュール340と通信を行
う。
チ300は、複数のチャンネル・モジュール340を用
いている。図3には、2つのチャンネル・モジュール3
40A及び340Bが示されているが、チャンネル34
0の数は、図示の数よりも多くすることも可能であり、
一般に、システム構成によって決まる。第1の実施例の
場合、ファイバ・チャンネル・スイッチは、それぞれ、
4つの266メガボーのFポートを含む、4つのチャン
ネル・モジュール・カードを備える(これにより、16
個のFポートと関連したコンピュータ及び周辺機器の相
互接続が与えられる)。このアーキテクチャーによれ
ば、4つの266メガボーのチャンネル・モジュール・
カードの代わりに、デュアル・ポートの531メガボー
のチャンネル・モジュール・カード、又は単一ポートの
1063メガボーのチャンネル・モジュール・カードの
いずれかを用いることが可能になる。各チャンネル・モ
ジュール340は、メイン・リンク320、内部混合リ
ンク322、制御リンク324、及び経路状態リンク3
26に直接結合される。制御リンク324を介した制御
信号によって、1つのチャンネル・モジュール340で
受信したフレームの、同じチャンネル・モジュール上の
異なるポート、又は任意の利用可能な他のチャンネル・
モジュールへの転送が指示される。チャンネル・モジュ
ール340によれば、チャンネルとのデータ通信のため
のポート・インテリジェンス、クラス2データ転送用に
フレームを一時的に記憶するバッファ式受信メモリ、並
びに、クラス1データ転送中、入力フレームのバッファ
リングが行われないようにするバイパスが得られる。経
路割り当てシステム350が、スイッチ・モジュール3
60を介してチャンネル・モジュール340と通信を行
う。
【0017】フレーム交換トラヒック(クラス2)の場
合、経路割り当てシステム350が、チャンネル・モジ
ュール340の受信ポートから、各フレームに対するフ
レーム・ヘッダ情報を収集する。経路割り当てシステム
350は、フレーム・ヘッダ情報の妥当性を検証して、
スイッチ資源を割り当て、宛先ポートへのスイッチを通
じて、フレーム用の経路を準備する。一旦フレームが送
り出されてしまうと、経路割り当てシステム350は、
スイッチ資源の割り当てを解除する。
合、経路割り当てシステム350が、チャンネル・モジ
ュール340の受信ポートから、各フレームに対するフ
レーム・ヘッダ情報を収集する。経路割り当てシステム
350は、フレーム・ヘッダ情報の妥当性を検証して、
スイッチ資源を割り当て、宛先ポートへのスイッチを通
じて、フレーム用の経路を準備する。一旦フレームが送
り出されてしまうと、経路割り当てシステム350は、
スイッチ資源の割り当てを解除する。
【0018】経路割り当てシステム350は又、チャン
ネル・モジュール340から、回路交換トラヒック(ク
ラス1接続フレーム)に関するフレーム・ヘッダ情報の
収集も行う。経路割り当てシステム350は、次に、接
続の妥当性を検証して、スイッチ資源を割り当て、その
接続に関してたどるべき専用経路を準備する。接続トラ
ヒック自体によって、資源の割り当て解除が行われる。
ネル・モジュール340から、回路交換トラヒック(ク
ラス1接続フレーム)に関するフレーム・ヘッダ情報の
収集も行う。経路割り当てシステム350は、次に、接
続の妥当性を検証して、スイッチ資源を割り当て、その
接続に関してたどるべき専用経路を準備する。接続トラ
ヒック自体によって、資源の割り当て解除が行われる。
【0019】図4には、4つのポート・インテリジェン
ス・システム410と、4つのメモリ・インターフェイ
スASIC422、424、426、及び428を備え
たメモリ・インターフェイス・システム420とから成
る、クワッド・ポート266メガボーのチャンネル・モ
ジュールに関するチャンネル・アーキテクチャーのブロ
ック図が示されている。ダブル・ポート531メガボー
のチャンネル・モジュール実施形態に関するアークテク
チャーも同様であるが、相違点として、この531メガ
ボーの実施形態は、2つのポート・インテリジェンス・
モジュール410を用いる。単一ポート1062メガボ
ーのチャンネル・モジュール実施形態に関するアークテ
クチャーも同様であるが、相違点として、1062メガ
ボーの実施形態は、メモリ・インターフェイス・システ
ムに結合された4つのチャンネル・モジュール410を
用いる。
ス・システム410と、4つのメモリ・インターフェイ
スASIC422、424、426、及び428を備え
たメモリ・インターフェイス・システム420とから成
る、クワッド・ポート266メガボーのチャンネル・モ
ジュールに関するチャンネル・アーキテクチャーのブロ
ック図が示されている。ダブル・ポート531メガボー
のチャンネル・モジュール実施形態に関するアークテク
チャーも同様であるが、相違点として、この531メガ
ボーの実施形態は、2つのポート・インテリジェンス・
モジュール410を用いる。単一ポート1062メガボ
ーのチャンネル・モジュール実施形態に関するアークテ
クチャーも同様であるが、相違点として、1062メガ
ボーの実施形態は、メモリ・インターフェイス・システ
ムに結合された4つのチャンネル・モジュール410を
用いる。
【0020】各ポート・インテリジェンス・システム4
10は、GLM/OLCトランシーバ412を介して外
部Nポートに結合される。入力フレームは、GLM/O
LCトランシーバ412によって受信器414に転送さ
れる。状態/制御論理回路418が、受信器414によ
って新しいフレームが受信される時を認識し、受信フレ
ームに付属する受信フレーム・ヘッダ情報から、転送ク
ラス(1、又は2のいずれか)並びにデータ長を判定す
る。受信器414の目的は、取り付けられたNポートと
の同期を維持すること、入力伝送文字を復号化して、バ
ッファ間流れ制御を管理すること、統計を集めてリンク
性能を評価すること、システム・クロックのタイミング
をとり直すこと、フレームを検出、検査、及び検証する
こと、及び全てのフレームをメモリ・インターフェイス
・システム420に送り、関連した受信メモリ432、
434、436、及び438に一時記憶させることにあ
る。
10は、GLM/OLCトランシーバ412を介して外
部Nポートに結合される。入力フレームは、GLM/O
LCトランシーバ412によって受信器414に転送さ
れる。状態/制御論理回路418が、受信器414によ
って新しいフレームが受信される時を認識し、受信フレ
ームに付属する受信フレーム・ヘッダ情報から、転送ク
ラス(1、又は2のいずれか)並びにデータ長を判定す
る。受信器414の目的は、取り付けられたNポートと
の同期を維持すること、入力伝送文字を復号化して、バ
ッファ間流れ制御を管理すること、統計を集めてリンク
性能を評価すること、システム・クロックのタイミング
をとり直すこと、フレームを検出、検査、及び検証する
こと、及び全てのフレームをメモリ・インターフェイス
・システム420に送り、関連した受信メモリ432、
434、436、及び438に一時記憶させることにあ
る。
【0021】メモリ・インターフェイス・システム42
0は、ポート・インテリジェンス・システム410及び
経路割り当てシステム350からのコマンドに応答し
て、4つのメモリ・インターフェイスASIC422、
424、426、及び428を利用し、メイン・バス3
20及び内部混合バス322を介して、4つの受信メモ
リ432、434、436、及び438(16k×16
の外部RAM)と、内部スイッチ・データ経路とのイン
ターフェイスをとる。ポート・インテリジェンス・シス
テム410とメモリ・インターフェイス・システム42
0の間で、受信データ経路421を横切って伝送される
フレームは、ビット・スライスが施され、その結果、メ
モリ・インターフェイス422はビット0−1を受信
し、メモリ・インターフェイス424はビット2−3を
受信し、メモリ・インターフェイス426はビット4−
5を受信し、メモリ・インターフェイス428はビット
6−7を受信する。各メモリ・インターフェイスは、そ
の位置と、チャンネル・モジュール340が動作してい
るボー・レートとを知っている。受信メモリ422、4
24、426、及び428から読み取られたフレーム
は、再アセンブルされて、メイン・バス320及び混合
バス322上のファイバ・チャンネル・スイッチを横断
するためにバイト幅となる。
0は、ポート・インテリジェンス・システム410及び
経路割り当てシステム350からのコマンドに応答し
て、4つのメモリ・インターフェイスASIC422、
424、426、及び428を利用し、メイン・バス3
20及び内部混合バス322を介して、4つの受信メモ
リ432、434、436、及び438(16k×16
の外部RAM)と、内部スイッチ・データ経路とのイン
ターフェイスをとる。ポート・インテリジェンス・シス
テム410とメモリ・インターフェイス・システム42
0の間で、受信データ経路421を横切って伝送される
フレームは、ビット・スライスが施され、その結果、メ
モリ・インターフェイス422はビット0−1を受信
し、メモリ・インターフェイス424はビット2−3を
受信し、メモリ・インターフェイス426はビット4−
5を受信し、メモリ・インターフェイス428はビット
6−7を受信する。各メモリ・インターフェイスは、そ
の位置と、チャンネル・モジュール340が動作してい
るボー・レートとを知っている。受信メモリ422、4
24、426、及び428から読み取られたフレーム
は、再アセンブルされて、メイン・バス320及び混合
バス322上のファイバ・チャンネル・スイッチを横断
するためにバイト幅となる。
【0022】送信器416は、メモリ・インターフェイ
ス・システム420とGLM/OLCトランシーバ41
2の間に結合され、ファイバ・チャンネル規則に従った
符号化及び送信のために、ファイバ・チャンネル・スイ
ッチ内における他のチャンネルモジュール受信メモリか
ら送られてきているフレームを送信する。4k×9のF
IFO送信メモリ442が、メモリ・インターフェイス
420と送信器416の間に結合されて、メイン・バス
320及び混合バス322を、ポート・インテリジェン
ス・システム410にインターフェイスする。メモリ・
インターフェイス420は、送信メモリ442の入力に
おいて、送信データ経路444上に再形成されるビット
・スライス化データを出力する。
ス・システム420とGLM/OLCトランシーバ41
2の間に結合され、ファイバ・チャンネル規則に従った
符号化及び送信のために、ファイバ・チャンネル・スイ
ッチ内における他のチャンネルモジュール受信メモリか
ら送られてきているフレームを送信する。4k×9のF
IFO送信メモリ442が、メモリ・インターフェイス
420と送信器416の間に結合されて、メイン・バス
320及び混合バス322を、ポート・インテリジェン
ス・システム410にインターフェイスする。メモリ・
インターフェイス420は、送信メモリ442の入力に
おいて、送信データ経路444上に再形成されるビット
・スライス化データを出力する。
【0023】各メモリ・インターフェイス422、42
4、426、及び428には、接続431を介してクラ
ス1データ・バイパスを与えるマルチプレクサ429
と、接続433を介して、受信メモリに対するクラス2
データ転送を行うためのバッファ記憶装置が含まれてい
る。さらに、各メモリ・インターフェイスには、ポート
・インテリジェンス・システム410、及び経路割り当
てシステム350(図3)からのコマンドに応答して、
マルチプレクサ429、受信メモリ432、434、4
36、438、及び送信メモリ442を制御するため
に、メモリ制御論理回路435が含まれている。
4、426、及び428には、接続431を介してクラ
ス1データ・バイパスを与えるマルチプレクサ429
と、接続433を介して、受信メモリに対するクラス2
データ転送を行うためのバッファ記憶装置が含まれてい
る。さらに、各メモリ・インターフェイスには、ポート
・インテリジェンス・システム410、及び経路割り当
てシステム350(図3)からのコマンドに応答して、
マルチプレクサ429、受信メモリ432、434、4
36、438、及び送信メモリ442を制御するため
に、メモリ制御論理回路435が含まれている。
【0024】各受信メモリ432、434、436、及
び438は、16個の0−15の番号付きメモリ・バッ
ファの組(図4の拡大部分440に示す)から構成さ
れ、それぞれ、2キロバイトの記憶容量を有する。1か
ら14番のメモリ・バッファは、クラス2のフレーム転
送に指定されたものであり、15番のメモリ・バッファ
は、要素コントローラ358(図3)の組み込みNポー
トに向けられる、クラス1フレーム用に確保されてお
り、0番のメモリ・バッファは、オーバーフロー用に確
保されている。ファイバ・チャンネル工業規格に従った
最大サイズのフレームは、長さが2148バイトであ
る。2進アドレス指定方式「PPbbbbxxxxxx
xx」が、1−14番の14個のメモリ・バッファに用
いられ、PP1111bbbbxxxxが、0番のオー
バーフロー・メモリ・バッファに用いられるが、ここ
で、PPは、フレームの転送元であるFポートを識別
し、bbbbは、現在、フレームが納められているメモ
リ・バッファ番号を識別する。
び438は、16個の0−15の番号付きメモリ・バッ
ファの組(図4の拡大部分440に示す)から構成さ
れ、それぞれ、2キロバイトの記憶容量を有する。1か
ら14番のメモリ・バッファは、クラス2のフレーム転
送に指定されたものであり、15番のメモリ・バッファ
は、要素コントローラ358(図3)の組み込みNポー
トに向けられる、クラス1フレーム用に確保されてお
り、0番のメモリ・バッファは、オーバーフロー用に確
保されている。ファイバ・チャンネル工業規格に従った
最大サイズのフレームは、長さが2148バイトであ
る。2進アドレス指定方式「PPbbbbxxxxxx
xx」が、1−14番の14個のメモリ・バッファに用
いられ、PP1111bbbbxxxxが、0番のオー
バーフロー・メモリ・バッファに用いられるが、ここ
で、PPは、フレームの転送元であるFポートを識別
し、bbbbは、現在、フレームが納められているメモ
リ・バッファ番号を識別する。
【0025】II.復号器アークテクチャー 図4に示すように、本発明の望ましい実施例は、受信器
414内に配置された復号器413であり、メモリ・イ
ンターフェイス420に対する送信に備えて、光学イン
ターフェイス412から受信した入力20ビット幅デー
タ・ストリーム405を、16ビット幅データ・ストリ
ーム421に迅速に復号化する(クロック・サイクル毎
に2文字)ために用いられる。
414内に配置された復号器413であり、メモリ・イ
ンターフェイス420に対する送信に備えて、光学イン
ターフェイス412から受信した入力20ビット幅デー
タ・ストリーム405を、16ビット幅データ・ストリ
ーム421に迅速に復号化する(クロック・サイクル毎
に2文字)ために用いられる。
【0026】図5において、復号器413は、20ビッ
ト・データの第1の10ビットを、8ビットのデータ・
ストリーム512と、正のディスパリティ、又は負のデ
ィスパリティのいずれかを選択するための桁上げを示
す、実行ディスパリティ・ビット515とに変換するた
めの、10/8ビット復号器512から構成される。と
いうのは、データ・ストリーム405の第1の10ビッ
トの復号化が、第2の10ビットの実行ディスパリティ
の関数となるためである。正の第2の10ビット・10
/8ビット復号器520が、20ビット・データの第2
の10ビット(従って、上位10ビットに正の桁上げが
ある場合には、下位の10ビット)を8ビット・データ
・ストリーム522に復号化するために用いられ、第2
の負の10ビット・10/8ビット・復号器530が、
20ビット・データの第2の10ビット(従って、上位
10ビットに負の桁上げがある場合には、下位の10ビ
ット)を8ビット・データ・ストリーム532に変換す
るために用いられる。8ビット・データ・ストリーム出
力522及び524は、実行ディスパリティ・ビット5
15と共に、マルチプレクサ540に入力され、負の実
行ディスパリティ結果532、又は正の実行ディスパリ
ティ結果522のいずれかが選択される。この出力が復
号器510の出力と結合されて、16ビット出力421
が生成される。本発明は、53MHzクロックの1周期
内に、2つの伝送コードを伝送し、またその正しい方の
選択を可能として、266メガボー、531メガボー、
又は1ギガボーのファイバ・チャンネル・ポートのスル
ープットを十分に支援する。
ト・データの第1の10ビットを、8ビットのデータ・
ストリーム512と、正のディスパリティ、又は負のデ
ィスパリティのいずれかを選択するための桁上げを示
す、実行ディスパリティ・ビット515とに変換するた
めの、10/8ビット復号器512から構成される。と
いうのは、データ・ストリーム405の第1の10ビッ
トの復号化が、第2の10ビットの実行ディスパリティ
の関数となるためである。正の第2の10ビット・10
/8ビット復号器520が、20ビット・データの第2
の10ビット(従って、上位10ビットに正の桁上げが
ある場合には、下位の10ビット)を8ビット・データ
・ストリーム522に復号化するために用いられ、第2
の負の10ビット・10/8ビット・復号器530が、
20ビット・データの第2の10ビット(従って、上位
10ビットに負の桁上げがある場合には、下位の10ビ
ット)を8ビット・データ・ストリーム532に変換す
るために用いられる。8ビット・データ・ストリーム出
力522及び524は、実行ディスパリティ・ビット5
15と共に、マルチプレクサ540に入力され、負の実
行ディスパリティ結果532、又は正の実行ディスパリ
ティ結果522のいずれかが選択される。この出力が復
号器510の出力と結合されて、16ビット出力421
が生成される。本発明は、53MHzクロックの1周期
内に、2つの伝送コードを伝送し、またその正しい方の
選択を可能として、266メガボー、531メガボー、
又は1ギガボーのファイバ・チャンネル・ポートのスル
ープットを十分に支援する。
【0027】III. 符号器アークテクチャー 本発明は又、ディスパリティ選択を用いて、高速度でG
LM光学インターフェイス412に送信するために、F
IFO送信バッファ442からの16ビット幅の出力デ
ータ・ストリーム417の、20ビット幅データ419
への高速符号化(53MHzのクロック・レートで、ク
ロックサイクル毎に2文字)を支援する、送信器416
(図4)において具現化することも可能である。
LM光学インターフェイス412に送信するために、F
IFO送信バッファ442からの16ビット幅の出力デ
ータ・ストリーム417の、20ビット幅データ419
への高速符号化(53MHzのクロック・レートで、ク
ロックサイクル毎に2文字)を支援する、送信器416
(図4)において具現化することも可能である。
【0028】図6には、16ビット・データ・ワード6
05を20ビット符号器出力675に符号化するための
符号器600が示されている。16ビット・データ・ワ
ードは、特殊文字符号器630に入力するための第1の
8ビット[15:8]612と、負のディスパリティ符
号器640、及び正のディスパリティ符号器650に同
時に入力するための下位の8ビット[7:0]とに分割
される。
05を20ビット符号器出力675に符号化するための
符号器600が示されている。16ビット・データ・ワ
ードは、特殊文字符号器630に入力するための第1の
8ビット[15:8]612と、負のディスパリティ符
号器640、及び正のディスパリティ符号器650に同
時に入力するための下位の8ビット[7:0]とに分割
される。
【0029】マルチプレクサ645は、負のディスパリ
ティ符号器出力642、及び正のディスパリティ符号器
出力652を受信する。特殊文字符号器は、10ビット
の第1の符号化出力、及び実行ディスパリティ信号63
4を出力する。実行ディスパリティ信号634は、マル
チプレクサ645を作動させて、負のディスパリティ符
号器640、又は正のディスパリティ符号器650のい
ずれかの10ビット出力を選択するために用いられる。
マルチプレクサ645の10ビット出力647が、特殊
文字符号器の10ビット出力632と組み合わせられ
て、20ビット符号化ワード675が形成されるが、1
0ビット出力647は、第2の10ビット[9:0]に
対応し、10ビット出力632は、第1の10ビット
[19:10]に対応する。
ティ符号器出力642、及び正のディスパリティ符号器
出力652を受信する。特殊文字符号器は、10ビット
の第1の符号化出力、及び実行ディスパリティ信号63
4を出力する。実行ディスパリティ信号634は、マル
チプレクサ645を作動させて、負のディスパリティ符
号器640、又は正のディスパリティ符号器650のい
ずれかの10ビット出力を選択するために用いられる。
マルチプレクサ645の10ビット出力647が、特殊
文字符号器の10ビット出力632と組み合わせられ
て、20ビット符号化ワード675が形成されるが、1
0ビット出力647は、第2の10ビット[9:0]に
対応し、10ビット出力632は、第1の10ビット
[19:10]に対応する。
【0030】本発明を、望ましい実施例に関連して例示
及び説明したが、本発明は、示される特定の構造に限定
されるものではない。当業者には明らかなように、より
広い態様において、本発明の精神及び範囲を逸脱するこ
となく、特許請求の範囲内において、さまざまな変更及
び修正をなすことも可能である。
及び説明したが、本発明は、示される特定の構造に限定
されるものではない。当業者には明らかなように、より
広い態様において、本発明の精神及び範囲を逸脱するこ
となく、特許請求の範囲内において、さまざまな変更及
び修正をなすことも可能である。
【0031】以下に、本発明の実施態様を列挙する。
【0032】1.光学インターフェイスから受信した2
0ビット幅の入力データを、16ビット幅のデータへと
復号化するための装置において、20ビット・データの
第1の10ビットを8ビットに変換するための第1の1
0ビット・10/8ビット復号器と、20ビット・デー
タの第2の10ビットを8ビットに変換するための正の
第2の10ビット・10/8ビット復号器と、20ビッ
ト・データの第2の10ビットを8ビットに変換するた
めの負の第2の10ビット・10/8ビット復号器とか
らなり、第1の10ビット復号器に入力される実行ディ
スパリティが、復号化される最後の20ビット・データ
に基づき、出力される実行ディスパリティが、第1又は
第2の10ビット復号器出力を選択するために使用さ
れ、更に、第1の10ビット復号化出力の実行ディスパ
リティの出力に基づいて、正の第2の10ビット・ディ
スパリティ復号器の復号化と、負の第2の10ビット・
ディスパリティ復号器の符号化との間を選択するための
マルチプレクサからなり、第1の10ビット・10/8
ビット復号器の出力、及びマルチプレクサの出力が、1
6ビット復号化出力を形成するために連結されることを
特徴とする、復号化装置。
0ビット幅の入力データを、16ビット幅のデータへと
復号化するための装置において、20ビット・データの
第1の10ビットを8ビットに変換するための第1の1
0ビット・10/8ビット復号器と、20ビット・デー
タの第2の10ビットを8ビットに変換するための正の
第2の10ビット・10/8ビット復号器と、20ビッ
ト・データの第2の10ビットを8ビットに変換するた
めの負の第2の10ビット・10/8ビット復号器とか
らなり、第1の10ビット復号器に入力される実行ディ
スパリティが、復号化される最後の20ビット・データ
に基づき、出力される実行ディスパリティが、第1又は
第2の10ビット復号器出力を選択するために使用さ
れ、更に、第1の10ビット復号化出力の実行ディスパ
リティの出力に基づいて、正の第2の10ビット・ディ
スパリティ復号器の復号化と、負の第2の10ビット・
ディスパリティ復号器の符号化との間を選択するための
マルチプレクサからなり、第1の10ビット・10/8
ビット復号器の出力、及びマルチプレクサの出力が、1
6ビット復号化出力を形成するために連結されることを
特徴とする、復号化装置。
【0033】2.正の第2の10ビット・10/8ビッ
ト復号器は、さらに、復号化される上位10ビットの実
行ディスパリティが正であると想定して、第2の10ビ
ットを受信するための入力を備えることを特徴とする、
前項1に記載の高速復号化装置。
ト復号器は、さらに、復号化される上位10ビットの実
行ディスパリティが正であると想定して、第2の10ビ
ットを受信するための入力を備えることを特徴とする、
前項1に記載の高速復号化装置。
【0034】3.負の第2の10ビット・10/8ビッ
ト復号器は、さらに、復号化される上位10ビットの実
行ディスパリティが負であると想定して、第2の10ビ
ットを復号化するために、10ビットを受信する入力を
備えることを特徴とする、前項1に記載の高速復号化装
置。
ト復号器は、さらに、復号化される上位10ビットの実
行ディスパリティが負であると想定して、第2の10ビ
ットを復号化するために、10ビットを受信する入力を
備えることを特徴とする、前項1に記載の高速復号化装
置。
【0035】4.マルチプレクサは、さらに、マルチプ
レクサへの復号化された第1の10ビットの実行ディス
パリティを受信するための入力を備え、マルチプレクサ
は、復号化された第1の10ビットの入力された実行デ
ィスパリティに基づいて、正の第2の10ビット復号
器、又は負の第2の10ビット復号器のいずれかの出力
を選択することを特徴とする、前項1に記載の高速復号
化装置。
レクサへの復号化された第1の10ビットの実行ディス
パリティを受信するための入力を備え、マルチプレクサ
は、復号化された第1の10ビットの入力された実行デ
ィスパリティに基づいて、正の第2の10ビット復号
器、又は負の第2の10ビット復号器のいずれかの出力
を選択することを特徴とする、前項1に記載の高速復号
化装置。
【0036】5.光学インターフェイスから受信した2
0ビット幅のデータを、16ビット幅のデータに復号化
するための方法において、復号化されるデータの最後の
20ビットに基づいて、第1の10ビットを8ビット幅
のデータに復号化するステップと、正の実行ディスパリ
ティを備えた第2の10ビットを、8ビット幅のデータ
に復号化するステップと、負の実行ディスパリティを備
えた第2の10ビットを、8ビット幅のデータに復号化
するステップと、復号化された第1の10ビットが、正
の実行ディスパリティ、又は負の実行ディスパリティの
いずれを備えているかを確認するステップと、復号化さ
れた第1の10ビットが、正の実行ディスパリティを備
えることを確認した場合、正の実行ディスパリティを備
えた、復号化された第2の10ビットを選択するステッ
プと、復号化された第1の10ビットが、負の実行ディ
スパリティを備えることを確認した場合、負の実行ディ
スパリティを想定して、復号化された第2の10ビット
を選択するステップと、復号化された第1の10ビット
を、選択された第2の10ビットと組み合わせることに
よって、16ビット幅のデータを生成するステップと、
を含む復号化方法。
0ビット幅のデータを、16ビット幅のデータに復号化
するための方法において、復号化されるデータの最後の
20ビットに基づいて、第1の10ビットを8ビット幅
のデータに復号化するステップと、正の実行ディスパリ
ティを備えた第2の10ビットを、8ビット幅のデータ
に復号化するステップと、負の実行ディスパリティを備
えた第2の10ビットを、8ビット幅のデータに復号化
するステップと、復号化された第1の10ビットが、正
の実行ディスパリティ、又は負の実行ディスパリティの
いずれを備えているかを確認するステップと、復号化さ
れた第1の10ビットが、正の実行ディスパリティを備
えることを確認した場合、正の実行ディスパリティを備
えた、復号化された第2の10ビットを選択するステッ
プと、復号化された第1の10ビットが、負の実行ディ
スパリティを備えることを確認した場合、負の実行ディ
スパリティを想定して、復号化された第2の10ビット
を選択するステップと、復号化された第1の10ビット
を、選択された第2の10ビットと組み合わせることに
よって、16ビット幅のデータを生成するステップと、
を含む復号化方法。
【0037】6.正の実行ディスパリティに関する第2
の10ビットを復号化するステップが、さらに、復号化
される上位10ビットの実行ディスパリティが正である
と想定して、第2の10ビットを復号化するために、第
2の10ビットを、正の第2の10ビット・10/8ビ
ット復号器に入力するステップを含むことを特徴とす
る、前項5に記載の高速復号化方法。
の10ビットを復号化するステップが、さらに、復号化
される上位10ビットの実行ディスパリティが正である
と想定して、第2の10ビットを復号化するために、第
2の10ビットを、正の第2の10ビット・10/8ビ
ット復号器に入力するステップを含むことを特徴とす
る、前項5に記載の高速復号化方法。
【0038】7.正の実行ディスパリティに関する第2
の10ビットを復号化するステップが、さらに、復号化
される上位10ビットの実行ディスパリティが正である
と想定して、第2の10ビットを復号化するために、第
2の10ビットを、正の第2の10ビット・10/8ビ
ット復号器に入力するステップを含むことを特徴とす
る、前項5に記載の高速復号化方法。
の10ビットを復号化するステップが、さらに、復号化
される上位10ビットの実行ディスパリティが正である
と想定して、第2の10ビットを復号化するために、第
2の10ビットを、正の第2の10ビット・10/8ビ
ット復号器に入力するステップを含むことを特徴とす
る、前項5に記載の高速復号化方法。
【0039】8.正の実行ディスパリティを選択するス
テップ、及び負の実行ディスパリティを選択するステッ
プが、さらに、復号化された第1の10ビットの実行デ
ィスパリティを、マルチプレクサに入力するステップ
と、マルチプレクサを作動させて、第2の10ビット復
号器出力の正の実行ディスパリティ、又は負の実行ディ
スパリティのいずれかを選択し、出力するステップを含
むことを特徴とする、前項5に記載の高速復号化方法。
テップ、及び負の実行ディスパリティを選択するステッ
プが、さらに、復号化された第1の10ビットの実行デ
ィスパリティを、マルチプレクサに入力するステップ
と、マルチプレクサを作動させて、第2の10ビット復
号器出力の正の実行ディスパリティ、又は負の実行ディ
スパリティのいずれかを選択し、出力するステップを含
むことを特徴とする、前項5に記載の高速復号化方法。
【0040】9.16ビット幅のデータを生成するステ
ップが、さらに、第1の10ビット・10/8ビット復
号器の出力と、マルチプレクサの出力とを、16ビット
幅のデータへと連結するステップを含むことを特徴とす
る、前項8に記載の高速復号化方法。
ップが、さらに、第1の10ビット・10/8ビット復
号器の出力と、マルチプレクサの出力とを、16ビット
幅のデータへと連結するステップを含むことを特徴とす
る、前項8に記載の高速復号化方法。
【0041】
【発明の効果】本発明は上述のように構成したので、フ
ァイバ・チャンネル工業規格を実現するように、性能及
び柔軟性が現存するシステムよりもはるかに高い、光フ
ァイバ・ネットワーク上でのクラス2転送に対して、新
規且つ改良型のシステム、特にクロック・サイクル毎に
2文字ずつ、伝送コードの復号化及び符号化を行う方法
及び装置を提供し、第1の10ビットと下位の10ビッ
トを同時に復号化することにより、最高で53MHzと
いう高速度での完全な復号化が保証されるという効果が
ある。
ァイバ・チャンネル工業規格を実現するように、性能及
び柔軟性が現存するシステムよりもはるかに高い、光フ
ァイバ・ネットワーク上でのクラス2転送に対して、新
規且つ改良型のシステム、特にクロック・サイクル毎に
2文字ずつ、伝送コードの復号化及び符号化を行う方法
及び装置を提供し、第1の10ビットと下位の10ビッ
トを同時に復号化することにより、最高で53MHzと
いう高速度での完全な復号化が保証されるという効果が
ある。
【図1】ファイバ・チャンネル工業規格に従って、光フ
ァイバ・ネットワークを介して通信される、従来技術に
よる可変長フレームの概略図である。
ァイバ・ネットワークを介して通信される、従来技術に
よる可変長フレームの概略図である。
【図2】代表的なファイバ・チャンネル・アークテクチ
ャーのブロック図である。
ャーのブロック図である。
【図3】複数のチャンネル・モジュールを利用する、本
発明に従って構成された高性能光ファイバ・スイッチを
示す、本発明の概略的な回路図である。
発明に従って構成された高性能光ファイバ・スイッチを
示す、本発明の概略的な回路図である。
【図4】図3のチャンネル・モジュールの1つのブロッ
ク図である。
ク図である。
【図5】20/16ビット復号器に関する復号器アーク
テクチャーを示す、本発明の概略的な回路図である。
テクチャーを示す、本発明の概略的な回路図である。
【図6】16/20ビット符号器に関する符号器アーク
テクチャーを示す、本発明の概略的な回路図である。
テクチャーを示す、本発明の概略的な回路図である。
100 ファイバ・チャンネル・ネットワーク 110 ファイバ・チャンネル・ファブリック 120 ワークステーション 122 メイン・フレーム 124 スーパー・コンピュータ 126 テープ・サブシステム 128 ディスク・サブシステム 130 表示サブシステム 510 第1の10ビット・10/8ビット復号器 520 第2の正の10ビット・10/8ビット復号器 530 第2の負の10ビット・10/8ビット復号器 540 マルチプレクサ 600 符号器 630 特殊文字符号器 640 負のディスパリティ符号器 645 マルチプレクサ 650 正のディスパリティ符号器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウー,ウェイン カナダ国オンタリオ・エム9ダヴリュー・ 6エックス6,レクスデイル,キング・プ レート・クレセント・6
Claims (1)
- 【請求項1】 光学インターフェイスから受信した20
ビット幅の入力データを、16ビット幅のデータへと復
号化するための装置において、 20ビット・データの第1の10ビットを8ビットに変
換するための第1の10ビット・10/8ビット復号器
と、 20ビット・データの第2の10ビットを8ビットに変
換するための正の第2の10ビット・10/8ビット復
号器と、 20ビット・データの第2の10ビットを8ビットに変
換するための負の第2の10ビット・10/8ビット復
号器とからなり、第1の10ビット復号器に入力される
実行ディスパリティが、復号化される最後の20ビット
・データに基づき、出力される実行ディスパリティが、
第1又は第2の10ビット復号器出力を選択するために
使用され、更に、 第1の10ビット復号化出力の実行ディスパリティの出
力に基づいて、正の第2の10ビット・ディスパリティ
復号器の復号化と、負の第2の10ビット・ディスパリ
ティ復号器の符号化との間を選択するためのマルチプレ
クサからなり、第1の10ビット・10/8ビット復号
器の出力、及びマルチプレクサの出力が、16ビット復
号化出力を形成するために連結されることを特徴とす
る、復号化装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US548504 | 1995-10-26 | ||
US08/548,504 US5592160A (en) | 1995-10-26 | 1995-10-26 | Method and apparatus for transmission code decoding and encoding |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09153809A true JPH09153809A (ja) | 1997-06-10 |
Family
ID=24189132
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8273212A Pending JPH09153809A (ja) | 1995-10-26 | 1996-10-16 | 伝送コード復号化及び符号化のための方法及び装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5592160A (ja) |
JP (1) | JPH09153809A (ja) |
CA (1) | CA2183195A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1165980A (ja) * | 1997-08-15 | 1999-03-09 | Hitachi Ltd | 記憶装置付きファブリックおよびこれの制御装置 |
JP2010213263A (ja) * | 2009-02-10 | 2010-09-24 | Panasonic Corp | 送信装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2853672B2 (ja) * | 1996-09-11 | 1999-02-03 | 日本電気株式会社 | 演算処理装置 |
US6031842A (en) * | 1996-09-11 | 2000-02-29 | Mcdata Corporation | Low latency shared memory switch architecture |
US5894481A (en) * | 1996-09-11 | 1999-04-13 | Mcdata Corporation | Fiber channel switch employing distributed queuing |
WO1998023060A1 (fr) * | 1996-11-22 | 1998-05-28 | Sony Corporation | Procede et dispositif de transmission des donnees |
US6185203B1 (en) | 1997-02-18 | 2001-02-06 | Vixel Corporation | Fibre channel switching fabric |
US6118776A (en) | 1997-02-18 | 2000-09-12 | Vixel Corporation | Methods and apparatus for fiber channel interconnection of private loop devices |
US6160813A (en) | 1997-03-21 | 2000-12-12 | Brocade Communications Systems, Inc. | Fibre channel switching system and method |
US6697075B1 (en) * | 1997-03-27 | 2004-02-24 | Hewlett-Packard Development Company, L.P. | Decoder system capable of performing a plural-stage process |
US6295010B1 (en) * | 1998-07-02 | 2001-09-25 | Seagate Technology, Llc | 8B/10B encoder system and method |
JP4026255B2 (ja) * | 1998-12-18 | 2007-12-26 | ソニー株式会社 | データ伝送方法及び装置 |
US6323789B1 (en) * | 1999-08-16 | 2001-11-27 | Georgia Tech Research Corporation | Method and apparatus for combining a plurality of 8B/10B encoded data streams |
KR100358353B1 (ko) * | 1999-12-27 | 2002-10-25 | 한국전자통신연구원 | 러닝 디스패리티 에러 검출 장치 및 방법 |
US8282616B2 (en) * | 2006-12-22 | 2012-10-09 | Sca Hygiene Products Ab | Pant-type absorbent article and a method for producing pant-type absorbent articles |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3761697A (en) * | 1971-11-17 | 1973-09-25 | Int Standard Electric Corp | Data processor interface |
CA1320257C (en) * | 1989-04-20 | 1993-07-13 | Ernst August Munter | Method and apparatus for input-buffered asynchronous transfer mode switching |
US5185736A (en) * | 1989-05-12 | 1993-02-09 | Alcatel Na Network Systems Corp. | Synchronous optical transmission system |
JP2803262B2 (ja) * | 1989-12-15 | 1998-09-24 | 日本電気株式会社 | パケット・スイッチ |
US5247626A (en) * | 1990-05-29 | 1993-09-21 | Advanced Micro Devices, Inc. | Fddi controller having flexible buffer management |
US5136582A (en) * | 1990-05-29 | 1992-08-04 | Advanced Micro Devices, Inc. | Memory management system and method for network controller |
DE69131089T2 (de) * | 1990-10-20 | 1999-08-26 | Fujitsu Ltd. | ATM-Vermittlungseinheit |
US5384773A (en) * | 1991-03-29 | 1995-01-24 | International Business Machines Corp. | Multi-media analog/digital/optical switching apparatus |
US5313582A (en) * | 1991-04-30 | 1994-05-17 | Standard Microsystems Corporation | Method and apparatus for buffering data within stations of a communication network |
EP0523276B1 (de) * | 1991-07-19 | 1996-04-03 | Siemens Aktiengesellschaft | Verfahren und Schaltungsanordnung zum Einrichten von virtuellen Verbindungen über ein ATM-Verbindungsleitungsbündel |
US5291481A (en) * | 1991-10-04 | 1994-03-01 | At&T Bell Laboratories | Congestion control for high speed packet networks |
JP2751698B2 (ja) * | 1991-12-13 | 1998-05-18 | 日本電気株式会社 | 自己ルーチングスイッチ回路 |
DE69224825T2 (de) * | 1992-06-01 | 1998-07-16 | Alsthom Cge Alcatel | Koppeleinrichtung |
US5390184A (en) * | 1993-09-30 | 1995-02-14 | Northern Telecom Limited | Flexible scheduling mechanism for ATM switches |
US5418779A (en) * | 1994-03-16 | 1995-05-23 | The Trustee Of Columbia University Of New York | High-speed switched network architecture |
-
1995
- 1995-10-26 US US08/548,504 patent/US5592160A/en not_active Expired - Fee Related
-
1996
- 1996-08-13 CA CA002183195A patent/CA2183195A1/en not_active Abandoned
- 1996-10-16 JP JP8273212A patent/JPH09153809A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1165980A (ja) * | 1997-08-15 | 1999-03-09 | Hitachi Ltd | 記憶装置付きファブリックおよびこれの制御装置 |
JP2010213263A (ja) * | 2009-02-10 | 2010-09-24 | Panasonic Corp | 送信装置 |
Also Published As
Publication number | Publication date |
---|---|
US5592160A (en) | 1997-01-07 |
CA2183195A1 (en) | 1997-04-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5610745A (en) | Method and apparatus for tracking buffer availability | |
US5872822A (en) | Method and apparatus for memory sequencing | |
US6862293B2 (en) | Method and apparatus for providing optimized high speed link utilization | |
US6240096B1 (en) | Fibre channel switch employing distributed queuing | |
US5835496A (en) | Method and apparatus for data alignment | |
US7068651B2 (en) | Fibre channel address adaptor having data buffer extension and address mapping in a fibre channel switch | |
US8005105B2 (en) | Method and system for configuring fibre channel ports | |
US6047002A (en) | Communication traffic circle system and method for performing packet conversion and routing between different packet formats including an instruction field | |
US6510161B2 (en) | Low latency shared memory switch architecture | |
US5905873A (en) | System and method of routing communications data with multiple protocols using crossbar switches | |
US8081650B2 (en) | Method and system for selecting virtual lanes in fibre channel switches | |
JPH09153809A (ja) | 伝送コード復号化及び符号化のための方法及び装置 | |
US8072988B2 (en) | Method and system for buffer-to-buffer credit recovery in fibre channel systems using virtual and/or pseudo virtual lanes | |
US9118586B2 (en) | Multi-speed cut through operation in fibre channel switches | |
EP1701468A1 (en) | Variable communication capacity data transmission device | |
US6535522B1 (en) | Multiple protocol interface and method for use in a communications system | |
JP3759112B2 (ja) | スケーラブル・インターフェースおよびその上でデータを伝送する方法 | |
US6522271B2 (en) | Method and apparatus for transmission on a 2-bit channel using 3b/4b code | |
US7583597B2 (en) | Method and system for improving bandwidth and reducing idles in fibre channel switches | |
US7508800B1 (en) | Block code mapping system and method | |
EP0766429A2 (en) | Method and apparatus for buffer management |