JPH09130248A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH09130248A JPH09130248A JP28293195A JP28293195A JPH09130248A JP H09130248 A JPH09130248 A JP H09130248A JP 28293195 A JP28293195 A JP 28293195A JP 28293195 A JP28293195 A JP 28293195A JP H09130248 A JPH09130248 A JP H09130248A
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Abstract
(57)【要約】
【課題】サンプリング，ホールド各期間の状態遷移時に
電源回路に流れるスパイク電流を分散し電源電圧の過渡
的変動を除去しＡ／Ｄ変換精度を向上させる。 【解決手段】タイミング制御回路５が、サンプルホール
ド周期対応のビット変換部１の動作用のサンプルホール
ド信号ＳＨ１を発生するクロック発生回路５１と、信号
ＳＨ１を半周期分遅延してビット変換部２の動作用のサ
ンプルホールド信号ＳＨ２を発生する遅延回路５２と、
信号ＳＨ１を一定時間ｔ遅延しビット変換部３の動作用
の信号ＳＨ３を発生する遅延回路５３と、信号ＳＨ２を
一定時間ｔ遅延しビット変換部４の動作用の信号ＳＨ４
を発生する遅延回路５４とを備える。
電源回路に流れるスパイク電流を分散し電源電圧の過渡
的変動を除去しＡ／Ｄ変換精度を向上させる。 【解決手段】タイミング制御回路５が、サンプルホール
ド周期対応のビット変換部１の動作用のサンプルホール
ド信号ＳＨ１を発生するクロック発生回路５１と、信号
ＳＨ１を半周期分遅延してビット変換部２の動作用のサ
ンプルホールド信号ＳＨ２を発生する遅延回路５２と、
信号ＳＨ１を一定時間ｔ遅延しビット変換部３の動作用
の信号ＳＨ３を発生する遅延回路５３と、信号ＳＨ２を
一定時間ｔ遅延しビット変換部４の動作用の信号ＳＨ４
を発生する遅延回路５４とを備える。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換器に関
し、特にパイプライン型のＡ／Ｄ変換器に関する。
し、特にパイプライン型のＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】アナログ信号をディジタル信号に変換す
るＡ／Ｄ変換器としては、積分型や逐次比較型などの各
種のＡ／Ｄ変換器が実用されている。積分型Ａ／Ｄ変換
器は、積分コンデンサのキャパシタンスや比較器のオフ
セット電圧が誤差要因とならず直線性が良いが、変換動
作が遅いという欠点を有している。一方、逐次型Ａ／Ｄ
変換器は、比較的高速変換可能であるが、その本質的な
動作は、まずアナログ信号のサンプルホールド後、最上
位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの
変換動作を時系列的に直列処理しているため、各構成要
素の動作効率が低くさらなる高速化は困難である。
るＡ／Ｄ変換器としては、積分型や逐次比較型などの各
種のＡ／Ｄ変換器が実用されている。積分型Ａ／Ｄ変換
器は、積分コンデンサのキャパシタンスや比較器のオフ
セット電圧が誤差要因とならず直線性が良いが、変換動
作が遅いという欠点を有している。一方、逐次型Ａ／Ｄ
変換器は、比較的高速変換可能であるが、その本質的な
動作は、まずアナログ信号のサンプルホールド後、最上
位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの
変換動作を時系列的に直列処理しているため、各構成要
素の動作効率が低くさらなる高速化は困難である。
【０００３】このＡ／Ｄ変換器のさらなる高速化の方法
として、例えば、特開昭６２−３６９２２号公報（文献
１）記載のパイプライン型のＡ／Ｄ変換器が提案されて
いる。
として、例えば、特開昭６２−３６９２２号公報（文献
１）記載のパイプライン型のＡ／Ｄ変換器が提案されて
いる。
【０００４】文献１記載の従来のＡ／Ｄ変換器をブロッ
クで示す図５を参照すると、この従来のＡ／Ｄ変換器
は、４ビットのＡ／Ｄ変換器であり、アナログの入力信
号電圧ＶＩＮの供給を受け基準電圧ＶＲ１と比較して１
ビットのディジタルコードＤＯ１に変換・出力するとと
もに信号電圧ＶＩＮと基準電圧ＶＲ１との差のアナログ
電圧ＶＯ１を出力する１段目のビット変換部１０１と、
アナログ電圧ＶＯ１の供給を受け基準電圧ＶＲ２と比較
して１ビットのディジタルコードＤＯ２に変換・出力す
るとともに信号電圧ＶＯ１と基準電圧ＶＲ２との差のア
ナログ電圧ＶＯ２を出力する２段目のビット変換部１０
２と、アナログ電圧ＶＯ２の供給を受け基準電圧ＶＲ３
と比較して１ビットのディジタルコードＤＯ３に変換・
出力するとともに信号電圧ＶＯ２と基準電圧ＶＲ３との
差のアナログ電圧ＶＯ３を出力する３段目のビット変換
部１０３と、アナログ電圧ＶＯ３の供給を受け基準電圧
ＶＲ４と比較して１ビットのディジタルコードＤＯ４に
変換・出力する４段目のビット変換部１０４と、全段の
ビット変換部１０１〜１０４の動作を制御するサンプル
ホールド信号ＳＨとクロック信号ＣＫとを供給するタイ
ミング制御回路１０５と、基準電圧ＶＲ１〜ＶＲ４とを
供給する基準電圧発生回路１０６とを備える。
クで示す図５を参照すると、この従来のＡ／Ｄ変換器
は、４ビットのＡ／Ｄ変換器であり、アナログの入力信
号電圧ＶＩＮの供給を受け基準電圧ＶＲ１と比較して１
ビットのディジタルコードＤＯ１に変換・出力するとと
もに信号電圧ＶＩＮと基準電圧ＶＲ１との差のアナログ
電圧ＶＯ１を出力する１段目のビット変換部１０１と、
アナログ電圧ＶＯ１の供給を受け基準電圧ＶＲ２と比較
して１ビットのディジタルコードＤＯ２に変換・出力す
るとともに信号電圧ＶＯ１と基準電圧ＶＲ２との差のア
ナログ電圧ＶＯ２を出力する２段目のビット変換部１０
２と、アナログ電圧ＶＯ２の供給を受け基準電圧ＶＲ３
と比較して１ビットのディジタルコードＤＯ３に変換・
出力するとともに信号電圧ＶＯ２と基準電圧ＶＲ３との
差のアナログ電圧ＶＯ３を出力する３段目のビット変換
部１０３と、アナログ電圧ＶＯ３の供給を受け基準電圧
ＶＲ４と比較して１ビットのディジタルコードＤＯ４に
変換・出力する４段目のビット変換部１０４と、全段の
ビット変換部１０１〜１０４の動作を制御するサンプル
ホールド信号ＳＨとクロック信号ＣＫとを供給するタイ
ミング制御回路１０５と、基準電圧ＶＲ１〜ＶＲ４とを
供給する基準電圧発生回路１０６とを備える。
【０００５】説明の便宜上の代表として２段目のビット
変換部１０２の構成をブロックで示す図６を参照する
と、サンプルホールド信号ＳＨの供給に応答して信号Ｖ
０１をホールドしホールド信号ＶＡを出力するサンプル
ホールド回路２１と、ホールド信号ＶＡと基準電圧ＶＲ
２とを比較し差電圧ＶＢを出力するアナログ減算器２２
と、差信号ＶＢの値に応答してＶＤの値を’１’，’
０’のいずれか一方の値に設定するとともにスイッチ２
６の制御信号ＶＣを出力する制御回路２３と、パイプラ
イン動作を行うためのレジスタとして機能するためクロ
ックＣＫに同期して信号ＤＯ１，ＶＤをそれぞれラッチ
し信号ＤＯ１，ＤＯ２をそれぞれ出力するＤフリップフ
ロップ（以下ＦＦ）２４，２５と、信号ＶＣの制御に応
答して信号ＶＡ，ＶＢのいずれか一方を信号ＶＯ２とし
て出力するスイッチ２６とを備える。
変換部１０２の構成をブロックで示す図６を参照する
と、サンプルホールド信号ＳＨの供給に応答して信号Ｖ
０１をホールドしホールド信号ＶＡを出力するサンプル
ホールド回路２１と、ホールド信号ＶＡと基準電圧ＶＲ
２とを比較し差電圧ＶＢを出力するアナログ減算器２２
と、差信号ＶＢの値に応答してＶＤの値を’１’，’
０’のいずれか一方の値に設定するとともにスイッチ２
６の制御信号ＶＣを出力する制御回路２３と、パイプラ
イン動作を行うためのレジスタとして機能するためクロ
ックＣＫに同期して信号ＤＯ１，ＶＤをそれぞれラッチ
し信号ＤＯ１，ＤＯ２をそれぞれ出力するＤフリップフ
ロップ（以下ＦＦ）２４，２５と、信号ＶＣの制御に応
答して信号ＶＡ，ＶＢのいずれか一方を信号ＶＯ２とし
て出力するスイッチ２６とを備える。
【０００６】１，３，４各段目のビット変換部１０１，
１０３，１０４は構成要素の符号がそれぞれ１０番台，
３０番台，４０番台となる他はビット変換部１０２と基
本的には同様の構成であるが、ビット変換部１０１は初
段であり当然前段からのデータビットはないのでＦＦ２
４対応のＦＦ１４を含まず、ビット変換部１０３，１０
４はデータビット数の増加に対応して対応のＦＦをそれ
ぞれＦＦ３４Ａ，３４Ｂの２個，ＦＦ４４Ａ，４４Ｂ，
４４Ｃの３個含む。またビット変換部１０４はスイッチ
２６対応のスイッチ１６を備えない。
１０３，１０４は構成要素の符号がそれぞれ１０番台，
３０番台，４０番台となる他はビット変換部１０２と基
本的には同様の構成であるが、ビット変換部１０１は初
段であり当然前段からのデータビットはないのでＦＦ２
４対応のＦＦ１４を含まず、ビット変換部１０３，１０
４はデータビット数の増加に対応して対応のＦＦをそれ
ぞれＦＦ３４Ａ，３４Ｂの２個，ＦＦ４４Ａ，４４Ｂ，
４４Ｃの３個含む。またビット変換部１０４はスイッチ
２６対応のスイッチ１６を備えない。
【０００７】次に、図５，図６および動作タイムチャー
トを示す図７を参照して、従来のＡ／Ｄ変換器の動作に
ついて説明すると、まず、クロックＣＫとサンプルホー
ルド信号ＳＨとは同一タイミングで相互に同期がとれて
いるものとする。第１段のビット変換部１０１のサンプ
ルホールド回路１１は任意の時刻Ｔ０のサンプルホール
ド信号ＳＨの立上りエッジに応答して入力信号ＶＩＮを
サンプルホールドし、アナログ減算器１２はこのホール
ド信号ＶＡと基準電圧ＶＲ１と比較する。比較結果、信
号ＶＡが電圧ＶＲ１より大きい場合は制御回路１３は信
号ＶＤを’１’にするとともに信号ＶＣによりスイッチ
２６を２側に接続し差信号ＶＢをＶＯ１として出力す
る。また次の時刻Ｔ１のクロックＣＫの立上りエッジに
応答してＦＦ１５の値’１’を信号ＤＯ１として出力す
る。上記比較結果、信号ＶＡが電圧ＶＲ１より小きい場
合は制御回路１３は信号ＶＤを’０’にするとともに信
号ＶＣによりスイッチ２６を１側に接続しホールド信号
ＶＢをＶＯ１として出力する。また次の時刻Ｔ１のクロ
ックＣＫの立上りエッジに応答してＦＦ１５の値’０’
を信号ＤＯ１として出力する。第２段のビット変換部１
０２も同様の動作を行い次の時刻Ｔ２のクロックに同期
して信号ＶＯ２，ＤＯ２を出力すると同時に信号ＤＯ１
を時刻Ｔ２のクロックに同期して出力する。以下同様に
ビット変換部１０３は時刻Ｔ３で信号ＶＯ３，ＤＯ３，
ＤＯ２，ＤＯ１を出力する。ビット変換部１０４は時刻
Ｔ４で信号ＤＯ４，ＤＯ３，ＤＯ２，ＤＯ１すなわち全
ビットの値を出力する。このように各段をパイプライン
的に処理することにより、高速性と高精度とを両立する
ことができる。
トを示す図７を参照して、従来のＡ／Ｄ変換器の動作に
ついて説明すると、まず、クロックＣＫとサンプルホー
ルド信号ＳＨとは同一タイミングで相互に同期がとれて
いるものとする。第１段のビット変換部１０１のサンプ
ルホールド回路１１は任意の時刻Ｔ０のサンプルホール
ド信号ＳＨの立上りエッジに応答して入力信号ＶＩＮを
サンプルホールドし、アナログ減算器１２はこのホール
ド信号ＶＡと基準電圧ＶＲ１と比較する。比較結果、信
号ＶＡが電圧ＶＲ１より大きい場合は制御回路１３は信
号ＶＤを’１’にするとともに信号ＶＣによりスイッチ
２６を２側に接続し差信号ＶＢをＶＯ１として出力す
る。また次の時刻Ｔ１のクロックＣＫの立上りエッジに
応答してＦＦ１５の値’１’を信号ＤＯ１として出力す
る。上記比較結果、信号ＶＡが電圧ＶＲ１より小きい場
合は制御回路１３は信号ＶＤを’０’にするとともに信
号ＶＣによりスイッチ２６を１側に接続しホールド信号
ＶＢをＶＯ１として出力する。また次の時刻Ｔ１のクロ
ックＣＫの立上りエッジに応答してＦＦ１５の値’０’
を信号ＤＯ１として出力する。第２段のビット変換部１
０２も同様の動作を行い次の時刻Ｔ２のクロックに同期
して信号ＶＯ２，ＤＯ２を出力すると同時に信号ＤＯ１
を時刻Ｔ２のクロックに同期して出力する。以下同様に
ビット変換部１０３は時刻Ｔ３で信号ＶＯ３，ＤＯ３，
ＤＯ２，ＤＯ１を出力する。ビット変換部１０４は時刻
Ｔ４で信号ＤＯ４，ＤＯ３，ＤＯ２，ＤＯ１すなわち全
ビットの値を出力する。このように各段をパイプライン
的に処理することにより、高速性と高精度とを両立する
ことができる。
【０００８】しかし、この従来のパイプライン型のＡ／
Ｄ変換器は、図５に示すように、クロックＣＫおよびサ
ンプルホールド信号ＳＨは各段のビット変換部１０１〜
１０４に並列に供給されるので、これらビット変換部１
０１〜１０４のサンプルホールド動作は全部同一タイミ
ングで行われる。したがって、これら各段のビット変換
部１０１〜１０４のサンプル期間とホールド期間の状態
遷移時においては４段分のビット変換部１０１〜１０４
の動作電流が同時に流れ、電源（図示省略）はこれら動
作電流をパルス状のスパイク電流ＩＰとして供給する。
また、同一タイミングで基準電圧発生回路１０６も基準
電圧ＶＲ１〜ＶＲ４を同時にスパイク電流として供給す
る。このスパイク電流ＩＰと配線インピーダンスによる
過渡応答により過渡的な電源電圧および基準電圧の変動
が生ずる。これら電源電圧および基準電圧の変動により
変換精度が低下する。このスパイク電流ＩＰの値が電源
許容電流値ＩＡを超えると電源が正常動作状態に復帰す
るための時間が必要となり、したがって過渡応答の収束
時間が長くなり変換精度がさらに低下する。また、基準
電圧発生回路においても同様である。
Ｄ変換器は、図５に示すように、クロックＣＫおよびサ
ンプルホールド信号ＳＨは各段のビット変換部１０１〜
１０４に並列に供給されるので、これらビット変換部１
０１〜１０４のサンプルホールド動作は全部同一タイミ
ングで行われる。したがって、これら各段のビット変換
部１０１〜１０４のサンプル期間とホールド期間の状態
遷移時においては４段分のビット変換部１０１〜１０４
の動作電流が同時に流れ、電源（図示省略）はこれら動
作電流をパルス状のスパイク電流ＩＰとして供給する。
また、同一タイミングで基準電圧発生回路１０６も基準
電圧ＶＲ１〜ＶＲ４を同時にスパイク電流として供給す
る。このスパイク電流ＩＰと配線インピーダンスによる
過渡応答により過渡的な電源電圧および基準電圧の変動
が生ずる。これら電源電圧および基準電圧の変動により
変換精度が低下する。このスパイク電流ＩＰの値が電源
許容電流値ＩＡを超えると電源が正常動作状態に復帰す
るための時間が必要となり、したがって過渡応答の収束
時間が長くなり変換精度がさらに低下する。また、基準
電圧発生回路においても同様である。
【０００９】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器は、全段のビット変換部のサンプル期間とホール
ド期間の動作状態遷移が同時に起こるため、この状態遷
移時に瞬間的に１段あたりの動作電流の段数倍のスパイ
ク電流が電源および基準電圧発生回路に流れ、このスパ
イク電流と配線インピーダンスによって生じる過渡応答
により、電源電圧および基準電圧の過渡的変動が生じ変
換精度が低下するという欠点があった。
変換器は、全段のビット変換部のサンプル期間とホール
ド期間の動作状態遷移が同時に起こるため、この状態遷
移時に瞬間的に１段あたりの動作電流の段数倍のスパイ
ク電流が電源および基準電圧発生回路に流れ、このスパ
イク電流と配線インピーダンスによって生じる過渡応答
により、電源電圧および基準電圧の過渡的変動が生じ変
換精度が低下するという欠点があった。
【００１０】さらに、上記各スパイク電流の値が電源お
よび基準電圧発生回路のそれぞれ許容電流値を超えた場
合は、これら電源および基準電圧発生回路が正常な動作
状態への復帰所要時間のため過渡応答収束時間が長くな
り、変換精度がさらに低下するという欠点があった。
よび基準電圧発生回路のそれぞれ許容電流値を超えた場
合は、これら電源および基準電圧発生回路が正常な動作
状態への復帰所要時間のため過渡応答収束時間が長くな
り、変換精度がさらに低下するという欠点があった。
【００１１】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、サンプルホールド信号の供給に応答して前段のビッ
ト変換部の第１のアナログ出力信号をホールドしホール
ド信号を出力するサンプルホールド回路と、前記ホール
ド信号と基準電圧とを比較し差電圧信号を出力する減算
回路と、前記差電圧信号の値の正負に応答して前記ホー
ルド信号と前記差電圧信号とのいずれか一方を選択して
この段のビット変換部の第２のアナログ出力信号として
出力する選択回路と、前記正負に応答して論理レベル１
および論理レベル０のいずれか一方をこの段の第２の出
力ビットの論理値として出力するアナログ論理変換回路
と、前記サンプルホールド信号に同期して前記前段のビ
ット変換部の第１の出力ビットをラッチし次の周期のサ
ンプルホールド信号に同期してこのラッチした第２の出
力ビットおよび前記第１の出力ビットをそれぞれ出力す
るレジスタ回路とを備える複数段のビット変換部を直列
接続して成る変換部と、前記サンプルホールド信号を供
給するタイミング制御部と、前記基準電圧信号を供給す
る基準電圧発生部とを備えるＡ／Ｄ変換器において、前
記タイミング制御部が、第１のビット変換部の動作用の
サンプルホールド周期の予め定めた第１のタイミングの
第１のサンプルホールド信号を発生する第１のサンプル
ホールド信号発生回路と、第２のビット変換部の動作用
の前記第１のタイミングと異なる少なくとも１つの第２
のタイミングの第２のサンプルホールド信号を発生する
第２のサンプルホールド信号発生回路とを備えて構成さ
れている。
は、サンプルホールド信号の供給に応答して前段のビッ
ト変換部の第１のアナログ出力信号をホールドしホール
ド信号を出力するサンプルホールド回路と、前記ホール
ド信号と基準電圧とを比較し差電圧信号を出力する減算
回路と、前記差電圧信号の値の正負に応答して前記ホー
ルド信号と前記差電圧信号とのいずれか一方を選択して
この段のビット変換部の第２のアナログ出力信号として
出力する選択回路と、前記正負に応答して論理レベル１
および論理レベル０のいずれか一方をこの段の第２の出
力ビットの論理値として出力するアナログ論理変換回路
と、前記サンプルホールド信号に同期して前記前段のビ
ット変換部の第１の出力ビットをラッチし次の周期のサ
ンプルホールド信号に同期してこのラッチした第２の出
力ビットおよび前記第１の出力ビットをそれぞれ出力す
るレジスタ回路とを備える複数段のビット変換部を直列
接続して成る変換部と、前記サンプルホールド信号を供
給するタイミング制御部と、前記基準電圧信号を供給す
る基準電圧発生部とを備えるＡ／Ｄ変換器において、前
記タイミング制御部が、第１のビット変換部の動作用の
サンプルホールド周期の予め定めた第１のタイミングの
第１のサンプルホールド信号を発生する第１のサンプル
ホールド信号発生回路と、第２のビット変換部の動作用
の前記第１のタイミングと異なる少なくとも１つの第２
のタイミングの第２のサンプルホールド信号を発生する
第２のサンプルホールド信号発生回路とを備えて構成さ
れている。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄ変換器は、説明の便宜上従来と同様の４ビッ
トのＡ／Ｄ変換器であり、アナログの入力信号電圧ＶＩ
Ｎの供給を受け基準電圧ＶＲと比較して１ビットのディ
ジタルコードＤＯ１に変換・出力するとともに信号電圧
ＶＩＮと基準電圧ＶＲとの差電圧の２倍のアナログ電圧
ＶＯ１を出力する１段目のビット変換部１と、アナログ
電圧ＶＯ１の供給を受け基準電圧ＶＲと比較して１ビッ
トのディジタルコードＤＯ２に変換・出力するとともに
信号電圧ＶＯ１と基準電圧ＶＲとの差電圧（または電圧
ＶＯ１、以下説明の便宜上省略）の２倍のアナログ電圧
ＶＯ２を出力する２段目のビット変換部２と、アナログ
電圧ＶＯ２の供給を受け基準電圧ＶＲと比較して１ビッ
トのディジタルコードＤＯ３に変換・出力するとともに
信号電圧ＶＯ２と基準電圧ＶＲとの差電圧の２倍のアナ
ログ電圧ＶＯ３を出力する３段目のビット変換部３と、
アナログ電圧ＶＯ３の供給を受け基準電圧ＶＲと比較し
て１ビットのディジタルコードＤＯ４に変換・出力する
４段目のビット変換部４と、ビット変換部１〜４の動作
をそれぞれ制御するサンプルホールド信号ＳＨ１〜ＳＨ
４を供給するタイミング制御回路５と、基準電圧ＶＲを
供給する基準電圧発生回路６とを備える。
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄ変換器は、説明の便宜上従来と同様の４ビッ
トのＡ／Ｄ変換器であり、アナログの入力信号電圧ＶＩ
Ｎの供給を受け基準電圧ＶＲと比較して１ビットのディ
ジタルコードＤＯ１に変換・出力するとともに信号電圧
ＶＩＮと基準電圧ＶＲとの差電圧の２倍のアナログ電圧
ＶＯ１を出力する１段目のビット変換部１と、アナログ
電圧ＶＯ１の供給を受け基準電圧ＶＲと比較して１ビッ
トのディジタルコードＤＯ２に変換・出力するとともに
信号電圧ＶＯ１と基準電圧ＶＲとの差電圧（または電圧
ＶＯ１、以下説明の便宜上省略）の２倍のアナログ電圧
ＶＯ２を出力する２段目のビット変換部２と、アナログ
電圧ＶＯ２の供給を受け基準電圧ＶＲと比較して１ビッ
トのディジタルコードＤＯ３に変換・出力するとともに
信号電圧ＶＯ２と基準電圧ＶＲとの差電圧の２倍のアナ
ログ電圧ＶＯ３を出力する３段目のビット変換部３と、
アナログ電圧ＶＯ３の供給を受け基準電圧ＶＲと比較し
て１ビットのディジタルコードＤＯ４に変換・出力する
４段目のビット変換部４と、ビット変換部１〜４の動作
をそれぞれ制御するサンプルホールド信号ＳＨ１〜ＳＨ
４を供給するタイミング制御回路５と、基準電圧ＶＲを
供給する基準電圧発生回路６とを備える。
【００１３】タイミング制御回路５は、クロック信号Ｃ
Ｋとサンプルホールド信号ＳＨ１を発生するクロック信
号発生部５１と、サンプルホールド信号ＳＨ１をサンプ
ルホールド周期の半周期分遅延してサンプルホールド信
号ＳＨ２を発生する遅延回路５２と、サンプルホールド
信号ＳＨ１を一定時間ｔだけ遅延してサンプルホールド
信号ＳＨ３を発生する遅延回路５３と、サンプルホール
ド信号ＳＨ２を一定時間ｔだけ遅延してサンプルホール
ド信号ＳＨ４を発生する遅延回路５４とを備える。
Ｋとサンプルホールド信号ＳＨ１を発生するクロック信
号発生部５１と、サンプルホールド信号ＳＨ１をサンプ
ルホールド周期の半周期分遅延してサンプルホールド信
号ＳＨ２を発生する遅延回路５２と、サンプルホールド
信号ＳＨ１を一定時間ｔだけ遅延してサンプルホールド
信号ＳＨ３を発生する遅延回路５３と、サンプルホール
ド信号ＳＨ２を一定時間ｔだけ遅延してサンプルホール
ド信号ＳＨ４を発生する遅延回路５４とを備える。
【００１４】ビット変換部１〜４は基本的には従来のビ
ット変換部１０１〜１０４と同様の構成であるが、全段
が１つの基準電圧ＶＲで動作するように、ビット変換部
１〜３は基準電圧ＶＲと各々の入力電圧ＶＩＮ，ＶＯ
１，ＶＯ２との差電圧（または選択した各々の入力電
圧）をそれぞれ２倍して出力するアナログ掛算器１７，
２７，３７をそれぞれ備える。
ット変換部１０１〜１０４と同様の構成であるが、全段
が１つの基準電圧ＶＲで動作するように、ビット変換部
１〜３は基準電圧ＶＲと各々の入力電圧ＶＩＮ，ＶＯ
１，ＶＯ２との差電圧（または選択した各々の入力電
圧）をそれぞれ２倍して出力するアナログ掛算器１７，
２７，３７をそれぞれ備える。
【００１５】次に、図１および動作タイムチャートを示
す図２を参照して本実施の形態の動作について説明する
と、基本的には上述した従来の動作と同様である。従来
との相違点は、各段のビット変換部１〜４はそれぞれタ
イミングが異なるサンプルホールド信号ＳＨ１〜ＳＨ４
にしたがってサンプルホールド動作を行うことである。
サンプルホールド信号ＳＨ１〜ＳＨ４の状態遷移点は相
互に異なり一致することはないので、これらビット変換
部１〜４の動作も一致することはない。したがって、上
記状態遷移における最大動作電流すなわちスパイク電流
ＩＰは常にビット変換部１〜４の１段分すなわち従来の
１／４となる。これにより、このスパイク電流ＩＰによ
る過渡的電圧変動は大幅に抑圧され変換精度に対する影
響も大幅に低減される。また、このスパイク電流ＩＰの
値は電源の許容電流値ＩＡを超えることはなく、したが
って、過渡応答の収束時間も極めて小さく抑えられる。
す図２を参照して本実施の形態の動作について説明する
と、基本的には上述した従来の動作と同様である。従来
との相違点は、各段のビット変換部１〜４はそれぞれタ
イミングが異なるサンプルホールド信号ＳＨ１〜ＳＨ４
にしたがってサンプルホールド動作を行うことである。
サンプルホールド信号ＳＨ１〜ＳＨ４の状態遷移点は相
互に異なり一致することはないので、これらビット変換
部１〜４の動作も一致することはない。したがって、上
記状態遷移における最大動作電流すなわちスパイク電流
ＩＰは常にビット変換部１〜４の１段分すなわち従来の
１／４となる。これにより、このスパイク電流ＩＰによ
る過渡的電圧変動は大幅に抑圧され変換精度に対する影
響も大幅に低減される。また、このスパイク電流ＩＰの
値は電源の許容電流値ＩＡを超えることはなく、したが
って、過渡応答の収束時間も極めて小さく抑えられる。
【００１６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、タイミング制御
回路５の代りにクロック信号ＣＫとビット変換部１，３
の動作制御用のデューティー比が５０％以下のサンプル
ホールド信号ＳＨＡとを発生するクロック信号発生部５
１Ａと、サンプルホールド信号ＳＨＡをサンプルホール
ド周期の半周期分遅延してビット変換部２，４の動作制
御用のサンプルホールド信号ＳＨＢを発生する遅延回路
５１Ａとを有するタイミング制御回路５Ａを備えること
である。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この実施の形態の
前述の第１の実施の形態との相違点は、タイミング制御
回路５の代りにクロック信号ＣＫとビット変換部１，３
の動作制御用のデューティー比が５０％以下のサンプル
ホールド信号ＳＨＡとを発生するクロック信号発生部５
１Ａと、サンプルホールド信号ＳＨＡをサンプルホール
ド周期の半周期分遅延してビット変換部２，４の動作制
御用のサンプルホールド信号ＳＨＢを発生する遅延回路
５１Ａとを有するタイミング制御回路５Ａを備えること
である。
【００１７】次に、図３および動作タイムチャートを示
す図４を参照して本実施の形態の動作について説明する
と、ビット変換部１，３とビット変換部２，４とのそれ
ぞれの動作制御用のサンプルホールド信号ＳＨＡ，ＳＨ
Ｂは相互に半周期分ずれているため、サンプル期間とホ
ールド期間の状態遷移点も相互に半周期分ずれている。
したがって、状態遷移にともなうスパイク電流ＩＰは２
段分のビット変換部の同時動作に対応するものとなる。
第１の実施の形態よりはスパイク電流は増加すものの従
来に比較すると半減するため、変換精度に影響する電源
に対する影響は十分抑圧でき、しかも遅延回路を２個省
略できるのでその分回路面積を削減できる。
す図４を参照して本実施の形態の動作について説明する
と、ビット変換部１，３とビット変換部２，４とのそれ
ぞれの動作制御用のサンプルホールド信号ＳＨＡ，ＳＨ
Ｂは相互に半周期分ずれているため、サンプル期間とホ
ールド期間の状態遷移点も相互に半周期分ずれている。
したがって、状態遷移にともなうスパイク電流ＩＰは２
段分のビット変換部の同時動作に対応するものとなる。
第１の実施の形態よりはスパイク電流は増加すものの従
来に比較すると半減するため、変換精度に影響する電源
に対する影響は十分抑圧でき、しかも遅延回路を２個省
略できるのでその分回路面積を削減できる。
【００１８】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。例えばビット数４の代りに任意のビット数でもよ
く、またビット数が大きくなるほど、スパイク電流抑圧
効果が大きくなる。
明は上記実施例に限られることなく種々の変形が可能で
ある。例えばビット数４の代りに任意のビット数でもよ
く、またビット数が大きくなるほど、スパイク電流抑圧
効果が大きくなる。
【００１９】また、全段が１つの基準電圧で動作する代
りに従来と同様に各段独立の基準電圧を用いることも、
本発明の主旨を逸脱しない限り適用できることは勿論で
ある。
りに従来と同様に各段独立の基準電圧を用いることも、
本発明の主旨を逸脱しない限り適用できることは勿論で
ある。
【００２０】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器は、タイミング制御部が、第１のビット変換部の動
作用の第１のサンプルホールド信号を発生する第１のサ
ンプルホールド信号発生回路と、第２のビット変換部の
動作用の第１のタイミングと異なる第２のタイミングの
第２のサンプルホールド信号を発生する第２のサンプル
ホールド信号発生回路とを備えるので、サンプルホール
ド回路の状態遷移にともなうスパイク電流値を従来に比
較してビット数分の１に抑圧することににより、変換精
度の低下要因である過渡的電圧変動を大幅に低減でき、
高変換精度が向上するという効果がある。
換器は、タイミング制御部が、第１のビット変換部の動
作用の第１のサンプルホールド信号を発生する第１のサ
ンプルホールド信号発生回路と、第２のビット変換部の
動作用の第１のタイミングと異なる第２のタイミングの
第２のサンプルホールド信号を発生する第２のサンプル
ホールド信号発生回路とを備えるので、サンプルホール
ド回路の状態遷移にともなうスパイク電流値を従来に比
較してビット数分の１に抑圧することににより、変換精
度の低下要因である過渡的電圧変動を大幅に低減でき、
高変換精度が向上するという効果がある。
【００２１】また、上記スパイク電流は電源の許容電流
値を超過することはないので、過渡応答の収束時間の延
長要因となる電源回復時間が除去されるという効果があ
る。
値を超過することはないので、過渡応答の収束時間の延
長要因となる電源回復時間が除去されるという効果があ
る。
【００２２】
【図１】本発明のＡ／Ｄ変換器の第１の実施の形態を示
すブロック図である。
すブロック図である。
【図２】本実施の形態のＡ／Ｄ変換器における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図３】本発明のＡ／Ｄ変換器の第２の実施の形態を示
すブロック図である。
すブロック図である。
【図４】本実施の形態のＡ／Ｄ変換器における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図５】従来のＡ／Ｄ変換器の一例を示すブロック図で
ある。
ある。
【図６】図５のビット変換部の構成を示すブロック図で
ある。
ある。
【図７】従来のＡ／Ｄ変換器における動作の一例を示す
タイムチャートである。
タイムチャートである。
１〜４，１０１〜１０４ ビット変換部 ５，５Ａ，１０５ タイミング制御回路 ６，１０６ 基準電圧発生回路 １７，２７，３７ アナログ掛算器 ２１ サンプルホールド回路 ２２ アナログ減算器 ２３ 制御回路 ２４，２５ ＦＦ ５１，５１Ａ クロック発生回路 ５２〜５４ 遅延回路
Claims (5)
- 【請求項１】 サンプルホールド信号の供給に応答して
前段のビット変換部の第１のアナログ出力信号をホール
ドしホールド信号を出力するサンプルホールド回路と、
前記ホールド信号と基準電圧とを比較し差電圧信号を出
力する減算回路と、前記差電圧信号の値の正負に応答し
て前記ホールド信号と前記差電圧信号とのいずれか一方
を選択してこの段のビット変換部の第２のアナログ出力
信号として出力する選択回路と、前記正負に応答して論
理レベル１および論理レベル０のいずれか一方をこの段
の第２の出力ビットの論理値として出力するアナログ論
理変換回路と、前記サンプルホールド信号に同期して前
記前段のビット変換部の第１の出力ビットをラッチし次
の周期のサンプルホールド信号に同期してこのラッチし
た第２の出力ビットおよび前記第１の出力ビットをそれ
ぞれ出力するレジスタ回路とを備える複数段のビット変
換部を直列接続して成る変換部と、 前記サンプルホールド信号を供給するタイミング制御部
と、 前記基準電圧信号を供給する基準電圧発生部とを備える
Ａ／Ｄ変換器において、 前記タイミング制御部が、第１のビット変換部の動作用
のサンプルホールド周期の予め定めた第１のタイミング
の第１のサンプルホールド信号を発生する第１のサンプ
ルホールド信号発生回路と、 第２のビット変換部の動作用の前記第１のタイミングと
異なる少なくとも１つの第２のタイミングの第２のサン
プルホールド信号を発生する第２のサンプルホールド信
号発生回路とを備えることを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記第２のサンプルホールド信号発生回
路が、前記第１のサンプルホールド信号を前記サンプル
ホールド周期の半周期分遅延して前記第２のサンプルホ
ールド信号を発生する第１の遅延回路を備えることを特
徴とする請求項１記載のＡ／Ｄ変換器。 - 【請求項３】 前記変換部が第１〜第４のビット変換部
を備え、 前記第２のサンプルホールド信号発生回路が、前記第１
のサンプルホールド信号を前記サンプルホールド周期の
半周期分遅延して前記第２のビット変換部の動作用の前
記第２のサンプルホールド信号を発生する第１の遅延回
路と、 前記第１のサンプルホールド信号を予め定めた一定時間
遅延して前記第３のビット変換部の動作用の第３のサン
プルホールド信号を発生する第２の遅延回路と、 前記第２のサンプルホールド信号をさらに前記一定時間
遅延して前記第４のビット変換部の動作用の第４のサン
プルホールド信号を発生する第３の遅延回路とを備える
ことを特徴とする請求項１記載のＡ／Ｄ変換器。 - 【請求項４】 前記ビット変換部が、前記選択回路の出
力電圧値を２倍に増幅して前記第２のアナログ出力信号
を生成するアナログ掛算器を備えることを特徴とする請
求項１記載のＡ／Ｄ変換器。 - 【請求項５】 前記変換部が第１〜第４のビット変換部
から成り、前記第１のサンプルホールド信号を前記第
１，第３のビット変換部に前記第２のサンプルホールド
信号を前記第２，第４のビット変換部にそれぞれ供給す
ることを特徴とする請求項２記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293195A JP2924740B2 (ja) | 1995-10-31 | 1995-10-31 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28293195A JP2924740B2 (ja) | 1995-10-31 | 1995-10-31 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130248A true JPH09130248A (ja) | 1997-05-16 |
| JP2924740B2 JP2924740B2 (ja) | 1999-07-26 |
Family
ID=17658974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28293195A Expired - Lifetime JP2924740B2 (ja) | 1995-10-31 | 1995-10-31 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924740B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026904A (ja) * | 2011-07-22 | 2013-02-04 | Renesas Electronics Corp | 固体撮像装置 |
-
1995
- 1995-10-31 JP JP28293195A patent/JP2924740B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013026904A (ja) * | 2011-07-22 | 2013-02-04 | Renesas Electronics Corp | 固体撮像装置 |
| US9124834B2 (en) | 2011-07-22 | 2015-09-01 | Renesas Electronics Corporation | Solid-state image sensing device having signal holding circuits for holding image digital signals converted by analog-digital converters |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924740B2 (ja) | 1999-07-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990406 |