JPH09116530A

JPH09116530A - データ処理装置

Info

Publication number: JPH09116530A
Application number: JP7273014A
Authority: JP
Inventors: Wataru Kawasaki; 渡川崎; Akira Sugawara; 明菅原
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-10-20
Filing date: 1995-10-20
Publication date: 1997-05-02

Abstract

(57)【要約】【課題】データ処理装置に関し、異なる経路から入力
される二のデータの間で検出した位相差情報をフレーム
パルス発生回路に供給して、データ処理の基準となるパ
ルスの位相を調整することにより二のデータ間の位相差
を吸収してデータ処理を行なうデータ処理装置を提供す
る。【解決手段】第一のデータ処理回路が出力する第一の
データと第二のデータ処理回路が出力する第二のデータ
とを第三のデータ処理回路で処理するデータ処理装置に
おいて、該第三のデータ処理回路が検出する該第一及び
第二のデータのフレームの先頭パルスの位相差を検出す
る位相差検出回路と、該位相差検出回路が出力する位相
差検出信号を受けて該第一、第二のデータ処理回路に供
給するフレームパルス相互間の位相を調整するフレーム
パルス発生回路とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ処理装置に
係り、特に、異なる経路から入力される二のデータの間
で検出した位相差情報をフレームパルス発生回路に供給
して、データ処理の基準となるパルスの位相を調整する
ことにより二のデータ間の位相差を吸収する位相差調整
回路に関する。

【０００２】通信装置をはじめとするデータ処理装置に
おいては、異なる機能ユニットやプリント板パッケージ
において処理されたり格納された二のデータが第三の機
能ユニットやプリント板パッケージに導かれて、該第三
の機能ユニットやプリント板パッケージにおいて更に処
理されるという構成が存在する。このような構成におい
て前記第三の機能ユニットやプリント板パッケージにお
けるデータ処理が正しく行なわれるための前提条件は、
入力される前記二のデータの位相が一致していることで
ある。

【０００３】然るに、近年データ処理装置における処理
が高速化されているため、装置内の機能ユニットやプリ
ント板パッケージの配置関係、それらの機能ユニットや
プリント板パッケージの間の伝送路長のばらつきによる
前記二のデータの位相差が、各々のデータの１ビットに
対応する時間に対して無視できない場合や、各々のデー
タの１ビットに対応する時間以上に長くなる場合が増え
てきている。

【０００４】従って、上記のような場合にも、異なる経
路から入力される二のデータの間には位相差を補正でき
ることが重要である。

【０００５】

【従来の技術】図２２は、従来のデータ処理装置の構成
例である。図２２において、１は第一の機能ユニット又
はプリント板パッケージに設けられた第一のデータ処理
回路、２は第二の機能ユニット又はプリント板パッケー
ジに設けられた第二のデータ処理回路、３は第三の機能
ユニット又はプリント板パッケージに設けられた第三の
データ処理回路、５ａは上記第一乃至第三のデータ処理
回路に処理の基準となるクロックを供給するクロック発
生ユニット又はクロック発生パッケージに設けられたフ
レームパルス発生回路である。

【０００６】フレームパルス発生回路はフレームパルス
ＦＰ１、ＦＰ２、ＦＰ３を発生して第一乃至第三のデー
タ処理回路に供給している。第一及び第二のデータ処理
回路においては、供給されたフレームパルスＦＰ１及び
ＦＰ２によってフレームを構成して、処理したデータＤ
Ｔ１及びＤＴ２を第三のデータ処理回路に送出する。第
三のデータ処理回路は、受信したフレームパルスＦＰ３
のタイミングと該ＤＴ１及びＤＴ２のフレームの先頭位
置を認識してデータの処理を行なう。

【０００７】

【発明が解決しようとする課題】しかし、従来のデータ
処理装置は、第三のデータ処理回路が受信する二のデー
タＤＴ１とＤＴ２の位相差を調整するための構成を備え
ておらず、データ処理装置の据え付け時に行なう試験調
整において該位相差を確認した上でマニュアル調整して
いる。

【０００８】第一のデータ処理回路及び第二のデータ処
理回路が設けられている第一の機能ユニット又はプリン
ト板パッケージ及び第二の機能ユニット又はプリント板
パッケージと第三の機能ユニット又はプリント板パッケ
ージとの配置関係や、第一の機能ユニット又はプリント
板パッケージ及び第二の機能ユニット又はプリント板パ
ッケージと第三の機能ユニット又はプリント板パッケー
ジとの間の伝送路長は一定であるとは限らず、寧ろ、デ
ータ処理装置の設置条件やチャネル実装条件によって異
なるのが通常である。従って、前記位相差を吸収するた
めのマニュアル調整は必須といってもよく、データ処理
装置の据え付け時の試験調整工数を増加させる原因とな
っている。

【０００９】しかも、第一のデータ処理回路と第三のデ
ータ処理回路との間の伝送遅延時間と、第二のデータ処
理回路と第三のデータ処理回路との間の伝送遅延時間
や、第一のデータ処理回路及び第二のデータ処理回路に
おける処理時間は、それらを構成する素子の特性の温度
特性や電源電圧特性によっても変化する。このような場
合には稼働時に新たな位相差が生じてしまうので、試験
調整時にマニュアルによって行なう位相調整だけでは二
のデータの位相が一致しているとの保証を得ることがで
きない。

【００１０】本発明は、かかる問題を解決すべく、自動
的に二のデータ間の位相差を調整することができる、具
体的には、受信したデータから検出した位相差情報によ
ってフレームパルス発生回路が出力するフレームパルス
の位相を調整して二のデータ間の位相差を調整する位相
差調整回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は、本発明の原理で
ある。図１において、１は第一の機能ユニット又はプリ
ント板パッケージに設けられている第一のデータ処理回
路、２は第二の機能ユニット又はプリント板パッケージ
に設けられている第二のデータ処理回路、３は第三の機
能ユニット又はプリント板パッケージに設けられている
第三のデータ処理回路、４は第三の機能ユニット又はプ
リント板パッケージに設けられている受信した二のデー
タの位相差を検出する位相差検出回路、５は上記第一乃
至第三のデータ処理回路に処理の基準となるクロックを
供給するクロック発生ユニット又はクロック発生パッケ
ージに設けられてんるフレームパルス発生回路である。

【００１２】フレームパルス発生回路はフレームパルス
ＦＰ１、ＦＰ２、ＦＰ３を発生して第一乃至第三のデー
タ処理回路に供給している。第一及び第二のデータ処理
回路においては、供給されたフレームパルスＦＰ１及び
ＦＰ２によってフレームを構成して、処理したデータＤ
Ｔ１及びＤＴ２を第三のデータ処理回路に送出する。第
三のデータ処理回路は、受信したフレームパルスＦＰ３
のタイミングと該ＤＴ１及びＤＴ２のフレームの先頭位
置を認識してデータの処理を行なう。

【００１３】ここまでは従来のデータ処理装置と同じで
あるが、本発明の原理においては、受信した二のデータ
の位相差を位相差検出回路によって検出し、その位相差
検出信号をフレームパルス発生回路に供給して、第一の
データ処理回路に供給されるフレームパルスＦＰ１と第
二のデータ処理回路に供給されるフレームパルスＦＰ２
の相対的位相を調整する。

【００１４】もし第一のデータ処理回路から受信したデ
ータＤＴ１が第二のデータ処理回路から受信したデータ
ＤＴ２より遅れている場合には、第二のデータ処理回路
に供給されるフレームパルスＦＰ２を、ＤＴ１がＤＴ２
に対して遅れている分だけ遅らせることによって、第三
のデータ処理回路において二のデータの位相を合わせる
ことができる。

【００１５】しかもこの動作は稼働中常に行なわれるの
で、たとえ第一のデータ処理回路と第二のデータ処理回
路を構成する素子の特性に温度特性や電源電圧特性があ
って位相差が変化するような場合にも、新たに生じた位
相差分だけフレームパルスの相対的位相を調整して二の
データの位相を常に合わせることができる。

【００１６】図２は、本発明の第二の原理である。図２
において、１は第一の機能ユニット又はプリント板パッ
ケージに設けられている第一のデータ処理回路、２は第
二の機能ユニット又はプリント板パッケージに設けられ
ている第二のデータ処理回路、３は第三の機能ユニット
又はプリント板パッケージに設けられている第三のデー
タ処理回路、４は第三の機能ユニット又はプリント板パ
ッケージに設けられている受信した二のデータの位相差
を検出する位相差検出回路、５は上記第一乃至第三のデ
ータ処理回路に処理の基準となるクロックを供給するク
ロック発生ユニット又はクロック発生パッケージに設け
られているフレームパルス発生回路、６は第三の機能ユ
ニット又はプリント板パッケージに設けられている位相
差不安定状態検出回路である。

【００１７】図２の構成は、図１の構成に位相差不安定
状態検出回路を付加したもので、クロック位相補正動作
については図１と全く同じである。異なるのは、位相差
を安定的に検出できないこと、例えば、ＤＴ１とＤＴ２
の位相差が１ビットであると検出したり、同相であると
検出するというように、位相差が不安定であることを検
出する機能が付加されたことである。

【００１８】位相差が不安定であるということは、第三
のデータ処理回路でのデータ処理が不安定になっている
恐れがあることを示す。従って、運用上これを放置する
のは適切ではない。図２の構成は、位相差が不安定であ
ると検出した場合には警報を出力するようになってお
り、第三のデータ処理回路での不安定な状態を警報出力
として外部に引き出すことができる点に特徴を有する。

【００１９】図３は、本発明の第三の原理である。図３
において、１は第一の機能ユニット又はプリント板パッ
ケージに設けられている第一のデータ処理回路、２は第
二の機能ユニット又はプリント板パッケージに設けられ
ている第二のデータ処理回路、３は第三の機能ユニット
又はプリント板パッケージに設けられている第三のデー
タ処理回路、４は第三の機能ユニット又はプリント板パ
ッケージに設けられている受信した二のデータの位相差
を検出する位相差検出回路、５は上記第一乃至第三のデ
ータ処理回路に処理の基準となるクロックを供給するク
ロック発生ユニット又はクロック発生パッケージに設け
られているフレームパルス発生回路、６は第三の機能ユ
ニット又はプリント板パッケージに設けられている位相
差不安定状態検出回路、７は位相差不安定状態検出回路
が出力する警報によって、フレームパルス発生回路が出
力する二のフレームパルスＦＰ１とＦＰ２の相対位相を
１／２周期シフトさせる１／２周期シフト回路である。

【００２０】図３の構成は、図２の構成に１／２周期シ
フト回路を付加したものである。ＤＴ１の先頭とＤＴ２
の先頭の位相差が、クロック周期の整数倍であれば該位
相差が変動することはないが、クロック周期の整数倍＋
クロック周期の１／２周期という関係になった場合に、
位相差がクロック周期の整数倍として検出されたり、
（クロック周期の整数倍＋クロック周期の整数倍＋１）
として検出されたりして検出結果が不安定になる。検出
結果が不安定ということは、ＦＰ１とＦＰ２の位相制御
が不安定になることを意味する。これを１／２周期シフ
ト回路によってＦＰ１とＦＰ２の位相差を１／２周期ず
らして、ＤＴ１とＤＴ２の位相差をクロック周期の整数
倍にすることによって、位相差検出を安定的に行なえる
ようにするのが図３の構成の特徴である。

【００２１】

【発明の実施の形態】図４は、本発明の位相差検出回路
の実施の形態である。図４において、４１は第一のフリ
ップ・フロップ（ＦＦ１と表記する。）、４１ａは第二
のフリップ・フロップ（ＦＦ２）、４１ｂは第三のフリ
ップ・フロップ（ＦＦ３）、４１ｃは第四のフリップ・
フロップ（ＦＦ４）、４１ｄは第五のフリップ・フロッ
プ（ＦＦ５）、４２は第一の論理積回路（ＡＮＤ１と表
記する。）、４２ａは第二の論理積回路（ＡＮＤ２）、
４２ｂは第三の論理積回路（ＡＮＤ３）、４２ｃは第四
の論理積回路（ＡＮＤ４）、４３は論理反転回路（ＮＯ
Ｔと表記する。）である。

【００２２】図４の構成は、第二のデータ処理回路から
受信したデータＤＴ２が、第一のデータ処理回路から受
信したデータＤＴ１と同位相か、２ビットまでの遅れを
持っている場合に有効な回路である。

【００２３】ＤＴ１のフレームの先頭パルス（以下、発
明の実施の形態及び図面においては「ＤＴ１の先頭」と
表記する。）及びＤＴ２のフレームの先頭パルス（ＤＴ
２の先頭）は、第三のデータ処理回路において検出され
て位相差検出回路に供給される。今は、ＤＴ１が同位相
か進んでいることを前提にしているので、ＤＴ１の先頭
をＦＦ１とＦＦ２で構成される遅延回路に入力する。

【００２４】ＡＮＤ１乃至ＡＮＤ３では、ＤＴ２の先頭
と、ＤＴ１の先頭、ＤＴ１の先頭を１ビット遅延させた
パルス、ＤＴ１の先頭を２ビット遅延させたパルスの一
致を検出する。

【００２５】ＮＯＴとＡＮＤ４ではＤＴ２の先頭と反転
されたクロックが一致するタイミングでパルスを発生さ
せてＦＦ３乃至ＦＦ５にクロックとして供給し、ＦＦ３
乃至ＦＦ５ではＡＮＤ４が出力するクロックによってＡ
ＮＤ１乃至ＡＮＤ３の出力を保持する。

【００２６】図５は、図４の構成のタイムチャートで、
ＤＴ２がＤＴ１より１ビット遅れている場合における図
２の構成の動作を示したものである。以下、図４と図５
とを対比しながら図２の構成の動作を説明する。

【００２７】ＤＴ１の先頭はＦＦ１とＦＦ２によって１
ビットずつの遅延を受ける。この場合にはＤＴ１の先頭
を１ビット遅延させたパルスとＤＴ２の先頭が一致する
ので、ＡＮＤ１からＡＮＤ３の内ＡＮＤ２のみからパル
スが出力されてＦＦ４に供給さる。

【００２８】一方、クロックを反転させた信号とＤＴ２
の先頭とによってＡＮＤ４がクロック周期の１／２のパ
ルスを出力してＦＦ３乃至ＦＦ５にクロックとして供給
する。今はＦＦ４のデータ端子のみにパルスが供給され
るので、ＦＦ４の出力のみが“１”に保持され、ＦＦ３
とＦＦ５の出力は“０”に保持される。

【００２９】ここでは、ＤＴ２がＤＴ１より１ビット遅
れている場合を図示して説明したが、ＤＴ２がＤＴ１と
同位相の場合にはＦＦ３の出力のみが“１”に保持さ
れ、ＤＴ２がＤＴ１より２ビット遅れている場合にはＦ
Ｆ５の出力のみが“１”に保持されるので、ＦＦ３乃至
ＦＦ５の出力のいずれが“１”に保持されているかによ
って、ＤＴ２とＤＴ１の位相関係が一義的に表現でき
る。即ち、図４の構成によってＤＴ２とＤＴ１の位相差
を検出することができる。

【００３０】今、図４ではＤＴ２がＤＴ１より２ビット
遅れる場合までを考慮したためにＤＴ１の先頭に遅延を
与えるフリップ・フロップを２個、ＤＴ２の先頭とＤＴ
１の先頭及びＤＴ１の先頭を遅延させたパルスの一致を
検出する論理積回路を３個、従ってＤＴ２とＤＴ１の位
相差を表示するためのフリップ・フロップも３個備えて
いるが、ＤＴ２がＤＴ１よりｐ（ｐは正の整数）ビット
遅れる場合までを考慮する場合には、ＤＴ１の先頭に遅
延を与えるフリップ・フロップをｐ個、ＤＴ２の先頭と
ＤＴ１の先頭及びＤＴ１の先頭を遅延させたパルスの一
致を検出する論理積回路を（ｐ＋１）個、ＤＴ２とＤＴ
１の位相差を表示するためのフリップ・フロップも（ｐ
＋１）個とすればよい。尚当然のことながら、ＤＴ２の
先頭とＤＴ１の先頭及びＤＴ１の先頭を遅延させたパル
スの一致を検出した結果をＤＴ２とＤＴ１の位相差を表
示するためのフリップ・フロップに保持するクロックを
生成するための論理反転回路と論理積回路は検出する遅
延の大きさに関わらず各々１個でよい。

【００３１】図６は、本発明のフレームパルス発生回路
の実施の形態で、図４の位相差検出回路と対で使用され
るものである。図６において、５１はカウンタ、５２は
カウント値０をデコードする第一のデコーダ（ＤＥＣ０
と表記する。）、５２ａはカウント値１をデコードする
第二のデコーダ（ＤＥＣ１）、５２ｂはカウント値２を
デコードする第三のデコーダ（ＤＥＣ２）、５３は図４
の位相差検出回路が出力する位相差検出信号によって上
記ＤＥＣ０からＤＥＣ２の出力を選択する第一のセレク
タ、５４はＤＥＣ０の出力をリタイミングしてＦＰ２と
して出力するフリップ・フロップ、５４ａは該第一のセ
レクタの出力をリタイミングしてＦＰ１として出力する
フリップ・フロップである。

【００３２】図７は、図６の構成のタイムチャートで、
図２の位相差検出回路から図６のフレームパルス発生回
路にＤＴ２がＤＴ１に対して１ビット遅延していること
を示す位相差検出信号が供給された場合の図４の構成の
動作を示す。以下、図６と図７を対比しながら図４の構
成の動作を説明する。

【００３３】図示していないリセット信号によってカウ
ンタと二のフリップ・フロップはリセットされ、カウン
タは０からカウントを開始する。ＤＥＣ０はカウント値
０をデコードし、ＤＥＣ１はカウント値１をデコード
し、ＤＥＣ２はカウント値２をデコードするので、ＤＥ
Ｃ０の出力が最も進んでおり、ＤＥＣ１とＤＥＣ２の出
力はＤＥＣ０を１ビットずつシフトしたものになる。

【００３４】ＦＰ２はＤＥＣ０をリタイミングしたもの
であるから、図７の「ＦＰ２」に示す信号となる。第一
のセレクタは、図４の構成が供給する位相差検出信号に
よって入力信号の内一つを選択して出力する。図４の構
成は、ＤＴ２がＤＴ１と同位相の時には“１００”、Ｄ
Ｔ２がＤＴ１より１ビット遅れている場合には“０１
０”、ＤＴ２がＤＴ１より２ビット遅れている場合には
“００１”のパターンを出力してくるのに対応して、第
一のセレクタが“１００”のパターンでＤＥＣ０を、
“０１０”のパターンでＤＥＣ１を、“００１”のパタ
ーンでＤＥＣ２を選択することによって、ＦＰ１をＤＴ
１に対するＤＴ２の遅延分だけ遅らせることができる。
図７には位相差検出信号が“０１０”のパターンである
場合を図示しているので、第一のセレクタはＤＥＣ１の
出力を選択してフリップ・フロップ５４ａに供給する。
これをリタイミングしてＦＰ１として出力するので、Ｆ
Ｐ１はＦＰ２より１ビット遅れたフレームパルスとな
る。第三のデータ処理回路においてＤＴ２がＤＴ１に対
して１ビット遅れていたのであるから、ＦＰ１をＦＰ２
に対して１ビット遅らせることにより第三のデータ処理
回路ではＤＴ１とＤＴ２が同一位相になる。勿論、検出
された位相差が異なる場合には異なる位相差検出信号が
フレームパルス発生回路に供給されるので、その位相差
検出信号に対応して位相を調整することによって予期し
た位相差の範囲で任意の位相差を調整することができ
る。

【００３５】この場合、位相が遅れたデータのフレーム
の先頭パルスには最も位相が進んだパルスを出力するデ
コーダの出力をあて、位相が進んだデータのフレームの
先頭パルスに両者の位相差に対応して遅れた位相のパル
スを出力するデコーダの出力をあてればよい。

【００３６】しかし、二のデータの先頭と各々のデコー
ダの出力との関係は上記に限定されるものではなく、位
相が進んだデータの先頭には最も位相が遅れたパルスを
出力するデコーダの出力をあて、位相が遅れたデータの
先頭に両者の位相差に対応して進んだ位相のパルスを出
力するデコーダの出力をあててもよい。

【００３７】尚、図６においては、二のデータの位相差
を２ビット以内としているために、デコーダを３個備え
ていればよいが、二のデータの位相差がｐビット以内の
時にフレームパルスの位相を調整できるためには（ｐ＋
１）の連続したカウント値をデコードする（ｐ＋１）の
デコーダが必要になる。尚、ここではカウンタにはサイ
クリック・カウンタが適用されるので、最大カウント値
とカウント値０は連続したカウント値であると定義す
る。

【００３８】図８は、本発明の位相差検出回路の第二の
実施の形態で、ＤＴ２がＤＴ１に対して２ビット以内の
遅れである場合に有効なものである。図８において、４
１はＦＦ１、４１ａはＦＦ２、４２はＡＮＤ１、４２ａ
はＡＮＤ２、４２ｂはＡＮＤ３、４３はＮＯＴ、４４は
カウンタ、４５は０をデコードするＤＥＣ０、４５ａは
１をデコードするＤＥＣ１、４５ｂは２をデコードする
ＤＥＣ２である。

【００３９】カウンタはＤＴ１の先頭によってリセット
されて０からカウントをする。そのカウント値（この場
合にはカウント値は２ビットの２進数である。）の１ビ
ットずつをＡＮＤ１とＡＮＤ２の一方の入力端子に供給
する。

【００４０】一方、ＤＴ２の先頭はＡＮＤ１とＡＮＤ２
のもう一方の入力端子に供給され、カウント値の１ビッ
トずつとの一致がとられる。この出力はＮＯＴとＡＮＤ
３によって生成されるパルスをクロックとしてＦＦ１と
ＦＦ２に書き込まれる。

【００４１】そして、ＦＦ１とＦＦ２に書き込まれた値
をＤＥＣ０乃至ＤＥＣ２でデコードしてＤＴ２のＤＴ１
に対する位相関係を示す位相差検出信号を生成する。図
９は、図８の構成のタイムチャートで、ＤＴ２がＤＴ１
に対して２ビット遅れている時の図８の構成の動作を示
す。

【００４２】ＤＴ１の先頭によってカウンタは０にリセ
ットされ、０から順にカウントを進めてゆきこのカウン
ト値をＡＮＤ１とＡＮＤ２の一方の入力端子に供給す
る。即ち、カウント値が０の時にはＡＮＤ１とＡＮＤ２
の双方に“０”が供給され、カウント値が１の時にはＡ
ＮＤ１とＡＮＤ２にそれぞれ“０”と“１”が供給さ
れ、カウント値が２の時にはＡＮＤ１とＡＮＤ２にそれ
ぞれ“１”と“０”が供給される。

【００４３】一方、ＤＴ２の先頭は、ＤＴ２がＤＴ１に
対して２ビット遅れているので、カウント値が２の時に
入力される。従って、カウント値によってＡＮＤ１とＡ
ＮＤ２の一方の入力端子に与えられる論理レベルと、Ａ
ＮＤ１とＡＮＤ２のもう一方の入力端子に与えられるＤ
Ｔ２の先頭とは、カウント値が２の時にＡＮＤ１におい
て一致がとれる。これがＡＮＤ３の出力パルスによって
ＦＦ１とＦＦ２に書き込まれるので、ＦＦ１には
“１”、ＦＦ２には“０”が書き込まれる。即ち、ＦＦ
１とＦＦ２に書き込まれたレベルを２進数として見た場
合、二のＦＦには２が書き込まれていることになる。こ
れをＤＥＣ０とＤＥＣ１とＤＥＣ２とでデコードするの
で、ＤＥＣ０とＤＥＣ１の出力は“０”に保持され、Ｄ
ＥＣ２の出力が“１”に保持される。

【００４４】今は、ＤＴ２がＤＴ１に対して２ビット遅
れの場合を説明したが、ＤＴ２が１ビット遅れの場合に
はカウント値が１の時に、ＤＥＣ０乃至ＤＥＣ２の出力
がそれぞれ“０”、“１”、“０”に保持され、ＤＴ２
とＤＴ１が同位相の場合にはＤＥＣ０乃至ＤＥＣ２の出
力がそれぞれ“０”、“０”、“０”に保持される。つ
まり、ＤＥＣ０からＤＥＣ２の出力の“０”と“１”の
パターンによってＤＴ２とＤＴ１の３ビット以内の位相
差を検出することができる。

【００４５】ここでは、ＤＴ１の先頭でカウンタをクリ
アするとしたので、カウント値０、１、２をデコードす
るデコーダが必要であったが、もしＤＴ１の先頭でカウ
ンタをロードすることにすれば、カウント値−１（−１
は最大カウント値を示す）、０、１をデコードするデコ
ーダによって位相差を検出できる。

【００４６】又、上記では、ＤＴ２がＤＴ１に対して２
ビット以内の遅れである場合について説明したので、図
８の論理積回路は２個、フリップ・フロップは２個、デ
コーダは３個でよかったが、ＤＴ２がＤＴ１に対してｐ
ビット以内の遅れである場合については、図８の論理積
回路はＰ個、フリップ・フロップはｐ個、デコーダは
（ｐ＋１）個が必要になる。

【００４７】図１０は、本発明のフレームパルス発生回
路の第二の実施の形態である。図１０において、５１は
カウンタ、５２はカウント値０をデコードするＤＥＣ
０、５２ａはカウント値１をデコードするＤＥＣ１、５
２ｂはカウント値２をデコードするＤＥＣ２、５３ａは
図８の位相差検出回路が出力する位相差検出信号によっ
て上記ＤＥＣ０からＤＥＣ２の出力を選択する第二のセ
レクタ、５４はＤＥＣ０の出力をリタイミングしてＦＰ
２として出力するＦＦ１、５４ａは該第一のセレクタの
出力をリタイミングしてＦＰ１として出力するＦＦ２で
ある。

【００４８】図１０の構成は、図６の構成と基本的には
同じで、唯一異なるのは、第二のセレクタがＤＥＣ０乃
至ＤＥＣ２の出力を選択するための位相差検出信号のパ
ターンのみの違いである。このため、タイムチャートを
使用して図１０の構成の動作の説明を行なうことは省略
する。

【００４９】図１１は、本発明の位相差検出回路の第三
の実施の形態で、ＤＴ１とＤＴ２が同相か±１ビットの
位相差である時に有効なものである。図１１において、
４１はＦＦ１、４１ａはＦＦ２、４２はＡＮＤ１、４２
ａはＡＮＤ２、４２ｂはＡＮＤ３、４３はＮＯＴ、４５
は０をデコードするＤＥＣ０、４５ｃは−２をデコード
するＤＥＣ−２、４４はカウンタである。尚、カウント
値−２とは、カウンタの最大カウント値が０の一つ前の
カウント値であることからこれを便宜的に−１と表現す
ることにして、最大カウント値より一つ小さいカウント
値を表現するものである。

【００５０】図１１に示した構成は、ＤＴ１とＤＴ２の
位相の進み遅れの関係が所定の位相差内で如何ようであ
っても、ＤＴ１とＤＴ２の位相関係を示すことができる
特徴を有する。

【００５１】ＤＴ１の先頭はカウンタのロード端子に供
給されるので、カウンタはＤＴ１の先頭によって初期化
されて０から順次カウントを進める。ＤＴ１の先頭でカ
ウンタがロードされるので、ＤＥＣ−２はＤＴ１より１
ビット進んだ位相においてパルスを発生し、ＤＥＣ０は
ＤＴ１より１ビット遅れた位相においてパルスを発生す
る。このＤＥＣ−２とＤＥＣ０の出力とＤＴ２の先頭と
の論理積をとった出力をそれぞれＦＦ１とＦＦ２に供給
し、ＡＮＤ３が出力するクロック周期の１／２の幅のパ
ルスによってＦＦ１とＦＦ２に書き込む。このＦＦ１と
ＦＦ２に書き込まれた信号によってＤＴ１とＤＴ２の位
相関係を表わすことができる。

【００５２】図１２は、図１１の構成のタイムチャート
（その１）で、ＤＴ２がＤＴ１より１ビット進んでいる
時の図１１の構成の動作を示す。カウンタは図１２に示
されているＤＴ１のパルスより以前のパルスによってロ
ードされてカウントを進めている。カウント値が上に説
明した意味で−２になった時ＤＥＣ−２がパルスを出力
する。又、ＤＴ１の先頭でカウント値が０にロードされ
た時にＤＥＣ０がパルスを出力する。ＤＴ１の先頭でカ
ウンタが０にロードされるということは、ＤＴ１の先頭
はカウント値が−１の時に一致している。従って、ＤＥ
Ｃ−２とＤＥＣ０が出力するパルスはＤＴ１の先頭の±
１ビットの位相に一致している。

【００５３】今、ＤＴ２はＤＴ１より１ビット進んでい
ると仮定しているので、ＤＴ２の先頭はカウント値−２
の位相に一致している。従って、ＤＥＣ−２及びＤＥＣ
０の出力パルスとＤＴ２の先頭の一致をとると、ＡＮＤ
１で一致がとれてＡＮＤ２では一致がとれない。このた
め、ＦＦ１には“１”が保持され、ＦＦ２には“０”が
保持される。

【００５４】図１３は、図１１の構成のタイムチャート
（その２）で、ＤＴ２がＤＴ１より１ビット遅れている
時の図１１の構成の動作を示す。この場合の動作の詳細
は記載しないが、結果としてＦＦ１には“０”が保持さ
れ、ＦＦ２には“１”が保持される。

【００５５】図１４は、図１１の構成のタイムチャート
（その３）で、ＤＴ２とＤＴ１とが同相である時の図１
１の構成の動作を示す。この場合の動作の詳細は記載し
ないが、結果としてＦＦ１には“０”が保持され、ＦＦ
２にも“０”が保持される。

【００５６】即ち、図１１の構成は、ＤＴ１とＤＴ２の
位相関係が如何ようであろうとも、それを表現すること
ができる位相差検出信号を出力することができる。尚、
今はＤＴ１によってカウンタをロードするものとして説
明したが、両者の位相関係の如何にかかわらず図９の構
成を使用できるということは、ＤＴ２によってロードし
てもよいことを意味する。又、カウンタをロードするの
ではなく、クリアしても同様な動作を実現することがで
きる。但し、クリアする場合には、ろーどする場合に比
較してデコードするカウント値を１ずつ後のカウント値
とする。

【００５７】上記では、±１ビット以内の位相差である
場合において、−２と０をデコードするデコーダがあれ
ばよいと説明したが、これは原理的には−２、−１、０
をデコードするが必要なところ、−１をデコードするデ
コーダは冗長であるために不必要になるからである。従
って、±ｐビット以内の位相差である場合には、原理的
には（ｐ−１）から〔−（ｐ＋１）〕までをデコードす
る（２ｐ＋１）のデコーダが必要なところ、このうちデ
コードするカウント値が中心になるデコーダを除いた２
ｐのデコーダがあればよい。従って、２ｐの論理積回路
と２ｐのフリップ・フロップを備えていればよい。

【００５８】図１５は、本発明のフレームパルス発生回
路の第三の実施の形態で、図１１の位相差検出回路が出
力する位相差検出信号によってＦＰ１とＦＰ２の位相関
係を調整するものである。

【００５９】図１５において、５１はカウンタ、５２は
カウント値０をデコードするＤＥＣ０、５２ａはカウン
ト値１をデコードするＤＥＣ１、５２ｂはカウント値２
をデコードするＤＥＣ２、５３ｂは図９の位相差検出回
路が出力する位相差検出信号によって上記ＤＥＣ０から
ＤＥＣ２の出力を選択する第三のセレクタ、５４はＤＥ
Ｃ０の出力をリタイミングしてＦＰ１として出力するフ
リップ・フロップ、５４ａは該第一のセレクタの出力を
リタイミングしてＦＰ２として出力するフリップ・フロ
ップである。

【００６０】図１５の構成では、ＦＰ２のパルスを基準
にして同相のパルス又は±１ビット位相がシフトしたパ
ルスをＦＰ１として出力するものであるから、ＤＥＣ１
の出力をＦＰ２のパルスとし、図１１の位相差検出回路
においてＤＴ２がＤＴ１より１ビット進んでいることが
検出された場合にＤＥＣ０をＦＰ１として選択し、ＤＴ
２がＤＴ１より１ビット遅れていることが検出された場
合にＤＥＣ２をＦＰ１として選択することによって、第
三のデータ処理回路におけるＤＴ１とＤＴ２の位相を合
わせるものである。従って、第三のセレクタは、位相差
信号が“００”の場合にＤＥＣ１の出力を、“１０“の
場合にＤＥＣ０の出力を、“０１”の場合にＤＥＣ２の
出力を選択するセレクタとなっている。

【００６１】上記では第三のセレクタはＤＥＣ０からＤ
ＥＣ２のいずれかを選択するセレクタであるように記載
しているが、これは具体的な例によって理解しやすくす
るための例に過ぎず、第三のセレクタが選択するのはＤ
ＥＣ０からＤＥＣ２には限定されない。即ち、或るカウ
ント値ｍとした時にＤＥＣｍを位相の基準とするなら
ば、±１ビットシフトしたパルスはＤＥＣｍ−１とＤＥ
Ｃｍ＋１によって得られるので、第三のセレクタはＤＥ
Ｃｍ、ＤＥＣｍ−１、ＤＥＣｍ＋１の出力を選択するよ
うにすればよい。

【００６２】図１５の場合、±１ビットの範囲で位相を
調整する必要があるだけなので、３個のデコーダが備え
られていればよい。一般的に±ｐビットの範囲で位相を
調整する必要がある場合には、（２ｐ＋１）のデコーダ
が必要になり、第四のセレクタの選択信号に２ｐビット
が必要になる（本来（２ｐ＋１）ビット必要なところ、
冗長である１ビットを除くと２ｐビットでよいことにな
る。）。

【００６３】図１６は、フレームパルス発生回路の第四
の実施の形態で、図１１の位相差検出回路と対で使用で
きるものである。図１６において、５１はカウンタ、５
２はカウント値０をデコードするＤＥＣ０、５２ａはカ
ウント値１をデコードするＤＥＣ１、５２ｂはカウント
値２をデコードするＤＥＣ２、５３ｃは後述する第二の
カウンタが出力するカウント値によって上記ＤＥＣ０か
らＤＥＣ２の出力を選択する第四のセレクタ、５４はＤ
ＥＣ０の出力をリタイミングしてＦＰ２として出力する
フリップ・フロップ、５４ａは該第四のセレクタの出力
をリタイミングしてＦＰ１として出力するフリップ・フ
ロップ、５５は図９の位相差検出信号の論理和をとる論
理和回路、５６は位相差検出信号の双方が“０”以外の
時にカウントする第二のカウンタである。

【００６４】図１６において、デコーダを３個備えてい
るのは±１ビットの位相差を調整することを考慮してい
るからであり、第二のカウンタのカウント値によって上
記３個のデコーダの出力を選択するので、第二のカウン
タは３進カウンタである。

【００６５】カウンタ５１はクロックによってカウント
を進めており、ＤＥＣ０乃至ＤＥＣ２は０乃至２のカウ
ント値をデコードして出力する。±１ビットの位相差を
調整したいのであるから、このうちＤＥＣ１の出力を位
相の基準としてＦＦ１でリタイミングして出力する。
又、該ＤＥＣ１の出力も含めて全てのデコーダの出力を
第四のセレクタに供給する。

【００６６】第二のカウンタは、図１１の位相差検出回
路が出力する位相差検出信号の双方が“０”でない時に
カウントを行ない、０（“００”）から２（“１０”）
までのカウント値を出力して、第四のセレクタに選択信
号として供給する。

【００６７】第四のセレクタは、選択信号が“００”の
時にＤＥＣ０の出力を、選択信号が“０１”の時にＤＥ
Ｃ１の出力を、選択信号が“１０”の時にＤＥＣ２の出
力を、“１１”の時にＤＥＣ３の出力を選択して出力す
る。このセレクタの出力をＦＦ２がリタイミングしてＦ
Ｐ１として出力する。

【００６８】第一及び第二のデータ処理回路は、このよ
うにして供給されるＦＰ２とＦＰ１によってフレームを
組んで第三のデータ処理回路にデータを送出する。ＦＰ
２に対してＦＰ１の位相が上記のように変化するので、
第三のデータ処理回路におけるＤＴ２とＤＴ１の位相関
係は変化する。そして、±１ビットの範囲でＤＴ２とＤ
Ｔ１の位相が一致したところで位相差検出信号は共に
“０”となる。位相差検出信号が共に“０”になれば論
理和回路の出力が“０”になって第二のカウンタはカウ
ントを停止する。この時のＦＰ２とＦＰ１は第三のデー
タ処理回路においてＤＴ２とＤＴ１の位相を一致させる
フレームパルスになっているので、以降は位相差検出信
号は共に“０”を継続する。即ち、第三のデータ処理回
路においてＤＴ２とＤＴ１が同位相である状態が継続す
る。

【００６９】ここでは±１ビットの範囲でＤＴ２とＤＴ
１の位相を調整することを前提にしているので、図１３
におけるデコーダは３個で、第四のセレクタの選択信号
は２ビットでよいが、±ｐビットの範囲でＤＴ２とＤＴ
１の位相を調整することを前提にすれば、（２ｐ＋１）
のデコーダと２ｐビットの位相差検出信号が必要にな
る。

【００７０】図１７は、位相差不安定状態検出回路の実
施の形態で、位相差信号が３ビットの場合を図示してい
る。図１７において、６１はＦＦ１、６１ａはＦＦ２、
６２はラッチ回路、６３はＡＮＤ１、６３はＡＮＤ１、
６３ａはＡＮＤ２、６４はＯＲ、６５はカウンタ、６６
は該カウンタの特定のカウント値をデコードするデコー
ダ（図１７の場合、３をデコードするＤＥＣ３）、６７
は所定のフレーム数の間カウンタをカウントさせる信号
を生成するためにフレーム信号を分周する分周回路であ
る。尚、図１７において、ＦＦ１、ＦＦ２、ＡＮＤ１、
ＡＮＤ２を囲む矩形は微分回路で、その他の二の矩形も
前記矩形と全く同じ微分回路である。

【００７１】図１７の構成は、位相差信号の各ビットに
ついて立ち上がりと立ち下がりを微分し、該微分出力の
論理和でカウンタを歩進させ、カウント値が３に達した
らラッチ回路でラッチして警報とする。そして、フレー
ム信号を分周した信号でカウンタとラッチ回路をクリア
して、所定の時間の間において位相差が不安定になった
回数をカウントする。

【００７２】図１８は、図１７の構成のタイムチャート
（その１）で、図１７の構成が図４の位相差検出回路が
出力する位相差検出信号を受けており、その位相差検出
信号は１ビットと０ビットの位相差を交互に検出してい
るものとする。

【００７３】位相差検出信号は１ビットと０ビットの位
相差を交互に検出していると仮定しているので、位相差
検出信号の＃０は“０”と“１”を交互に繰り返し、位
相差検出信号の＃１は“１”と“０”を交互に繰り返
し、位相差検出信号の＃２は“０”に保持されたままで
ある。今、位相差検出信号の＃０のみに着目することに
すれば、ＦＦ１とＦＦ２のＱ出力とＸＱ出力と各々図１
８に示したようになる。従って、ＡＮＤ１から立ち上が
りを微分したパルスが、ＡＮＤ２から立ち下がりを微分
したパルスが出力される。このパルスがＯＲを通ってカ
ウンタのイネーブル端子に供給され、カウンタを歩進さ
せる。ところで、位相差検出が不安定であるということ
は、クロック周期の整数倍とクロック周期の整数倍＋１
の検出を繰り返すことであるから、位相差検出信号の二
のビットで逆方向に同時に“０”と“１”が変化し、他
のビットでは変化が生じない。即ち、全ての位相差検出
信号の立ち上がりと立ち下がりを微分したパルスは同一
タイミングに生ずるために、それらの論理和をとっても
上記の微分パルスと同じ出力がＯＲから得られる。即
ち、図１８の場合、位相差検出信号＃１、＃２について
はＦＦ１とＦＦ２の出力に対応する出力を省略している
が、ＯＲの出力については変わりがない。そして、この
場合にはカウント値は２までしか達しないので警報は出
力されない。

【００７４】図１９は、図１７の構成のタイムチャート
（その２）で、図１７の構成が図４の位相差検出回路が
出力する位相差検出信号を受けており、その位相差検出
信号は１ビットと０ビットの位相差を交互に検出してい
るものとするが、図１８の場合より位相差検出信号の変
化の回数が多い場合を図示している。

【００７５】図１８において詳細に説明したので、ここ
では途中を省略するが、図１９の場合にはカウント値は
４まで歩進する。従って、カウント値が３になった時に
ＤＥＣ３がパルスを出力し、これをラッチ回路が保持
し、フレーム信号の分周信号のパルスによってクリアさ
れるので、警報は図１９の最下の信号のようになる。

【００７６】図２０は、１／２周期シフト回路の実施の
形態である。図２０において、７１はＦＦ１、７１ａは
ＦＦ２、７１ｂはＦＦ３、７２は２：１セレクタ、７３
はＮＯＴ、７４はトグルフリップ・フロップ（Ｔ−Ｆ
Ｆ）である。

【００７７】図２０の構成は、警報でＴ−ＦＦをトグル
させ、その出力でＦＦ１とＦＦ２の出力の一方を選択し
て一方のフレーム信号とし、もう一方のフレーム信号は
ＦＦ３でリタイミングして前記一方のフレーム信号との
間で、処理中に位相関係が変化しないようにしている。

【００７８】図２１は、図２０の構成のタイムチャート
である。位相差不安定状態検出回路は、時刻ｔ₁で警報
を発し、時刻ｔ₂で警報を解除し、時刻ｔ₃で再び警報
を発し、時刻Ｔ₄で再び警報を解除するものとする。こ
の警報の動きに対してＴ−ＦＦは、時刻ｔ₁＋１クロッ
ク周期でトグルして“１”に上がり、時刻ｔ₂では変化
せず、時刻ｔ₃でトグルして“０”に下がり、時刻ｔ₄
では変化しない。従って、セレクタの出力は、図２１に
示す如く、「フレーム信号入力」と「１／２周期シフト
したフレーム信号入力」とを切り替えたものになる。

【００７９】このように、１／２周期シフト回路を付加
することで、位相差不安定状態検出回路が出力する警報
によって、二のフレーム信号の位相差を調整して、二の
データの位相差が安定的にクロック周期の整数倍になる
ように制御することができる。

【００８０】尚、警報は所定数のフレームの時間を経て
出力されるため、フレーム信号と同じ時間軸で表現する
ことが困難である。そこで、図２のように、途中の時間
を省略して図示している。

【００８１】

【発明の効果】以上詳述した如く、本発明により、異な
る経路から入力される二のデータの間で検出した位相差
情報をフレームパルス発生回路に供給して、データ処理
の基準となるパルスの位相を調整することにより二のデ
ータ間の位相差を吸収する位相差調整回路と、双方のデ
ータの位相の進み遅れ関係が固定的な時に位相を調整す
る回路も、その位相の進み遅れ関係が流動的な時に位相
を調整する回路も実現できる上、調整する位相の幅には
無関係に、二のデータの位相が一致しているか否かを検
出しさえすれば、二のデータの位相を調整できるフレー
ムパルス発生回路によって二のデータの位相を一致させ
ることができるデータ処理装置が実現できる。

【００８２】更に、位相差検出の状態が不安定な場合に
警報を出力する位相差不安定状態検出回路や、該位相差
不安定状態検出回路が出力する警報によって二のフレー
ム信号の相対位相をクロックの１／２周期シフトする１
／２周期シフト回路を備えたデータ処理装置も提供され
る。

【図面の簡単な説明】

【図１】本発明の原理。

【図２】本発明の第二の原理。

【図３】本発明の第三の原理。

【図４】位相差検出回路の実施の形態。

【図５】図４の構成のタイムチャート。

【図６】フレームパルス発生回路の実施の形態。

【図７】図６の構成のタイムチャート。

【図８】位相差検出回路の第二の実施の形態。

【図９】図８の構成のタイムチャート。

【図１０】フレームパルス発生回路の第二の実施の形
態。

【図１１】位相差検出回路の第三の実施の形態。

【図１２】図１１の構成のタイムチャート（その
１）。

【図１３】図１１の構成のタイムチャート（その
２）。

【図１４】図１１の構成のタイムチャート（その
３）。

【図１５】フレームパルス発生回路の第三の実施の形
態。

【図１６】フレームパルス発生回路の第四の実施の形
態。

【図１７】位相差不安定状態検出回路の実施の形態。

【図１８】図１７の構成のタイムチャート（その１）

【図１９】図１７の構成のタイムチャート（その２）

【図２０】１／２周期シフト回路の実施の形態。

【図２１】図２０の構成のタイムチャート。

【図２２】従来のデータ処理装置の構成。

【符号の説明】１第一のデータ処理回路２第二のデータ処理回路３第三のデータ処理回路４位相差検出回路５フレームパルス発生回路

Claims

【特許請求の範囲】

【請求項１】第一のデータ処理回路が出力する第一の
データと第二のデータ処理回路が出力する第二のデータ
とを、第三のデータ処理回路において処理するデータ処
理装置において、該第三のデータ処理回路が検出する該第一及び第二のデ
ータのフレームの先頭パルスの位相差を検出する位相差
検出回路と、該位相差検出回路が出力する位相差検出信号を受けて該
第一、第二のデータ処理回路に供給するフレームパルス
相互間の位相を調整するフレームパルス発生回路とを備
えることを特徴とするデータ処理装置。
【請求項２】請求項１記載のデータ処理装置に、前記位相差検出回路が二のデータ間の位相差としてクロ
ック周期の整数倍を示す位相差検出信号を安定に出力せ
ず、二のデータ間の位相差としてクロック周期の整数倍
とクロック周期の整数倍＋１を示す位相差検出信号を交
互に出力することを検出して警報を出力する位相差不安
定状態検出回路を付加することを特徴とするデータ処理
装置。
【請求項３】請求項２記載のデータ処理装置に、前記位相差不安定状態検出回路が出力する警報によっ
て、フレームパルス発生回路が出力する二のフレーム信
号の位相を、相対的にクロックの１／２周期シフトさせ
る１／２周期シフト回路を付加することを特徴とするデ
ータ処理装置。
【請求項４】請求項１記載のデータ処理装置であっ
て、前記位相差検出回路は、位相が進んでいるデータのフレームの先頭パルスを受け
る、ｐ（ｐは正の整数）ビットの遅延回路と、位相が遅れているデータのフレームの先頭パルスを一方
の入力端子に受け、該ｐビットの遅延回路に入力された
位相が進んでいるデータのフレームの先頭パルスとをも
う一方の入力端子に受ける（ｐ＋１）の論理積回路と、後述するクロック発生回路が出力するクロックによっ
て、該（ｐ＋１）の論理積回路の出力を書き込む（ｐ＋
１）のフリップ・フロップと、該位相が遅れているデータのフレームの先頭パルスとク
ロックを反転した信号によって生成したクロックを該
（ｐ＋１）のフリップ・フロップに供給するクロック発
生回路とを備える位相差検出回路であり、前記フレームパルス発生回路は、クロックをカウントするカウンタと、該カウンタの（ｐ＋１）の連続したカウント値の各々を
デコードする（ｐ＋１）のデコーダと、該（ｐ＋１）のデコーダの出力のうち一の出力を該位相
差検出信号によって選択するセレクタとを備え、該（ｐ＋１）のデコーダのうち最も位相が進んだパルス
を出力するデコーダの出力を位相が遅れているとして検
出されたデータのフレームパルスとして供給する場合に
は、該最も位相が進んだパルスを出力するデコーダより
該位相差検出信号が示す位相差だけ遅れたパルスを出力
するデコーダの出力を位相が進んでいるとして検出され
たデータのフレームパルスとして供給し、該（ｐ＋１）のデコーダのうち最も位相が遅れたパルス
を出力するデコーダの出力を位相が進んでいるデータの
フレームパルスとして供給する場合には、該最も位相が
遅れたパルスを出力するデコーダより該位相差検出信号
が示す位相差だけ進んだパルスを出力するデコーダの出
力を位相が遅れたデータのフレームパルスとして供給す
るフレームパルス発生回路であることを特徴とするデー
タ処理装置。
【請求項５】請求項１記載のデータ処理装置であっ
て、前記位相差検出回路は、位相が進んでいるデータのフレームの先頭パルスでカウ
ントを初期化されてクロックをカウントするカウンタ
と、位相が遅れているデータのフレームの先頭パルスを一方
の入力端子に受け、該カウンタのｎ（ｎは正の整数）ビ
ットのカウント値の各ビットをもう一方の入力端子に受
けるｎの論理積回路と、後述するクロック発生回路が出力するクロックによっ
て、該ｎの論理積回路の出力を書き込むｎのフリップ・
フロップと、該位相が遅れているデータのフレームの先頭パルスとク
ロックを反転した信号によって生成したクロックを該ｎ
のフリップ・フロップに供給するクロック発生回路と、該ｎのフリップ・フロップの出力をカウント値として、
該カウント値をデコードして位相差検出信号として出力
する（ｎ＋１）のデコーダとを備える位相差検出回路で
あり、前記フレームパルス発生回路は、請求項２に記載したフレームパルス発生回路であること
を特徴とするデータ処理装置。
【請求項６】請求項１記載のデータ処理装置であっ
て、前記位相差検出回路は、一方のデータのフレームの先頭パルスでカウントを初期
化されて、クロックをカウントするカウンタと、一方のデータのフレームの先頭パルスがカウントを初期
化する位相を中心に（２ｐ＋１）の幅でカウント値をデ
コードする（２ｐ＋１）の内、中心のカウント値を除い
たカウント値をデコードする２ｐのデコーダと、該デコーダの出力を一方の入力端子にうけ、もう一方の
入力端子にはもう一方のデータのフレームの先頭パルス
を受ける２ｐの論理積回路と、後述するクロック発生回路が出力するクロックによっ
て、該２ｐの論理積回路の出力を書き込む２ｐのフリッ
プ・フロップと、該位相が遅れているデータのフレームの先頭パルスとク
ロックを反転した信号によって生成したクロックを該２
ｐのフリップ・フロップに供給するクロック発生回路と
を備える位相差検出回路であり、前記フレームパルス発生回路は、クロックをカウントするカウンタと、該カウンタの（２ｐ＋１）の連続したカウント値の各々
をデコードする（２ｐ＋１）のデコーダと、該（２ｐ＋１）のデコーダの出力のうち一の出力を該位
相差検出信号によって選択するセレクタとを備え、該（２ｐ＋１）のデコーダのうち位相の中心となるパル
スを出力するデコーダの出力を一方のデータのフレーム
パルスとして供給し、該位相の中心となるパルスを出力
するデコーダより該位相差検出信号が示す位相差だけ位
相がシフトしたパルスをもう一方のデータのフレームパ
ルスとして供給するフレームパルス発生回路であること
を特徴とするデータ処理装置。
【請求項７】請求項１記載のデータ処理装置であっ
て、前記位相差検出回路は、請求項４に記載の位相差検出回路であり、前記フレームパルス発生回路は、クロックをカウントするカウンタと、該カウンタの（２ｐ＋１）の連続するカウント値をデコ
ードする（２ｐ＋１）のデコーダと、後述する第二のカウンタが出力するカウント値によって
該（２ｐ＋１）のデコーダの出力のうち一の出力を選択
するセレクタと、前記位相差検出信号の論理和をとる論理和回路と、該論理和回路の出力をイネーブル端子に受けてクロック
をカウントする第二のカウンタとを備え、該（２ｐ＋１）のデコーダのうち位相の中心となるパル
スを出力するデコーダの出力を一方のデータのフレーム
パルスとして供給し、該第二のカウンタのカウント値に
よってもう一方のデータのフレームパルスの位相を順次
変化させるフレームパルス発生回路であることを特徴と
するデータ処理装置。
【請求項８】請求項２記載のデータ処理装置であっ
て、前記位相差不安定状態検出回路は、位相差検出信号の各ビットの各々について、立ち上がり
微分と立ち下がり微分を行なう微分回路と、該各々の微分回路が出力する立ち上がり微分パルスと立
ち下がり微分パルスの論理和をとる論理和回路と、一方のフレーム信号を分周した信号によってクリアさ
れ、該論理和回路の出力パルスをカウントするカウンタ
と、該カウンタの所定のカウント値をデコードするデコ
ーダと、一方のフレーム信号を分周した信号によってクリアさ
れ、該デコーダの出力を保持するラッチ回路とを備える
位相差不安定状態検出回路であることを特徴とするデー
タ処理装置。
【請求項９】請求項３記載のデータ処理装置であっ
て、前記１／２周期シフト回路は、一方のフレーム信号をクロックによってリタイミングす
る第一のフリップ・フロップと、該一方のフレーム信号を反転されたクロックでリタイミ
ングする第二のフリップ・フロップと、もう一方のフレーム信号をクロックによってリタイミン
グする第三のフリップ・フロップと、前記位相差不安定状態検出回路が出力する警報によって
トグルするトグル・フリップ・フロップと、該トグル・フリップ・フロップの出力を選択信号とし、
該第一のフリップ・フロップと該第二のフリップ・フロ
ップの出力を選択する２：１セレクタとを備える１／２
周期シフト回路であることを特徴とするデータ処理装
置。