JPH09102731A - Switched capacitor arithmetic circuit - Google Patents
Switched capacitor arithmetic circuitInfo
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- JPH09102731A JPH09102731A JP25730895A JP25730895A JPH09102731A JP H09102731 A JPH09102731 A JP H09102731A JP 25730895 A JP25730895 A JP 25730895A JP 25730895 A JP25730895 A JP 25730895A JP H09102731 A JPH09102731 A JP H09102731A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、スイッチトキャパ
シタ演算回路に関し、特に、ディジタル入力信号の各桁
に対応する三値の内部コードをディジタル・アナログ変
換(以下「D/A変換」)する、循環型D/A変換器に
用いて好適なスイッチトキャパシタ演算回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switched capacitor arithmetic circuit, and more particularly, a circuit for digital-to-analog conversion (hereinafter "D / A conversion") of a ternary internal code corresponding to each digit of a digital input signal. The present invention relates to a switched capacitor arithmetic circuit suitable for use in a type D / A converter.
【0002】[0002]
【背景技術】図9は循環型D/A変換器の概略ブロック
図である。変換制御回路1は、D0〜Dn までのn+1
ビットのディジタル入力信号の各桁に対応した内部コー
ドCT0 〜CTm ………各ビットは「+1」、「0」又
は「−1」のいずれかの値をとる。………を発生するも
の、循環型D/A変換回路2は、内部コードCT0 〜C
Tm やリファレンス電圧Vref 等に従って所定の演算処
理を実行するもの、サンプル・ホールド回路3は、同演
算処理の結果を所定時間サンプリングするとともに、同
演算処理の終了後にそのサンプリング値をホールドしア
ナログ電圧Vou t として出力するものである。なお、C
Kはシステムクロック信号、STCは変換動作の開始を
指定する外部制御信号、φ0 は、サンリング期間とホー
ルドタイミングを決定する信号である。BACKGROUND ART FIG. 9 is a schematic block diagram of a cyclic D / A converter. The conversion control circuit 1 uses n + 1 of D 0 to D n.
Internal code corresponding to each digit of bit digital input signal CT 0 to CT m ... Each bit takes a value of “+1”, “0” or “−1”. ........., the cyclic D / A conversion circuit 2 generates internal codes CT 0 to C
The sample / hold circuit 3 executes predetermined arithmetic processing according to T m , the reference voltage V ref, etc., and samples the result of the same arithmetic processing for a predetermined time, and holds the sampled value after the completion of the arithmetic processing to hold an analog value. and outputs as a voltage V ou t. Note that C
K is a system clock signal, STC is an external control signal that specifies the start of the conversion operation, and φ 0 is a signal that determines the sunring period and the hold timing.
【0003】図10は循環型D/A変換回路2及びサン
プル・ホールド回路3を含む概念構成図であり、循環型
D/A変換回路2は、信号STCがHレベルのときに図
示の接点状態となるスイッチ要素2aと、入・出力をた
すき掛けに接続した同一構成の二つのブロック部(スイ
ッチトキャパシタ演算回路)2b、2cとを有してい
る。ブロック部2b、2cのアナログ出力電圧Vout A
/B(Vout A又はVou t B)は、次式によって表す
ことができる。FIG. 10 is a conceptual configuration diagram including a circulation type D / A conversion circuit 2 and a sample hold circuit 3. The circulation type D / A conversion circuit 2 has the contact state shown when the signal STC is at H level. It has a switch element 2a and a two block section (switched capacitor arithmetic circuit) 2b, 2c of the same configuration, which connects the input and output in a crossed manner. Analog output voltage V out A of the blocks 2b and 2c
/ B (V out A or V ou t B) can be expressed by the following equation.
【0004】 Vout A/B=1/2(VinA/B+Ai×Vref ) ……… ここに、Aiは+1,0,−1の三値信号である。図1
1はディジタル入力信号を4ビット(すなわちD0 〜D
3 )としたときの、信号STC、CK及びφ0 のタイミ
ングである。図11において、BLOCK_A(S/
H)及びBLOCK_B(S/H)は、それぞれ上側の
ブロック2bと下側のブロック2cの動作状態を表して
いる。Lレベルがサンプリング期間、Hレベルがホール
ド期間である。サンプリング期間のA1、A2、A3
は、その時点における上式のAiの値を表している。V out A / B = 1/2 (V in A / B + Ai × V ref ) ... Here, Ai is a ternary signal of +1, 0, −1. FIG.
1 is a 4-bit digital input signal (that is, D 0 to D
3 ) is the timing of the signals STC, CK and φ 0 . In FIG. 11, BLOCK_A (S /
H) and BLOCK_B (S / H) represent operating states of the upper block 2b and the lower block 2c, respectively. The L level is the sampling period and the H level is the hold period. Sampling period A1, A2, A3
Represents the value of Ai in the above equation at that time.
【0005】今、信号STCをHレベル(1CK分)に
し、データ(D0 ,D1 ,D2 ,D 3 )=(0,1,
0,0)を入力すると、このデータは、変換制御回路1
により、入力信号に対応した三値信号(A1,A2,A
3)=(+1,−1,0)に変換され、CT0 〜CTm
として二つのブロック部2b、2cにシリアルで送られ
る。Now, set the signal STC to H level (1 CK)
Data (D0, D1, DTwo, D Three) = (0,1,
0, 0) is input, this data is converted into the conversion control circuit 1
The ternary signal (A1, A2, A
3) = (+ 1, -1,0), and CT0~ CTm
Is sent serially to the two blocks 2b and 2c as
You.
【0006】スイッチ要素2aは、STC=Hレベルで
図示の状態、STC=Lレベルで逆の状態になるように
動作する。これにより、変換動作開始後の最初のCKで
VinA=0V(グランド電位)となり、以降は、Vout
A→VinB、Vout B→VinAというように、二つのブ
ロック部2b、2cの間で入出力が循環する。n=3の
場合には、CKの4周期までφ0 はLレベルであり、こ
の間、サンプル・ホールド回路3はVout Aをサンプリ
ングし続け、φ0 がHレベルとなった時点で、その値を
ホールドし、次式に示すアナログ電圧Vout として出
力する。The switch element 2a operates so that the state shown in the figure is obtained at the STC = H level and the opposite state is obtained at the STC = L level. As a result, V in A = 0V (ground potential) is obtained at the first CK after the conversion operation is started, and thereafter, V out
Input / output circulates between the two block units 2b and 2c, such as A → V in B and V out B → V in A. In the case of n = 3, φ 0 is L level up to 4 cycles of CK, during which the sample and hold circuit 3 continues to sample V out A, and when φ 0 becomes H level, that value Is held and output as an analog voltage V out shown in the following equation.
【0007】[0007]
【数1】 (Equation 1)
【0008】ここで、係数A1、A2、A3に、実値
(+1,0,−1)を代入すると、Here, substituting the actual values (+1, 0, -1) into the coefficients A1, A2, A3,
【0009】[0009]
【数2】 (Equation 2)
【0010】となり、結局、Vout は2/8Vref にな
る。Finally, V out becomes 2/8 V ref .
【0011】[0011]
【従来の技術】図12はブロック部(スイッチトキャパ
シタ演算回路)2b、2cの構成図である。この図にお
いて、10〜16はnチャネルMOSトランジスタを用
いた第1〜第7のスイッチ要素、17〜19は第1〜第
3のコンデンサ、20はオペアンプ等の演算増幅器であ
る。なお、C1 〜C3 は第1〜第3のコンデンサ17〜
19の各容量値、φ1 、φ1 バー、φ2 及びφ2 バー
は、第1〜第7のスイッチ要素10〜16のオンオフ制
御信号(Hレベルでオン)である。2. Description of the Related Art FIG. 12 is a block diagram of a block section (switched capacitor arithmetic circuit) 2b, 2c. In this figure, 10 to 16 are first to seventh switch elements using n-channel MOS transistors, 17 to 19 are first to third capacitors, and 20 is an operational amplifier such as an operational amplifier. C 1 to C 3 are the first to third capacitors 17 to
The respective capacitance values of 19, φ 1 , φ 1 bar, φ 2 and φ 2 bar are ON / OFF control signals (ON at H level) of the first to seventh switch elements 10 to 16.
【0012】今、φ1 =Hレベルのときの第1〜第3の
コンデンサ17〜19の印加電圧を、V1 (−1/
2)、V2 (−1/2)、V3 (−1/2)とし、φ1
バー=Hレベルのときの同電圧を、V1 (1/2)、V
2 (1/2)、V3 (1/2)とし、図13に示すタイ
ミングチャートを考えると、φ1 のHレベル期間からφ
1バーのHレベル期間への過渡動作において、次の電荷
保存則が成立する。Now, the voltage applied to the first to third capacitors 17 to 19 when φ 1 = H level is V 1 (-1 / -1)
2), V 2 (-1/2), V 3 (-1/2), φ 1
The same voltage when the bar is at H level is V 1 (1/2), V
Considering the timing chart shown in FIG. 13 with 2 (1/2) and V 3 (1/2), from the H level period of φ 1 to φ
In the transient operation of 1 bar to the H level period, the following charge conservation law is established.
【0013】C1 ×V1 (−1/2)+C2 ×V2 (−
1/2)+C3 ×V3 (−1/2)=C1 ×V1 (1/
2)+C2 ×V2 (1/2)+C3 ×V3 (1/2) ここに、図12では、 V2 (−1/2)=0 V3 (−1/2)=VinA/B V2 (1/2)=V3 (1/2)=Vout A/B であり、C 1 × V 1 (−1/2) + C 2 × V 2 (−
1/2) + C 3 × V 3 (−1/2) = C 1 × V 1 (1 /
2) + C 2 × V 2 (1/2) + C 3 × V 3 (1/2) Here, in FIG. 12, V 2 (−1/2) = 0 V 3 (−1/2) = V in A / B V 2 (1/2) = V 3 (1/2) = V out A / B,
【0014】[0014]
【数3】 (Equation 3)
【0015】C1 =C2 =C3 とすると、 Vout A/B=1/2{VinA/B+V1 (−1/2)
−V1 (1/2)} となり、φ2 =Hレベルのとき、V1 =Vref 、φ2 バ
ー=Hレベルのとき、V1 =0となるから、タイミング
T1 終了時点でのVout A/Bは、 1/2(VinA/B+Vref ) タイミングT2 終了時点でのVout A/Bは、 1/2(VinA/B) タイミングT3 終了時点でのVout A/Bは、 1/2(VinA/B−Vref ) となる。When C 1 = C 2 = C 3 , V out A / B = 1/2 {V in A / B + V 1 (−1/2)
-V 1 (1/2)}, and the time of phi 2 = H level, V 1 = V ref, when phi 2 bar = H level, since the V 1 = 0, the timing T 1 V at the end out A / B is 1/2 (V in A / B + V ref ) V out at the end of timing T 2 A / B is 1/2 (V in A / B) V out at the end of timing T 3 A / B becomes 1/2 (V in A / B-V ref ).
【0016】[0016]
【発明が解決しようとする課題】しかしながら、かかる
従来のスイッチトキャパシタ演算回路にあっては、3個
のコンデンサ17〜19が必要で、この3個のコンデン
サによる占有面積………1個の容量値を16PFとする
とおよそ30,000μm2 ×3個となり、しかもこれ
が2ブロック分必要………が相当に大きくなるという問
題点がある。また、意図した回路動作を得るには、すべ
ての容量値を正確に一致(C1 =C2 =C 3 )させなけ
ればならないが、製造誤差を考慮すると完全な一致は困
難で、変換精度を充分に高めることができないという問
題点があった。SUMMARY OF THE INVENTION
Three in the conventional switched capacitor arithmetic circuit
The capacitors 17 to 19 are required.
Occupied area by the service ........ 1 capacitance value is set to 16PF
And about 30,000 μmTwo× 3, and this
Needs 2 blocks, but the question is ...
There is a point. To obtain the intended circuit operation,
Accurately match all capacitance values (C1= CTwo= C Three) Do not let
However, it is difficult to make a perfect match if manufacturing errors are taken into consideration.
It is difficult to improve the conversion accuracy sufficiently.
There was a title.
【0017】そこで、本発明は、コンデンサの数を減ら
すことができ、専有面積の問題と変換精度の問題を一挙
に解決できる有用な技術の提供を目的とする。Therefore, an object of the present invention is to provide a useful technique capable of reducing the number of capacitors and solving the problems of the occupied area and the conversion accuracy all at once.
【0018】[0018]
【課題を解決するための手段】請求項1記載の発明は、
第1の入力端子と第1のコンデンサの一端との間をオン
オフする第1のスイッチ要素と、第2の入力端子と前記
第1のコンデンサの他端との間をオンオフする第2のス
イッチ要素と、演算増幅器の負相入力と前記第1のコン
デンサの他端との間をオンオフする第3のスイッチ要素
と、前記演算増幅器の出力と前記第1のコンデンサの一
端との間をオンオフする第4のスイッチ要素と、前記演
算増幅器の負相入力に一端を接続した第2のコンデンサ
の他端と前記演算増幅器の出力との間をオンオフする第
5のスイッチ要素と、第3の入力端子と前記第2のコン
デンサの他端との間をオンオフする第6のスイッチ要素
と、前記演算増幅器の負相入力と出力との間をオンオフ
する第7のスイッチ要素と、を備えたことを特徴とす
る。According to the first aspect of the present invention,
A first switch element for turning on / off between the first input terminal and one end of the first capacitor, and a second switch element for turning on / off between the second input terminal and the other end of the first capacitor. A third switch element for turning on and off between the negative phase input of the operational amplifier and the other end of the first capacitor, and a third switch element for turning on and off between the output of the operational amplifier and one end of the first capacitor. Switch element 4, a fifth switch element for turning on and off between the other end of the second capacitor, one end of which is connected to the negative phase input of the operational amplifier, and the output of the operational amplifier, and a third input terminal. A sixth switch element for turning on and off between the other end of the second capacitor and a seventh switch element for turning on and off between a negative phase input and an output of the operational amplifier; To do.
【0019】このような構成において、第1〜7のスイ
ッチ要素のオンオフを適切に制御すると共に、第1のス
イッチ要素、第2のスイッチ要素、第6のスイッチ要素
及び第7のスイッチ要素がオンのときの、第1のコンデ
ンサと第2のコンデンサに加わる電圧を、V1 (−1/
2)、V2 (−1/2)とし、残りのスイッチ要素(第
3のスイッチ要素、第4のスイッチ要素及び第5のスイ
ッチ要素)がオンのときの、第1のコンデンサと第2の
コンデンサに加わる電圧を、V1 (1/2)、V2 (1
/2)とすると、従来例(図12参照)よりも1個少な
いコンデンサ(第1及び第2のコンデンサ)でも、従来
例と同様な動作が得られ、専有面積の問題と変換精度の
問題を一挙に解決できる。In such a configuration, ON / OFF of the first to seventh switch elements is appropriately controlled, and the first switch element, the second switch element, the sixth switch element and the seventh switch element are turned ON. when the the voltage applied to the first and second capacitors, V 1 (-1 /
2), V 2 (−1/2), and when the remaining switch elements (third switch element, fourth switch element and fifth switch element) are on, the first capacitor and the second capacitor The voltage applied to the capacitor is V 1 (1/2), V 2 (1
/ 2), the same operation as in the conventional example can be obtained even with a capacitor (first and second capacitors) that is one less than in the conventional example (see FIG. 12), and the problem of the occupied area and the problem of conversion accuracy are solved. Can be solved all at once.
【0020】又は、請求項2記載の発明は、第1の入力
端子と第1のコンデンサの一端との間をオンオフする第
1のスイッチ要素と、第2の入力端子と前記第1のコン
デンサの他端との間をオンオフする第2のスイッチ要素
と、演算増幅器の負相入力と前記第1のコンデンサの他
端との間をオンオフする第3のスイッチ要素と、前記演
算増幅器の出力と前記第1のコンデンサの一端との間を
オンオフする第4のスイッチ要素と、前記演算増幅器の
負相入力と出力との間に接続された第2のコンデンサ
と、前記演算増幅器の負相入力と出力との間をオンオフ
する第7のスイッチ要素と、を備えたことを特徴とす
る。Alternatively, the invention according to claim 2 is characterized in that a first switch element for turning on and off between the first input terminal and one end of the first capacitor, a second input terminal and the first capacitor. A second switch element for turning on and off between the other end, a third switch element for turning on and off between a negative phase input of the operational amplifier and the other end of the first capacitor, an output of the operational amplifier and the above A fourth switch element that turns on and off between one end of the first capacitor, a second capacitor connected between a negative phase input and an output of the operational amplifier, and a negative phase input and output of the operational amplifier. And a seventh switch element for turning on and off between and.
【0021】この構成は、請求項1記載の発明における
第3の入力端子の電圧を、第4の入力端子の電圧と共通
化して用いる場合に適用できる。請求項1記載の発明に
おける第5のスイッチ要素、第6のスイッチ要素及び第
3の入力端子が不要となり、構成の簡素化が図られる。This configuration can be applied when the voltage of the third input terminal in the invention of claim 1 is used in common with the voltage of the fourth input terminal. The fifth switch element, the sixth switch element and the third input terminal in the invention according to claim 1 are unnecessary, and the configuration is simplified.
【0022】[0022]
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図1は本発明に係るスイッチトキャパ
シタ演算回路の第1実施例を示す図である。30は第1
の入力端子31と第1のコンデンサ32の一端32aと
の間に接続された第1のスイッチ要素、33は第2の入
力端子34と第1のコンデンサ32の他端32bとの間
に接続された第2のスイッチ要素、35は演算増幅器3
6の負相入力(−入力)と第1のコンデンサ32の他端
32bとの間に接続された第3のスイッチ要素、37は
演算増幅器36の出力と第1のコンデンサ32の一端3
2aとの間に接続された第4のスイッチ要素、38は演
算増幅器36の負相入力に一端39aを接続した第2の
コンデンサ39の他端39bと演算増幅器36の出力と
の間に接続された第5のスイッチ要素、40は第3の入
力端子41と第2のコンデンサ39の他端39bとの間
に接続された第6のスイッチ要素、42は演算増幅器3
6の負相入力と出力との間に接続された第7のスイッチ
要素である。これらすべてのスイッチ要素(第1〜第7
のスイッチ要素30、33、35、37、38、40及
び42)は、nチャネルMOSトランジスタで構成され
ており、各ゲートに加えられたタイミング信号φ1 (及
びその反転信号φ1 バー)がHレベルのときにオンする
ようになっている。なお、43は演算増幅器36の正相
入力(+入力)に接続する第4の入力端子、44は演算
増幅器36の出力に接続する出力端子である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a first embodiment of a switched capacitor arithmetic circuit according to the present invention. 30 is the first
A first switch element connected between the input terminal 31 and one end 32a of the first capacitor 32, and 33 connected between the second input terminal 34 and the other end 32b of the first capacitor 32. The second switch element 35 is an operational amplifier 3
The third switch element connected between the negative phase input (-input) of 6 and the other end 32b of the first capacitor 32, 37 is the output of the operational amplifier 36 and one end 3 of the first capacitor 32.
A fourth switch element 38 connected between 2a and 2a is connected between the other end 39b of the second capacitor 39 whose one end 39a is connected to the negative phase input of the operational amplifier 36 and the output of the operational amplifier 36. A fifth switch element, 40 a sixth switch element connected between the third input terminal 41 and the other end 39b of the second capacitor 39, and 42 an operational amplifier 3
6 is a seventh switch element connected between the negative phase input and output of 6. All these switch elements (first to seventh
Switch elements 30, 33, 35, 37, 38, 40 and 42) of the above are constituted by n-channel MOS transistors, and the timing signal φ 1 (and its inverted signal φ 1 bar) applied to each gate is H level. It is designed to turn on at the level. Incidentally, 43 is a fourth input terminal connected to the positive phase input (+ input) of the operational amplifier 36, and 44 is an output terminal connected to the output of the operational amplifier 36.
【0023】このような構成において、信号φ1 、φ1
バーのタイミングを図2のように設定すると共に、φ1
=Hレベルのときの、第1のコンデンサ32と第2のコ
ンデンサ39に加わる電圧を、V1 (−1/2)、V2
(−1/2)とし、φ1 バー=Hレベルのときの、第1
のコンデンサ32と第2のコンデンサ39に加わる電圧
を、V1 (1/2)、V2 (1/2)とすると、次の電
荷保存則が成立する。In such a configuration, the signals φ 1 , φ 1
Set the bar timing as shown in Fig. 2 and set φ 1
= H level, the voltage applied to the first capacitor 32 and the second capacitor 39 is V 1 (−1/2), V 2
(-1/2), and when φ 1 bar = H level, the first
If the voltages applied to the second capacitor 39 and the second capacitor 39 are V 1 (1/2) and V 2 (1/2), the following charge conservation law is established.
【0024】C1 ×V1 (−1/2)+C2 ×V1 (−
1/2)=C1 ×V1 (1/2)+C2 ×V2 (1/
2) ここに、 V1 (−1/2)=VB −VA V2 (−1/2)=VD −VC V1 (1/2)=V2 (1/2)=Vout −VC であり、出力電圧Vout は、次式で表すことができ
る。C 1 × V 1 (−1/2) + C 2 × V 1 (−
1/2) = C 1 × V 1 (1/2) + C 2 × V 2 (1 /
2) Here, V 1 (-1/2) = V B -V A V 2 (-1/2) = V D -V C V 1 (1/2) = V 2 (1/2) = V out −V C , and the output voltage V out can be expressed by the following equation.
【0025】[0025]
【数4】 (Equation 4)
【0026】したがって、C1 =C2 =Cとすると、 Vout =1/2(−VA +VB +VC +VD ) 但し、VA :第2の入力端子34の電圧 VB :第1の入力端子31の電圧 VC :第4の入力端子43の電圧 VD :第3の入力端子41の電圧 となるから、例えば、 (VA ,VB ,VC ,VD )=(0,Vref ,0,
Vin) 但し、Vref :リファレンス電圧 Vin:入力電圧 とすると、 Vout =1/2(Vin+Vref ) また、 (VA ,VB ,VC ,VD )=(0,0,0,Vin) とすると、 Vout =1/2Vin また、 (VA ,VB ,VC ,VD )=(Vref ,0,0,
Vin) とすると、 Vout =1/2(Vin−Vref ) となる。したがって、本実施例の回路は、次表1に示す
入・出力条件に従って動作し、 この動作は従来例と同様であるから、1個少ないコンデ
ンサ(第1及び第2のコンデンサ32、39)でも、必
要な回路動作を得ることができる。その結果、1個分の
コンデンサに相当する面積削減を図ることができ、ま
た、3個よりも2個のコンデンサの容量を揃える方が容
易であるから、専有面積の問題と変換精度の問題とを一
挙に解決することができる。[0026] Thus, when C 1 = C 2 = C, V out = 1/2 (-V A + V B + V C + V D) , however, V A: the voltage of the second input terminal 34 V B: first Input terminal 31 voltage V C : fourth input terminal 43 voltage V D : third input terminal 41 voltage, for example, (V A , V B , V C , V D ) = (0 , V ref , 0,
V in) However, V ref: reference voltage V in: When the input voltage, V out = 1/2 ( V in + V ref) also, (V A, V B, V C, V D) = (0,0 , 0, V in ), V out = 1 / 2V in , and (V A , V B , V C , V D ) = (V ref , 0, 0,
If V in ), then V out = ½ (V in −V ref ). Therefore, the circuit of this embodiment operates according to the input / output conditions shown in Table 1 below. Since this operation is similar to that of the conventional example, the required circuit operation can be obtained even with one less capacitor (first and second capacitors 32 and 39). As a result, it is possible to reduce the area equivalent to one capacitor, and it is easier to make the capacities of two capacitors equal to three capacitors. Can be solved all at once.
【0027】なお、多入力の演算回路を構成する場合
は、A部とB部を所要数ずつ組み合せて使用する。A部
は、便宜的に示す端子A1 、A2 を用いて並列に接続
し、B部は、便宜的に示す端子B1U、B2U、B1D、B2D
を用いて直列に接続する。例えば、A部×m個、B部×
n個の場合には、端子A1 、A2 を共通にして図面の表
裏方向にm個のA部が並び、そのA部の下(図面の下)
にn個のB部が並ぶ。1個目のB部の端子B1U、B2Uを
A部の端子A1 、A2 に接続すると共に、その1個目の
B部の端子B1D、B2Dを2個目のB部の端子B1U、B2U
に接続し、……、n個目のB部の端子B1D、B2Dを演算
増幅器36の負相入力及び出力に接続する。この例の場
合、VA 及びVB がm個(VA1〜VAm、VB1〜VBm)、
VD がn個(VD1〜VDn)となり、次式に示すように、
多入力対応の出力電圧Vout を得ることができる。但
し、iは1〜m、jは1〜nである。When constructing a multi-input arithmetic circuit, a required number of units A and B are used in combination. The section A is connected in parallel using terminals A 1 and A 2 shown for convenience, and the section B is terminals B 1U , B 2U , B 1D and B 2D shown for convenience.
To connect in series. For example, A part x m pieces, B part x
In the case of n pieces, m pieces of A parts are lined up in the front and back direction of the drawing with the terminals A 1 and A 2 being common, and under the A part (below the drawing)
The n B parts are lined up. The first terminals B 1U and B 2U of the B section are connected to the terminals A 1 and A 2 of the A section, and the first terminals B 1D and B 2D of the B section are connected to the second B section. Terminal B 1U , B 2U
, And the terminals B 1D and B 2D of the n-th part B are connected to the negative phase input and output of the operational amplifier 36. In the case of this example, V A and V B are m (V A1 to V Am , V B1 to V Bm ),
V D becomes n (V D1 to V Dn ), and as shown in the following equation,
An output voltage V out corresponding to multiple inputs can be obtained. However, i is 1 to m and j is 1 to n.
【0028】Vout =(−ΣC1i×VAi+ΣC1i×VBi
+ΣC1i×VC +ΣC2j×VDj)/(ΣC1i+ΣC2j) 図3は本発明に係るスイッチトキャパシタ演算回路の第
2実施例を示す図である。50は第1の入力端子51と
第1のコンデンサ52の一端52aとの間に接続された
第1のスイッチ要素、53は第2の入力端子54と第1
のコンデンサ52の他端52bとの間に接続された第2
のスイッチ要素、55は演算増幅器56の負相入力(−
入力)と第1のコンデンサ52の他端52bとの間に接
続された第3のスイッチ要素、57は演算増幅器56の
出力と第1のコンデンサ52の一端52aとの間に接続
された第4のスイッチ要素、58は演算増幅器56の負
相入力と出力との間に接続された第2のコンデンサ、5
9は演算増幅器56の負相入力と出力との間に接続され
た第7のスイッチ要素である。これらすべてのスイッチ
要素(第1のスイッチ要素50、第2のスイッチ要素5
3、第3のスイッチ要素55、第4のスイッチ要素57
及び第7のスイッチ要素59)は、nチャネルMOSト
ランジスタで構成されており、各ゲートに加えられたタ
イミング信号φ 1 (及びその反転信号φ1 バー)がHレ
ベルのときにオンするようになっている。なお、60は
演算増幅器56の正相入力(+入力)に接続する第4の
入力端子、61は演算増幅器56の出力に接続する出力
端子である。Vout= (-ΣC1i× VAi+ ΣC1i× VBi
+ ΣC1i× VC+ ΣC2j× VDj) / (ΣC1i+ ΣC2j) FIG. 3 shows a switched capacitor arithmetic circuit according to the present invention.
It is a figure which shows 2 Example. 50 is the first input terminal 51
Connected between the one end 52a of the first capacitor 52 and
The first switch element 53 is connected to the second input terminal 54 and the first
The second end connected between the other end 52b of the condenser 52 of
, 55 is a negative phase input of the operational amplifier 56 (-
Input) and the other end 52b of the first capacitor 52.
The connected third switch element 57 is an operational amplifier 56.
Connected between the output and one end 52a of the first capacitor 52
The fourth switch element, 58 is the negative of the operational amplifier 56.
A second capacitor connected between the phase input and the output, 5
9 is connected between the negative phase input and the output of the operational amplifier 56
It is the seventh switch element. All these switches
Elements (first switch element 50, second switch element 5
3, third switch element 55, fourth switch element 57
And the seventh switch element 59) is an n-channel MOS transistor.
It consists of a transistor, and the tag added to each gate.
Imming signal φ 1(And its inverted signal φ1H)
It turns on when the bell is turned on. In addition, 60 is
The fourth connected to the positive phase input (+ input) of the operational amplifier 56
Input terminal, 61 is an output connected to the output of the operational amplifier 56
Terminal.
【0029】このような構成において、信号φ1 、φ1
バーのタイミングを図2のように設定すると共に、φ1
=Hレベルのときの、第1のコンデンサ52と第2のコ
ンデンサ58に加わる電圧を、V1 (−1/2)、V2
(−1/2)とし、φ1 バー=Hレベルのときの、第1
のコンデンサ52と第2のコンデンサ58に加わる電圧
を、V1 (1/2)、V2 (1/2)とすると、次の電
荷保存則が成立する。In such a configuration, the signals φ 1 , φ 1
Set the bar timing as shown in Fig. 2 and set φ 1
= H level, the voltage applied to the first capacitor 52 and the second capacitor 58 is V 1 (−1/2), V 2
(-1/2), and when φ 1 bar = H level, the first
When the voltage applied to the capacitor 52 and the second capacitor 58 is V 1 (1/2) and V 2 (1/2), the following charge conservation law is established.
【0030】C1 ×V1 (−1/2)+C2 ×V1 (−
1/2)=C1 ×V1 (1/2)+C2 ×V2 (1/
2) ここに、 V1 (−1/2)=VB −VA V2 (−1/2)=0 V1 (1/2)=V2 (1/2)=Vout −VC ゆえに、 C1 ×(VB −VA )=(C1 +C2 )×(Vout −V
C ) Vout ={C1 /(C1 +C2 )}×(VB −VA )+
VC となり、 C1 =C2 =C とすると、 Vout =(1/2)×(VB −VA )+VC =(1/2)×(−VA +VB +2VC ) Vref をリファレンス電圧、Vinを外部からの入力電圧
とし、 (VA ,VB ,VC )=(Vref ,Vin,Vref ) とすると、 Vout =1/2(Vin+Vref ) となり、 (VA ,VB ,VC )=(0,Vin,0) とすると、 Vout =1/2(Vin) となり、 (VA ,VB ,VC )=(Vref ,Vin,0) とすると、 Vout =1/2(Vin−Vref ) となり、結局、次表2に示すような入・出力条件が得ら
れる。 以下余白C 1 × V 1 (−1/2) + C 2 × V 1 (−
1/2) = C 1 × V 1 (1/2) + C 2 × V 2 (1 /
2) Here, V 1 (-1/2) = V B -V A V 2 (-1/2) = 0 V 1 (1/2) = V 2 (1/2) = V out -V C Therefore, C 1 × (V B −V A ) = (C 1 + C 2 ) × (V out −V
C ) V out = {C 1 / (C 1 + C 2 )} × (V B −V A ) +
V C and assuming C 1 = C 2 = C, V out = (1/2) × (V B −V A ) + V C = (1/2) × (−V A + V B + 2V C ) V ref Is a reference voltage, V in is an input voltage from the outside, and (V A , V B , V C ) = (V ref , V in , V ref ), V out = 1/2 (V in + V ref ). And (V A , V B , V C ) = (0, V in , 0), V out = 1/2 (V in ), and (V A , V B , V C ) = (V ref , V in , 0), V out = 1/2 (V in −V ref ), and eventually the input / output conditions as shown in the following Table 2 are obtained. Below margin
【0031】 なお、多入力の演算回路を構成する場合は、第1実施例
と同様に、A部とB部を所要数ずつ組み合せて使用す
る。A部×m個、B部×n個とした場合、本実施例の出
力電圧Vout は、次式で与えられる。但し、iは1〜
m、jは1〜nである。[0031] In the case of constructing a multi-input arithmetic circuit, as in the first embodiment, a required number of units A and B are used in combination. When the A part × m number and the B part × n number are set, the output voltage V out of the present embodiment is given by the following equation. However, i is 1 to
m and j are 1 to n.
【0032】Vout ={−ΣC1i×VAi+ΣC1i×VBi
+(ΣC1i×ΣC2j)×VC }/(ΣC1i+ΣC2j) 図4は本発明に係るスイッチトキャパシタ演算回路の第
3実施例を示す図であり、第2実施例の具体例である。
70は第1の入力端子71と第1のコンデンサ72の一
端72aとの間に接続された第1のスイッチ要素、73
は第2の入力端子74と第1のコンデンサ72の他端7
2bとの間に接続された第2のスイッチ要素、75は演
算増幅器76の負相入力(−入力)と第1のコンデンサ
72の他端72bとの間に接続された第3のスイッチ要
素、77は演算増幅器76の出力と第1のコンデンサ7
2の一端72aとの間に接続された第4のスイッチ要
素、78は演算増幅器76の負相入力と出力との間に接
続された第2のコンデンサ、79は演算増幅器76の負
相入力と出力との間に接続された第7のスイッチ要素で
ある。なお、80は演算増幅器76の出力に接続する出
力端子である。V out = {-ΣC 1i × V Ai + ΣC 1i × V Bi
+ (ΣC 1i × ΣC 2j ) × V C } / (ΣC 1i + ΣC 2j ) FIG. 4 is a diagram showing a third embodiment of the switched capacitor arithmetic circuit according to the present invention, which is a specific example of the second embodiment. .
70 is a first switch element connected between the first input terminal 71 and one end 72a of the first capacitor 72, 73
Is the second input terminal 74 and the other end 7 of the first capacitor 72.
2b is a second switch element connected between the second switch element and 2b, 75 is a third switch element connected between the negative phase input (-input) of the operational amplifier 76 and the other end 72b of the first capacitor 72, 77 is the output of the operational amplifier 76 and the first capacitor 7
4 is a fourth switch element connected to the one end 72a of the second amplifier, 78 is a second capacitor connected between the negative phase input and the output of the operational amplifier 76, and 79 is a negative phase input of the operational amplifier 76. It is a seventh switch element connected between the output and the output. Reference numeral 80 is an output terminal connected to the output of the operational amplifier 76.
【0033】第2実施例との相違は、第1のコンデンサ
72の他端72bとグランド間にスイッチ要素81を接
続した点、演算増幅器76の正相入力と第2の入力端子
74との間にスイッチ要素82を接続した点、及び、演
算増幅器76の正相入力とグランド間にスイッチ要素8
3を接続した点にある。このような構成において、各ス
イッチ要素のオンオフを制御する信号φ1 、φ 1 バー、
φ2 、φ3 、φ4 、φ5 のタイミングを図5のように設
定すると共に、φ1 =Hレベルのときの、第1のコンデ
ンサ72と第2のコンデンサ78に加わる電圧を、V1
(−1/2)、V2 (−1/2)とし、φ1 バー=Hレ
ベルのときの、第1のコンデンサ72と第2のコンデン
サ78に加わる電圧を、V1 (1/2)、V2 (1/
2)とすると、次の電荷保存則が成立する。The difference from the second embodiment is that the first capacitor
Connect the switch element 81 between the other end 72b of 72 and the ground.
Continuation point, positive phase input of operational amplifier 76 and second input terminal
A switch element 82 is connected between the switch 74 and
Switch element 8 between the positive phase input of the operational amplifier 76 and ground
It is the point where 3 is connected. In such a configuration, each
Signal φ that controls on / off of the switch element1, Φ 1bar,
φTwo, ΦThree, ΦFour, ΦFiveSet the timing as shown in Fig. 5.
As well as φ1= 1st cond when H level
The voltage applied to the sensor 72 and the second capacitor 78 is V1
(-1/2), VTwo(-1/2), φ1Bar = H
The first condenser 72 and the second condenser at the time of bell
The voltage applied to the1(1/2), VTwo(1 /
Then, the following charge conservation law holds.
【0034】C1 ×V1 (−1/2)+C2 ×V2 (−
1/2)=C1 ×V1 (1/2)+C2 ×V2 (1/
2) ここに、 V2 (−1/2)=0 であり、 C1 =C2 =C とすると、 V1 (−1/2)=V1 (1/2)+V2 (1/2) となる。C 1 × V 1 (−1/2) + C 2 × V 2 (−
1/2) = C 1 × V 1 (1/2) + C 2 × V 2 (1 /
2) Here, if V 2 (−1/2) = 0 and C 1 = C 2 = C, then V 1 (−1/2) = V 1 (1/2) + V 2 (1/2 ).
【0035】次表3は、φ1 =Hレベルのときのφ2 〜
φ5 の各状態とそれに対応するV1(−1/2)の相関
表である。 次表4は、φ1 バー=Hレベルのときのφ2 〜φ5 の各
状態とそれに対応するV1 (1/2)及びV2 (1/
2)の相関表である。Table 3 below shows φ 2 = φ 2 when φ 1 = H level
a correlation table of V 1 (-1/2) and the corresponding respective states of phi 5. Table 4 below shows each state of φ 2 to φ 5 when φ 1 bar = H level and the corresponding V 1 (1/2) and V 2 (1 /
It is a correlation table of 2).
【0036】 表3及び表4より、タイミングT11 終了時の出力電圧
Vout は、 Vout =1/2(Vin−Vref ) タイミングT12 終了時の出力電圧Vout は、 Vout =1/2(Vin) タイミングT13 終了時の出力電圧Vout は、 Vout =1/2(Vin+Vref ) となり、1個少ないコンデンサ(第1及び第2のコンデ
ンサ72、78)で、従来例と同様な回路動作を得るこ
とができる。[0036] From Table 3 and Table 4, the output voltage V out at the end of timing T 11 is V out = 1/2 (V in −V ref ) The output voltage V out at the end of timing T 12 is V out = 1/2 (V in ) The output voltage V out at the end of the timing T 13 becomes V out = 1/2 (V in + V ref ), and the conventional example is achieved by using one less capacitor (first and second capacitors 72, 78). The same circuit operation as can be obtained.
【0037】図6は本発明に係るスイッチトキャパシタ
演算回路の第4実施例を示す図であり、第1実施例の具
体例である。90は第1の入力端子91と第1のコンデ
ンサ92の一端92aとの間に接続された第1のスイッ
チ要素、93は第1の入力端子91(第2の入力端子を
兼ねる)と第1のコンデンサ92の他端92bとの間に
接続された第2のスイッチ要素、95は演算増幅器96
の負相入力(−入力)と第1のコンデンサ92の他端9
2bとの間に接続された第3のスイッチ要素、97は演
算増幅器96の出力と第1のコンデンサ92の一端92
aとの間に接続された第4のスイッチ要素、98は演算
増幅器96の負相入力に一端99aを接続した第2のコ
ンデンサ99の他端99bと演算増幅器96の出力との
間に接続された第5のスイッチ要素、100は第3の入
力端子101と第2のコンデンサ99の他端99bとの
間に接続された第6のスイッチ要素、102は演算増幅
器96の負相入力と出力との間に接続された第7のスイ
ッチ要素である。なお、103は演算増幅器96の出力
に接続する出力端子である。FIG. 6 is a diagram showing a fourth embodiment of the switched capacitor arithmetic circuit according to the present invention, which is a concrete example of the first embodiment. 90 is a first switch element connected between the first input terminal 91 and one end 92a of the first capacitor 92, and 93 is a first input terminal 91 (which also serves as a second input terminal) and a first switch element. Second switch element connected between the other end 92b of the capacitor 92 of
Negative-phase input (-input) and the other end 9 of the first capacitor 92
3b is a third switch element connected between 2b and 2b, and 97 is the output of the operational amplifier 96 and one end 92 of the first capacitor 92.
The fourth switch element 98 connected to the a is connected between the other end 99b of the second capacitor 99 whose one end 99a is connected to the negative phase input of the operational amplifier 96 and the output of the operational amplifier 96. A fifth switch element, 100 is a sixth switch element connected between the third input terminal 101 and the other end 99b of the second capacitor 99, and 102 is a negative phase input and output of the operational amplifier 96. Is a seventh switch element connected between. Reference numeral 103 is an output terminal connected to the output of the operational amplifier 96.
【0038】第1実施例との相違は、第1のコンデンサ
92の両端92a、92bとグランド間にスイッチ要素
104、105を接続した点、演算増幅器96の正相入
力をグランド間に接続した点にある。このような構成に
おいて、各スイッチ要素のオンオフを制御する信号
φ1 、φ 1 バー、φ2 、φ3 、φ4 、φ5 のタイミング
を図7のように設定すると共に、φ1 =Hレベルのとき
の、第1のコンデンサ72と第2のコンデンサ78に加
わる電圧を、V1 (−1/2)、V2 (−1/2)と
し、φ1 バー=Hレベルのときの、第1のコンデンサ7
2と第2のコンデンサ78に加わる電圧を、V1 (1/
2)、V2 (1/2)とすると、次の電荷保存則が成立
する。The difference from the first embodiment is that the first capacitor
A switch element between both ends 92a and 92b of 92 and the ground
Point where 104 and 105 are connected, positive phase input of operational amplifier 96
It is at the point where the force is connected between ground. In such a configuration
Signal that controls on / off of each switch element
φ1, Φ 1Bar, φTwo, ΦThree, ΦFour, ΦFiveTiming
Is set as shown in Fig. 7, and φ1= When H level
Of the first and second capacitors 72 and 78.
The voltage1(-1/2), VTwo(-1/2) and
, Φ1First capacitor 7 when bar = H level
2 and the voltage applied to the second capacitor 78,1(1 /
2), VTwo(1/2), the following law of conservation of charge holds
I do.
【0039】C1 ×V1 (−1/2)+C2 ×V2 (−
1/2)=C1 ×V1 (1/2)+C2 ×V2 (1/
2) ここに、 V2 (−1/2)=Vin V1 (1/2)=V2 (1/2)=Vout であり、C1 =C2 =Cとすると、 Vout =1/2{Vin+V1 (−1/2)} となる。C 1 × V 1 (−1/2) + C 2 × V 2 (−
1/2) = C 1 × V 1 (1/2) + C 2 × V 2 (1 /
2) Here, if V 2 (−1/2) = V in V 1 (1/2) = V 2 (1/2) = V out , and C 1 = C 2 = C, then V out = 1/2 {V in + V 1 (−1/2)}.
【0040】次表5は、φ1 =Hレベルのときのφ2 〜
φ5 の各状態とそれに対応するV1(−1/2)の相関
表である。 以下余白 表5より、タイミングT21 終了時の出力電圧V
out は、 Vout =1/2(Vin−Vref ) タイミングT22 終了時の出力電圧Vout は、 Vout =1/2(Vin) タイミングT23 終了時の出力電圧Vout は、 Vout =1/2(Vin+Vref ) となり、1個少ないコンデンサ(第1及び第2のコンデ
ンサ72、78)で、従来例と同様な回路動作を得るこ
とができる。The following Table 5 shows φ 2 ~ when φ 1 = H level
a correlation table of V 1 (-1/2) and the corresponding respective states of phi 5. Below margin From Table 5, the output voltage V at the end of timing T 21
out is V out = 1/2 (V in −V ref ) The output voltage V out at the end of timing T 22 is V out = ½ (V in ) The output voltage V out at the end of timing T 23 is Since V out = 1/2 (V in + V ref ), a circuit operation similar to that of the conventional example can be obtained with one less capacitor (first and second capacitors 72 and 78).
【0041】なお、第4実施例の構成を図8のように変
形してもよい。すなわち、第1の入力端子200と第2
の入力端子201とを設け、第1の入力端子200にV
inを与えると共に、第2の入力端子201bにVref を
与え、さらに、第2のコンデンサ99の他端99bとグ
ランド間にスイッチ要素202を接続し、各スイッチ要
素のオンオフタイミングを図7に従って制御してもよ
い。The configuration of the fourth embodiment may be modified as shown in FIG. That is, the first input terminal 200 and the second
Input terminal 201 is provided, and V is connected to the first input terminal 200.
In addition to applying in , V ref is applied to the second input terminal 201b, and the switch element 202 is connected between the other end 99b of the second capacitor 99 and the ground, and the on / off timing of each switch element is controlled according to FIG. You may.
【0042】[0042]
【発明の効果】本発明によれば、コンデンサの数を(従
来例よりも1個少ない)2個にすることができる。した
がって、1個分の面積を削減できると共に、2個の容量
値の合わせ込みは3個よりも容易であるから、容量値を
正確に一致させることができ、変換精度を向上できる、
という従来例にはない有利な効果が得られる。According to the present invention, the number of capacitors can be reduced to two (one less than that in the conventional example). Therefore, it is possible to reduce the area for one capacitor and to match the capacitance values of the two capacitors more easily than with the three capacitors, so that the capacitance values can be matched exactly and the conversion accuracy can be improved.
That is, an advantageous effect that cannot be obtained by the conventional example is obtained.
【図1】第1実施例の構成図である。FIG. 1 is a configuration diagram of a first embodiment.
【図2】第1実施例のタイミング図である。FIG. 2 is a timing chart of the first embodiment.
【図3】第2実施例の構成図である。FIG. 3 is a configuration diagram of a second embodiment.
【図4】第3実施例の構成図である。FIG. 4 is a configuration diagram of a third embodiment.
【図5】第3実施例のタイミング図である。FIG. 5 is a timing chart of the third embodiment.
【図6】第4実施例の構成図である。FIG. 6 is a configuration diagram of a fourth embodiment.
【図7】第4実施例のタイミング図である。FIG. 7 is a timing chart of the fourth embodiment.
【図8】第4実施例の他の構成図である。FIG. 8 is another configuration diagram of the fourth embodiment.
【図9】循環型ディジタル・アナログ変換器の概略ブロ
ック図である。FIG. 9 is a schematic block diagram of a cyclic digital-analog converter.
【図10】循環型D/A変換回路及びサンプル・ホール
ド回路を含む概念構成図である。FIG. 10 is a conceptual configuration diagram including a cyclic D / A conversion circuit and a sample and hold circuit.
【図11】図10のタイミング図である。11 is a timing diagram of FIG.
【図12】従来例の構成図である。FIG. 12 is a configuration diagram of a conventional example.
【図13】従来例のタイミング図である。FIG. 13 is a timing chart of a conventional example.
【符号の説明】 30:第1のスイッチ要素 31:第1の入力端子 32:第1のコンデンサ 33:第2のスイッチ要素 34:第2の入力端子 35:第3のスイッチ要素 36:演算増幅器 37:第4のスイッチ要素 38:第5のスイッチ要素 39:第2のコンデンサ 40:第6のスイッチ要素 41:第3の入力端子 42:第7のスイッチ要素 50:第1のスイッチ要素 51:第1の入力端子 52:第1のコンデンサ 53:第2のスイッチ要素 54:第2の入力端子 55:第3のスイッチ要素 56:演算増幅器 57:第4のスイッチ要素 58:第2のコンデンサ 59:第7のスイッチ要素 70:第1のスイッチ要素 71:第1の入力端子 72:第1のコンデンサ 73:第2のスイッチ要素 74:第2の入力端子 75:第3のスイッチ要素 76:演算増幅器 77:第4のスイッチ要素 78:第2のコンデンサ 79:第7のスイッチ要素 90:第1のスイッチ要素 91:第1の入力端子(兼第2の入力端子) 92:第1のコンデンサ 93:第2のスイッチ要素 95:第3のスイッチ要素 96:演算増幅器 97:第4のスイッチ要素 98:第5のスイッチ要素 99:第2のコンデンサ 100:第6のスイッチ要素 102:第7のスイッチ要素 200:第1の入力端子 201:第2の入力端子[Description of Reference Signs] 30: First Switch Element 31: First Input Terminal 32: First Capacitor 33: Second Switch Element 34: Second Input Terminal 35: Third Switch Element 36: Operational Amplifier 37: 4th switch element 38: 5th switch element 39: 2nd capacitor 40: 6th switch element 41: 3rd input terminal 42: 7th switch element 50: 1st switch element 51: 1st input terminal 52: 1st capacitor 53: 2nd switch element 54: 2nd input terminal 55: 3rd switch element 56: Operational amplifier 57: 4th switch element 58: 2nd capacitor 59 : 7th switch element 70: 1st switch element 71: 1st input terminal 72: 1st capacitor 73: 2nd switch element 74: 2nd input terminal 75: 3rd switch Switch element 76: operational amplifier 77: fourth switch element 78: second capacitor 79: seventh switch element 90: first switch element 91: first input terminal (also second input terminal) 92 : First Capacitor 93: Second Switch Element 95: Third Switch Element 96: Operational Amplifier 97: Fourth Switch Element 98: Fifth Switch Element 99: Second Capacitor 100: Sixth Switch Element 102: 7th switch element 200: 1st input terminal 201: 2nd input terminal
Claims (2)
との間をオンオフする第1のスイッチ要素と、 第2の入力端子と前記第1のコンデンサの他端との間を
オンオフする第2のスイッチ要素と、 演算増幅器の負相入力と前記第1のコンデンサの他端と
の間をオンオフする第3のスイッチ要素と、 前記演算増幅器の出力と前記第1のコンデンサの一端と
の間をオンオフする第4のスイッチ要素と、 前記演算増幅器の負相入力に一端を接続した第2のコン
デンサの他端と前記演算増幅器の出力との間をオンオフ
する第5のスイッチ要素と、 第3の入力端子と前記第2のコンデンサの他端との間を
オンオフする第6のスイッチ要素と、 前記演算増幅器の負相入力と出力との間をオンオフする
第7のスイッチ要素と、 を備えたことを特徴とするスイッチトキャパシタ演算回
路。1. A first switch element for turning on / off between a first input terminal and one end of a first capacitor, and turning on / off between a second input terminal and the other end of the first capacitor. A second switch element, a third switch element for turning on and off between a negative phase input of the operational amplifier and the other end of the first capacitor, an output of the operational amplifier and one end of the first capacitor A fourth switch element for turning on and off the switch, a fifth switch element for turning on and off between the other end of the second capacitor, one end of which is connected to the negative phase input of the operational amplifier, and the output of the operational amplifier, A sixth switch element for turning on and off between the third input terminal and the other end of the second capacitor, and a seventh switch element for turning on and off between the negative phase input and output of the operational amplifier. Characterized by Switched capacitor arithmetic circuit.
との間をオンオフする第1のスイッチ要素と、 第2の入力端子と前記第1のコンデンサの他端との間を
オンオフする第2のスイッチ要素と、 演算増幅器の負相入力と前記第1のコンデンサの他端と
の間をオンオフする第3のスイッチ要素と、 前記演算増幅器の出力と前記第1のコンデンサの一端と
の間をオンオフする第4のスイッチ要素と、 前記演算増幅器の負相入力と出力との間に接続された第
2のコンデンサと、 前記演算増幅器の負相入力と出力との間をオンオフする
第7のスイッチ要素と、 を備えたことを特徴とするスイッチトキャパシタ演算回
路。2. A first switch element for turning on / off between a first input terminal and one end of the first capacitor, and a on / off for turning between a second input terminal and the other end of the first capacitor. A second switch element, a third switch element for turning on and off between a negative phase input of the operational amplifier and the other end of the first capacitor, an output of the operational amplifier and one end of the first capacitor A fourth switch element for turning on and off the switch, a second capacitor connected between the negative phase input and the output of the operational amplifier, and a seventh switch for turning on and off the negative phase input and the output of the operational amplifier A switched capacitor arithmetic circuit, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP25730895A JP3630796B2 (en) | 1995-10-04 | 1995-10-04 | Switched capacitor arithmetic circuit |
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Family Applications (1)
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Country | Link |
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JP (1) | JP3630796B2 (en) |
-
1995
- 1995-10-04 JP JP25730895A patent/JP3630796B2/en not_active Expired - Lifetime
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