JPH0894724A - Pattern generator for lsi testing device - Google Patents
Pattern generator for lsi testing deviceInfo
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- JPH0894724A JPH0894724A JP6254353A JP25435394A JPH0894724A JP H0894724 A JPH0894724 A JP H0894724A JP 6254353 A JP6254353 A JP 6254353A JP 25435394 A JP25435394 A JP 25435394A JP H0894724 A JPH0894724 A JP H0894724A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、被測定対象デバイスの
消費電力量の測定時に必要な無限ループジャンプパター
ンの発生が容易に実現できる回路構成としたLSI試験
装置用パターン発生器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern generator for an LSI test apparatus having a circuit structure capable of easily realizing an infinite loop jump pattern required when measuring the power consumption of a device under test.
【0002】[0002]
【従来の技術】図6は、LSI試験装置用パターン発生
器の従来技術における回路構成の概念を示すブロック図
である。 (1)先ず、回路構成としては試験パターン発生の開始
アドレスを格納するNビットのレジスタSTA1と、試
験パターンを格納するメモリSTEMemory6と、
そのアドレスを生成するためのインストラクションを格
納するメモリVGCMemory4と、その出力をデコ
ードしてアドレス発生の制御信号を作成するデコーダD
EC5と、その制御信号によってメモリのアドレスを生
成するカウンタAP3と、そのカウンタAP3にロード
するアドレス値をセレクトするNビットのマルチプレク
サMUX2とで構成されている。2. Description of the Related Art FIG. 6 is a block diagram showing the concept of the circuit configuration of a conventional pattern generator for an LSI test apparatus. (1) First, as a circuit configuration, an N-bit register STA1 for storing a start address for generating a test pattern, a memory STEMmemory6 for storing a test pattern,
A memory VGCMemory4 that stores instructions for generating the address, and a decoder D that decodes the output and creates a control signal for address generation.
It is composed of an EC5, a counter AP3 for generating a memory address by its control signal, and an N-bit multiplexer MUX2 for selecting an address value to be loaded into the counter AP3.
【0003】(2)次に、動作であるが、VGCMem
ory4には、カウンタAP3のINC(インクリメン
ト)、HOLD(ホールド)、JUMP(ジャンプ)を
制御するための命令とJUMP時の飛び先アドレスが格
納されており、それらによって次のサイクルのアドレス
を生成する。試験パターン発生スタート時には、レジス
タSTA1がカウンタAP3にロードされ、それによっ
てアクセスされたアドレスの命令がデコードされ、次の
サイクルでINC、HOLD、JUMPのいずれかが実
行される。そして、このようにしてシーケンサであるV
GCMemory4によって、アドレスポインタである
カウンタAP3を制御して、STEMemory6から
シーケンスに従って、被測定対象デバイスに試験パター
ンであるVector13を印加していくものである。(2) Next, regarding the operation, VGCMem
The ory4 stores an instruction for controlling INC (increment), HOLD (hold), and JUMP (jump) of the counter AP3 and a jump destination address at the time of JUMP, and generates an address of the next cycle by them. . At the start of test pattern generation, the register STA1 is loaded into the counter AP3, the instruction of the address accessed thereby is decoded, and one of INC, HOLD, and JUMP is executed in the next cycle. And in this way, the sequencer V
The GCMemory4 controls the counter AP3, which is an address pointer, and the Vector13, which is a test pattern, is applied to the device under test according to a sequence from the STEMmemory6.
【0004】(3)以上、従来技術によるパターン発生
の回路構成及び動作について記載したが、被測定対象デ
バイスの通常の試験では、その試験パターン発生として
用いられるものが無限ループジャンプパターンであるこ
とはなく、必ずどこかのアドレスで終了してPass/
Failの判定をして完了する。ところが、マイコン、
ASIC、メモリ等の試験においてそれらが動作状態時
に消費する電力量を測定したい場合には、試験パターン
発生を無限ループジャンプ状態に設定することが必要と
なる。何故なら、消費電力量の測定には、即ち電源電流
を測定するには、数10msオーダーの時間が必要で、
その間被測定対象デバイスを実動作と同じ状態に保って
おく必要があるからである。(3) The circuit configuration and operation of pattern generation according to the prior art have been described above. However, in a normal test of the device under test, it is not known that the test pattern generation is an infinite loop jump pattern. No, always end at some address and pass /
It is completed after judging Fail. However, the microcomputer,
When it is desired to measure the amount of power consumed by the ASIC, memory, etc. in the operating state in the test, it is necessary to set the test pattern generation to the infinite loop jump state. Because, in order to measure the power consumption, that is, to measure the power supply current, it takes a time of the order of several tens of ms,
This is because it is necessary to keep the device under test in the same state as the actual operation during that time.
【0005】(4)従って、従来技術のパターン発生
回路の構成のままで無限ループジャンプパターンを発生
させようとすれば、試験パターンのシーケンを格納する
メモリVGCMemory4の中のパターンプログラム
を書き換えて消費電力測定用として別途用意する必要が
ある。また、ジャンプ機能を実現するためには、VG
CMemory4にSTEMemory6の容量の深さ
方向に対応するアドレスビット幅分のオペランドデータ
を持つ必要がある。或いは、ハードウェアをメモリを
内蔵するゲートアレー等で実現しようとしても、莫大な
セル数を要し、かつ動作スピードの速いものとせねばな
らず、コストパフォーマンス上適正とはならない。即
ち、従来技術のまま無限ループジャンプパターンを発生
させるのでは、被測定対象デバイスのテストベクターの
容量が4M→8M→16Mワードと次第に急速に大容量
化したために、(イ)膨大なパターンデータを書き換え
るために長時間を要する。(ロ)同じく、その長大なパ
ターンを扱うために転送やコンパイルにも長時間を要し
てしまう。(ハ)また、シーケンサ、デコーダ、カウン
タ、メモリ等を経由する回路系の遅延があるためパター
ン発生器の高速化が図れない、という欠点を有してい
た。(4) Therefore, if an infinite loop jump pattern is to be generated with the configuration of the conventional pattern generating circuit, the pattern program in the memory VGCMemory4 storing the sequence of the test pattern is rewritten to consume power. It is necessary to prepare separately for measurement. In order to realize the jump function, VG
The CMemory4 needs to have operand data for the address bit width corresponding to the depth direction of the capacity of the STEMmemory6. Alternatively, even if the hardware is implemented by a gate array having a built-in memory, it requires a huge number of cells and a high operation speed, which is not appropriate in terms of cost performance. That is, if the infinite loop jump pattern is generated as it is in the conventional technique, the capacity of the test vector of the device to be measured is rapidly increased from 4M to 8M to 16M words, and (a) a huge amount of pattern data is generated. It takes a long time to rewrite. (B) Similarly, it takes a long time to transfer and compile because of handling such a large pattern. (C) Further, there is a drawback that the pattern generator cannot be speeded up due to the delay of the circuit system passing through the sequencer, the decoder, the counter, the memory and the like.
【0006】[0006]
【発明が解決しようとする課題】本発明が解決しようと
する課題は、LSI試験装置を用いて被測定対象デバイ
スの実働匙における消費電力量を測定しようとする場合
に必要とする無限ループジャンプパターンの発生が容易
に実現できるパターン発生器の回路構成を得ることにあ
る。即ち、無限ループジャンプパターンを得るために
は、そのための専用のパターンに書き換えが不要で、
転送やコンパイルにも長時間を要することもなく、
高速に簡便にできるパターン発生器の回路構成を実現す
ることを目的とした。SUMMARY OF THE INVENTION The problem to be solved by the present invention is to provide an infinite loop jump pattern required when measuring the power consumption of an actual device under test using an LSI tester. The purpose is to obtain a circuit configuration of a pattern generator that can easily generate a pattern. That is, in order to obtain an infinite loop jump pattern, it is not necessary to rewrite to a dedicated pattern for that,
It does not take a long time to transfer or compile,
The purpose is to realize a circuit configuration of a pattern generator that can be easily performed at high speed.
【0007】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明のパターン発生器の回路構成においては、J
UMP先のアドレスを格納するレジスタLpSTAと、
JUMP動作を実行するアドレスを格納するレジスタL
pENDと、現在実行しているアドレスとレジスタLp
ENDとの一致を検出する一致検出回路と、その検出結
果を有効か無効かを決定するレジスタModeregと
からなっている。即ち、試験開始前に、無限ループジャ
ンプを形成するためのレジスタLpSTAのループスタ
ートアドレスと、レジスタLpENDのループエンドア
ドレスと、レジスタModeregの設定を行う。そし
て、スタート時にはまず試験パターンを発生開始のアド
レスを格納するNビットのレジスタSTAが、カウンタ
APにロードしCLKが印加されるごとに+1される。
次に、カウンタAPの値がレジスタLpENDの値と一
致したときには、レジスタLpSTAの値がカウンタA
Pにロードされる。この繰り返しの動作でレジスタLp
STAとレジスタLpENDの間を無限に実行する。In order to achieve the above object, in the circuit configuration of the pattern generator of the present invention, J
A register LpSTA for storing the UMP destination address,
Register L that stores the address to execute the JUMP operation
pEND, currently executing address and register Lp
It is composed of a match detection circuit that detects a match with END and a register Modereg that determines whether the detection result is valid or invalid. That is, before starting the test, the loop start address of the register LpSTA, the loop end address of the register LpEND, and the register Modereg for forming an infinite loop jump are set. At the start, the N-bit register STA that stores the address for starting the test pattern generation is first incremented by 1 each time the counter AP is loaded and CLK is applied.
Next, when the value of the counter AP matches the value of the register LpEND, the value of the register LpSTA is changed to the counter A.
Loaded into P. With this repeated operation, the register Lp
Execute endlessly between STA and register LpEND.
【0008】[0008]
(1)レジスタLpSTAとレジスタLpENDに対す
る設定値としては、LpSTA≦LpENDを満足する
任意のアドレスを設定する。 (2)本発明の回路構成では、従来技術のようにシーケ
ンサVGCMemoryの出力信号で制御することで、
STEMemoryの中のパターンをシーケンスに従っ
て出力していくのではなく、レジスタLpSTAとレジ
スタLpENDとの間で無限ループジャンプパターン発
生の開始と終わりを繰り返し実行させるので、シーケン
サやメモリ回路系と分離して構成可能となり、最もやっ
かいなことであったパターンプログラム命令を書き換え
ることもなく、かつ、その回路系を全く使わないこと
で、遅延量の問題点からも逃れることができた。(1) As a set value for the registers LpSTA and LpEND, an arbitrary address that satisfies LpSTA ≦ LpEND is set. (2) With the circuit configuration of the present invention, by controlling with the output signal of the sequencer VGCMemory as in the prior art,
Instead of outputting the pattern in the STEM memory according to the sequence, the start and end of the generation of the infinite loop jump pattern is repeatedly executed between the register LpSTA and the register LpEND, so that it is configured separately from the sequencer and the memory circuit system. It became possible, and it was possible to avoid the problem of delay amount by not rewriting the pattern program instruction, which was the most troublesome thing, and by not using the circuit system at all.
【0009】[0009]
【実施例】図1は、本発明による実施例の概念を示すブ
ロック図である。図2は、本発明の他の実施例の概念を
示すブロック図である。図3は、同様にしてもう1つの
他の実施例を示す。そして図4には、本発明の実施例の
タイミングチャートを示し、図5は、ループパターンの
プログラム例を示す。1 is a block diagram showing the concept of an embodiment according to the present invention. FIG. 2 is a block diagram showing the concept of another embodiment of the present invention. FIG. 3 likewise shows another alternative embodiment. 4 shows a timing chart of the embodiment of the present invention, and FIG. 5 shows an example of a loop pattern program.
【0010】(1)図1に示すように、被測定対象デバ
イスの動作状態時の消費電力量を測定するのに必要な無
限ループジャンプパターンを発生させるために、本発明
においては、JUMP先のアドレスを格納するレジスタ
LpSTA7と、JUMP動作を実行するアドレスを格
納するレジスタLpEND8と、実行中のアドレスとレ
ジスタLpEND8のアドレスとの一致を検出する一致
検出回路9と、その検出結果が有効か無効かを決定する
レジスタModereg10並びにレジスタLpSTA
7にフィードバックする信号を発するANDゲート11
からなる回路を追加した構成とした。(1) As shown in FIG. 1, in order to generate the infinite loop jump pattern necessary for measuring the power consumption of the device under test in the operating state, in the present invention, the JUMP destination is used. A register LpSTA7 for storing an address, a register LpEND8 for storing an address for executing a JUMP operation, a match detection circuit 9 for detecting a match between an address under execution and an address of the register LpEND8, and whether the detection result is valid or invalid. Register Regreg and register LpSTA that determine
AND gate 11 which issues a signal to be fed back to 7
It is configured to add a circuit consisting of.
【0011】(2)上記記載の回路の動作としては、図
4、及び図5に示すように、先ずレジスタLpSTA7
にループスタートアドレスと、レジスタLpEND8に
ループエンドアドレスを、更にレジスタModereg
10の設定をする。レジスタLpSTA7とレジスタL
pEND8の設定値はLpSTA7≦LpEND8を満
足する任意のアドレスを設定する。そして、スタート時
にはレジスタSTA1が、カウンタAP3にロードされ
CLKが印加されるごとに+1される。カウンタAP3
の値がレジスタLpEND8の値と一致したときには、
レジスタLpSTA7の値がカウンタAP3にロードさ
れる。即ち、このような動作の繰り返しでレジスタLp
STA7とレジスタLpEND8との間でループパター
ンの発生が無限に実行できるようになった。(2) As for the operation of the circuit described above, as shown in FIGS. 4 and 5, first, the register LpSTA7 is used.
The loop start address, the loop end address in the register LpEND8, and the register Modelreg.
Set 10 Register LpSTA7 and register L
As the set value of pEND8, an arbitrary address that satisfies LpSTA7 ≦ LpEND8 is set. At the start, the register STA1 is incremented by 1 each time the counter AP3 is loaded and CLK is applied. Counter AP3
When the value of the register matches the value of the register LpEND8,
The value of the register LpSTA7 is loaded into the counter AP3. That is, by repeating such an operation, the register Lp
The loop pattern can now be infinitely executed between the STA7 and the register LpEND8.
【0012】(3)また、消費電力量の測定に関係のな
い従来からある通常の試験パターン発生機能はそのまま
にして、各レジスタを書き換え、かつ無限ループジャン
プパターンを発生モードにModereg10を設定し
ておくことによって、必要とする無限ループジャンプパ
ターンを発生させる制御に切り換えられるので、被測定
対象デバイスの動作状態時の消費電力量の測定が可能と
なった。(3) In addition, while maintaining the conventional normal test pattern generation function unrelated to the measurement of power consumption, each register is rewritten, and the infinite loop jump pattern is set to the generation mode, and the Modereg 10 is set. By setting it, the control can be switched to the control for generating the required infinite loop jump pattern, so that it becomes possible to measure the power consumption during the operating state of the device under test.
【0013】(4)また、図2に示すように、一致検出
回路9で一致検出を行う要因として、アドレスではな
く、実行したパターン数をカウントするパターンカウン
タPCNT12を設け、そこからの任意の値によって行
う回路構成とすることもできる。その場合は、一致検出
時にパターンカウンタをクリアし再び任意の値になった
時に、レジスタLpSTA7をロードするものである。(4) Further, as shown in FIG. 2, as a factor for detecting the coincidence in the coincidence detecting circuit 9, a pattern counter PCNT12 for counting the number of executed patterns is provided instead of the address, and an arbitrary value from the pattern counter PCNT12 is provided. It is also possible to adopt a circuit configuration that is performed by. In that case, the register LpSTA7 is loaded when the pattern counter is cleared at the time of matching detection and reaches an arbitrary value again.
【0014】(5)更に、図3に示すものは、図1及び
図2に示す実施例を複合したもので、先ず、レジスタL
pEND8にループ開始アドレスを設定する。設定値は
レジスタLpSTA7と同一値とする。次に、モードレ
ジスタModereg10のD1をイネーブルにする。
D0はディスイネーブルのままとする。そして、レジス
タLpEND2・15にループを形成するパターン数を
設定する。以上の設定でプログラムをスタートさせる
と、最初にレジスタLpEND8とカウンタAP3の一
致検出が行われ、LpFLAG14がセットされ、パタ
ーンカウンタPCNT12が動作を開始する。その後N
パターンを実行して、レジスタLpEND2・15の値
とパターンカウンタPCNT12の値が一致すると、A
NDゲート2・16がイネーブルになっているためカウ
ンタAP3にはレジスタLpSTA7がロードされ、同
時にパターンカウンタPCNT12がクリアされ、再び
0からカウント動作を開始する。その後も、同様に一致
検出回路9での一致検出が行われるまでプログラムを実
行し、一致検出で再びレジスタLpSTA7にカウンタ
AP3が戻ることで、プログラムの任意のアドレスから
のNパターン分のループを繰り返し実行するループを形
成できる。(5) Further, the one shown in FIG. 3 is a combination of the embodiments shown in FIGS.
Set the loop start address in pEND8. The set value is the same as that of the register LpSTA7. Next, D1 of the mode register Modelreg10 is enabled.
D0 remains disabled. Then, the number of patterns forming a loop is set in the register LpEND2.15. When the program is started with the above settings, the register LpEND8 and the counter AP3 are first detected to match, the LpFLAG14 is set, and the pattern counter PCNT12 starts operating. Then N
When the pattern is executed and the value of the register LpEND2 · 15 and the value of the pattern counter PCNT12 match, A
Since the ND gates 2 and 16 are enabled, the register LpSTA7 is loaded in the counter AP3, the pattern counter PCNT12 is cleared at the same time, and the counting operation starts from 0 again. After that, similarly, the program is executed until a match is detected by the match detection circuit 9, and the counter AP3 is returned to the register LpSTA7 again by the match detection, thereby repeating a loop for N patterns from an arbitrary address of the program. You can form a loop to execute.
【0015】[0015]
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。即
ち、LSI試験装置を用いた被測定対象デバイスの実動
作状態時の消費電力量を測定する場合に必要な無限ルー
プジャンプパターンを発生するパターン発生器におい
て、本発明の回路構成としたことで、 (1)通常の試験パターン及びパターンプログラム命令
はそのままにしておけて、無限ループジャンプパターン
を発生させるための専用のパターンに書き換える作業も
不要となった。その結果、データの転送やプログラムの
コンパイルに長時間をとられることもなくなった。 (2)また、メモリやシーケンサやデコーダの回路系を
使わずレジスタやカウンタのみのシンプルな回路系で制
御できるので、高速動作が可能となりかつ効率の良い測
定作業が実現できた。Since the present invention is configured as described above, it has the following effects. That is, in the pattern generator that generates the infinite loop jump pattern necessary when measuring the power consumption of the device under test using the LSI test apparatus in the actual operating state, the circuit configuration of the present invention is used. (1) The normal test pattern and the pattern program instruction can be left as they are, and the work of rewriting to a dedicated pattern for generating the infinite loop jump pattern is not necessary. As a result, data transfer and program compilation are no longer required. (2) Further, since it is possible to control with a simple circuit system including only registers and counters without using a memory, sequencer, or decoder circuit system, high-speed operation is possible and efficient measurement work can be realized.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の実施例の概念を示すブロック図であ
る。FIG. 1 is a block diagram showing the concept of an embodiment of the present invention.
【図2】本発明の他の実施例の概念を示すブロック図で
ある。FIG. 2 is a block diagram showing the concept of another embodiment of the present invention.
【図3】本発明の第三の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a third embodiment of the present invention.
【図4】本発明の実施例のタイミングチャートを示す。FIG. 4 shows a timing chart of an embodiment of the present invention.
【図5】本発明の実施例のループパターンプログラム例
を示す。FIG. 5 shows an example of a loop pattern program according to an embodiment of the present invention.
【図6】従来技術によるパターン発生器の概念を示すブ
ロック図である。FIG. 6 is a block diagram showing the concept of a conventional pattern generator.
1 レジスタSTA 2 マルチプレクサMUX 3 カウンタAP 4 VGCMemory 5 デコーダDEC 6 STEMemory 7 レジスタLpSTA 8 レジスタLpEND 9 一致検出回路 10 モードレジスタModereg 11 ANDゲート 12 パターンカウンタPCNT 13 Vector 14 LpFLAG 15 レジスタLpEND2 16 ANDゲート2 1 register STA 2 multiplexer MUX 3 counter AP 4 VGCMemory 5 decoder DEC 6 STEMmemory 7 register LpSTA 8 register LpEND 9 match detection circuit 10 mode register Modereg 11 AND gate 12 pattern counter PCNT 13 Vector 14 LpFLAND 2 register 15 register
Claims (3)
スを格納するレジスタLpSTA(7)と、 ジャンプ動作を実行すべき任意のアドレスを設定するレ
ジスタLpEND(8)と、 レジスタLpSTA(7)のループ開始アドレスがスタ
ートして実行されたアドレス数と、レジスタLpEND
(8)に設定された実行すべき任意のアドレス数との一
致を検出する一致検出回路(9)と、 一致検出信号の有効か無効かを制御し、レジスタLpS
TA(7)にフィードバック信号を発するモードレジス
タModereg(10)並びにANDゲート(11)
と、 を具備することを特徴とするLSI試験装置用パターン
発生器。1. A register LpSTA (7) for storing a loop start address of an infinite loop jump, a register LpEND (8) for setting an arbitrary address for executing a jump operation, and a loop start address of the register LpSTA (7). Is started and executed, and the register LpEND
A match detection circuit (9) that detects a match with the arbitrary number of addresses to be executed set in (8), and controls whether the match detection signal is valid or invalid.
Mode register Modereg (10) that issues a feedback signal to TA (7) and AND gate (11)
A pattern generator for an LSI test apparatus, comprising:
因としてメモリからのアドレスで制御するのではなく、
実行したパターン数をクロックによってカウントするパ
ターンカウンタPCNT(12)の出力信号で制御する
請求項1記載のLSI試験装置用パターン発生器。2. The coincidence detection circuit (9) does not control by an address from a memory as a factor for performing coincidence detection, but
2. The pattern generator for an LSI test apparatus according to claim 1, wherein the number of executed patterns is controlled by an output signal of a pattern counter PCNT (12) that counts with a clock.
(8)、一致検出回路(9)、モードレジスタMode
reg(10)及び請求項2記載のパターンカウンタP
CNT(12)を具備し、前記請求項1及び2記載の回
路機能を複合した構成とし、任意の位置にフラグを立て
ることができるLpFLAG(14)を設けて、プログ
ラムの任意のアドレスからNパターン分を繰り返し実行
するループを形成した、 ことを特徴とするLSI試験装置用パターン発生器。3. The register LpEND according to claim 1.
(8), coincidence detection circuit (9), mode register Mode
reg (10) and the pattern counter P according to claim 2.
An CNT (12) is provided, and the circuit functions according to claim 1 and 2 are combined, and an LpFLAG (14) that can set a flag at an arbitrary position is provided, and an N pattern is generated from an arbitrary address of a program. A pattern generator for an LSI test apparatus, characterized in that a loop for repeatedly executing minutes is formed.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25435394A JP3550194B2 (en) | 1994-09-22 | 1994-09-22 | Pattern generator for LSI test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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---|---|
JPH0894724A true JPH0894724A (en) | 1996-04-12 |
JP3550194B2 JP3550194B2 (en) | 2004-08-04 |
Family
ID=17263818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Legal Events
Date | Code | Title | Description |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040423 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |