JPH0884467A - 電源装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、コンデンサ入力型整流コンバータ
部とＤＣ−ＤＣコンバータ部の制御をＰＷＭ制御とし、
入力電流波形の歪による力率低下や、高調波電流の発生
を防ぎ、無効電力の発生を低減したり、同一商用電源ラ
インに接続された機器の誤動作等を防ぎ、電力の有効利
用を可能とする電源装置を提供する。 【構成】 本発明の電源装置は、コンデンサ入力型整流
コンバータ部と、単一又は複数の所望の電圧の出力を得
るＤＣ−ＤＣコンバータ部とを有する電源装置におい
て、前記整流コンバータ部の入力電流波形を正弦波状と
して力率を改善する制御と、前記ＤＣ−ＤＣコンバータ
部の電圧制御とを時分割で行うＰＷＭ制御手段２０を設
けたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンデンサ入力型整流
コンバータ部を備えた単一、または多出力の電源装置に
関する。

【０００２】

【従来の技術】従来の交流を直接整流して用いるライン
オペレート型のスイッチング電源の整流コンバータとし
ては、交流入力電圧をダイオードで整流し、コンデンサ
で平滑することで直流に変換するコンデンサ入力型整流
コンバータと、ダイオードで整流した交流電圧をチョー
クコイルを介してコンデンサで平滑するチョーク入力型
整流コンバータがあり、小型の装置の多くは小型で経済
性の良い前者が多く採用されている。

【０００３】しかし、このコンデンサ入力型整流方式で
は図１０に示すように交流サイクルの全期間ではなく入
力電圧ｖがコンデンサの端子電圧以上になった期間での
み電流ｉが流れる。コンデンサに流れる充電電流ｉｃの
平均値は直流出力電流Ｉｏに等しくなるため数１のよう
に表せる。

【０００４】

【数１】Ｉｏ＝１／Ｔ・∫ｉｃｄｔ つまり、充電電流ｉｃの積分面積が出力電流Ｉｏと等し
く、同じ出力電流を得るためには導通期間が狭くなれば
なるほどコンデンサの充電電流ｉｃのピーク値が大きく
なる。そのため数２で表せる充電電流ｉｃの実効値ｉｃ
ｒｍｓは、非常に大きくなる。

【０００５】

【数２】 ｉｃｒｍｓ＝ＳＱＲＴ（１／Ｔ・∫ｉｃ² ｄｔ） このため、平滑用の電解コンデンサの等価直列抵抗（Ｅ
ＳＲ）での内部損失による温度上昇を招き、寿命の低下
の原因となり電源の信頼性を向上させる点での問題点と
なる。

【０００６】また、前述の実効電流が大きくなることに
より実効電力と皮相電力の比で表される力率の低下が発
生するという問題がある。

【０００７】もう一つの整流方式であるチョーク入力型
整流方式は、前述のコンデンサ入力型整流方式に比べ、
チョークコイルのインピーダンス分によりピーク値が押
えられることで導通期間が広がる分力率が改善される
が、整流出力電圧が脈流電圧分の平均値となるため入力
電圧の実効値に対して低くなる点や、出力電流が小さい
場合にコンデンサ入力型の整流動作となるため出力動作
が上昇してしまうと言う問題、さらには、インダクタン
スの大きなチョークコイルは形状が大きく、重量も重く
なるため小型装置には不向きという問題がある。

【０００８】以上のような問題を解決するための整流方
式としては、アクティブフィルタと称される整流方式が
採られるようになってきている。この方式の従来装置は
図１０に示すように、整流用のダイオードブリッジＤＢ
１の後段にエネルギー蓄積用インダクタＬ、スイッチン
グ素子Ｑ１、ダイオードＤ１で構成される昇圧形の整流
コンバータ部がカスケード接続されている。

【０００９】前記整流コンバータ部の後段には、ＤＣ−
ＤＣコンバータ部を構成するコンバータトランスＴ１、
スイッチング素子Ｑ２、２次側の平滑回路を構成するダ
イオードＤ２、Ｄ３、コイルＣＨ１、コンデンサ（電解
コンデンサ）Ｃｏが接続されている。

【００１０】また、前記従来装置は、前記インダクタＬ
への入力電流を検出する入力電流検出回路Ａcin と、ラ
イン電圧波形を取り込む入力電圧波形検出回路Ａｖｉｎ
と、前記コイルＬ１の出力側に接続したコンデンサ（電
解コンデンサ）Ｃ１の両端電圧を検出する電圧検出回路
Ａｃｖと、２次側の出力電圧を検出する出力電圧検出回
路Ａｃｖｏと、前記入力電流検出回路Ａcin と入力電圧
波形検出回路Ａｖｉｎとの検出結果を基に駆動回路５３
を介して前記スイッチング素子Ｑ１を制御する第１のＰ
ＷＭ制御回路５１と、前記出力電圧検出回路Ａｃｖｏの
検出結果を基に駆動回路５４を介して前記スイッチング
素子Ｑ２を制御する第２のＰＷＭ制御回路５２とを具備
している。

【００１１】前記整流コンバータ部は、図１２に示すよ
うに、スイッチング素子Ｑ１の断続により入力側の電流
ｉの増加／減少のオン／オフ比を変調制御することで、
指令値である正弦波に追従させることができるが、電流
波形は指令値の正弦波にある程度のリップルを重畳した
波形となる。このリップル分はフィルタにより除去でき
るが、スイッチング周波数を高周波化することにより、
フィルタの定数を軽減でき、装置の小型軽量化も可能と
なる。また、指令値の振幅を調整することにより交流入
力電力を制御して直流出力電圧が調整できるものであ
る。

【００１２】前記スイッチング素子Ｑ１の変調制御方法
としては、電流指令値と実際値との誤差信号をキャリア
搬送信号波と比較する方式や、電流誤差をヒステリシス
コンパレータに通す方式等があるが、前者は制御回路が
複雑であるもののスイッチング周波数が一定しており、
後者は制御回路が簡単で電流の応答性が良い反面、スイ
ッチング周波数および高調波の分布が負荷の大小によっ
て大きく変化してしまうといった問題がある。

【００１３】これらの制御方式により、電流波形歪によ
り起因する問題点は解決されるが、回路の構成上その後
段に設けられる電源とは別に制御回路やスイッチング素
子を用意しなければならず、電源装置を小型装置に組込
む場合の問題や、コストアップになるなどの問題があっ
た。また、制御方式によっては、スイッチング周波数の
バラツキによるノイズフィルタの定数設定が難しくなっ
たり、高調波分布が負荷変動によって変るなどの問題点
があった。

【００１４】

【発明が解決しようとする課題】上述したように、電力
を有効活用し、かつ、商用電源ラインに接続された電気
機器に誤動作などの悪影響を与えないためには、力率を
ほぼ“１”に近づける制御が可能なアクティブフィルタ
がもっとも有効であるが、その回路はほぼスイッチング
電源と同等の回路構成となるため、整流コンバータ部と
ＤＣ−ＤＣコンバータ部にそれぞれ一つずつ制御手段が
必要となり、複数の出力系統をもつ電源装置においては
非常に制御回路が複雑になってしまう。

【００１５】そこで、本発明は、コンデンサ入力型整流
コンバータ部とＤＣ−ＤＣコンバータ部の制御をＰＷＭ
制御とし、入力電流波形の歪による力率低下や、高調波
電流の発生を防ぎ、無効電力の発生を低減したり、同一
商用電源ラインに接続された機器の誤動作等を防ぎ、電
力の有効利用を可能とする電源装置を提供することを目
的とするものである。

【００１６】

【課題を解決するための手段】請求項１記載の電源装置
は、コンデンサ入力型整流コンバータ部と、単一又は複
数の所望の電圧の出力を得るＤＣ−ＤＣコンバータ部と
を有する電源装置において、前記整流コンバータ部の入
力電流波形を正弦波状として力率を改善する制御と、前
記ＤＣ−ＤＣコンバータ部の電圧制御とを時分割で行う
ＰＷＭ制御手段を設けたものである。

【００１７】請求項２記載の電源装置は、前記ＰＷＭ制
御手段を、電圧検出回路で検出されたコンデンサの電圧
レベルを基準値と比較する誤差増幅器と、この誤差増幅
器の出力と入力電圧波形検出回路により検出されたライ
ン電圧波形を掛合わせる乗算器と、前記乗算器の出力信
号とＤＣ−ＤＣコンバータ部の２次側出力電圧を検出す
る出力電圧検出回路からの出力信号とを時分割で切換
え、かつ、各々比較対象値を切換えるスイッチ回路と、
前記スイッチ回路により切換えられたそれぞれの信号を
比較するアナログコンパレータと、このアナログコンパ
レータの出力を時分割で切換え保持するとともに出力を
ＤＣ−ＤＣコンバータ部のスイッチング素子へ向けて出
力するフリップフロップと、前記フリップフロップの出
力によりカウントアップ／ダウンを選択される第１のカ
ウンタと、ライン電圧波形のゼロクロスを検出するゼロ
クロス検出回路からのゼロクロス信号、又は、自身のオ
ーバーカウント信号により前記第１のカウンタの出力値
をロードする第２のカウンタと、この第２のカウンタの
出力値と所定のディジタル値とを比較するとともに出力
を前記コンデンサの両端を断続するスイッチング素子へ
向けて送出する第１のディジタルコンパレータと、前記
第２のカウンタの出力と所定のディジタル値とを比較し
前記ゼロクロス信号による第２のカウンタのロード動作
を禁止／許可する第２のディジタルコンパレータと、前
記第１のカウンタの出力値と所定のディジタル値とを比
較し前記第１のカウンタのカウント動作を禁止／許可す
る第３のディジタルコンパレータとからなる構成とした
ものである。

【００１８】請求項３記載の電源装置は、前記ＰＷＭ制
御手段は、前記第１のカウンタのアップ／ダウン制御情
報をコンピュータで監視／管理して逐次変化させること
で、前記各所定のディジタル値を、前記スッチング素子
のスイッチング周波数が一定となるよう制御できるよう
にしたものである。

【００１９】請求項４記載の電源装置は、前記ＰＷＭ制
御手段の第１のカウンタのアップ／ダウン制御情報をコ
ンピュータで監視／管理して第２のカウンタのクロック
入力端子への入力パルスの周波数を可変させることで、
コンデンサの両端を断続するスイッチング素子のスイッ
チング周波数を固定化するものである。

【００２０】

【作用】以下に本発明の作用を説明する。

【００２１】請求項１記載の電源装置によれば、コンデ
ンサ入力型整流コンバータ部の入力電流波形を正弦波状
として力率を改善する制御と、前記ＤＣ−ＤＣコンバー
タ部の電圧制御とを時分割で行うＰＷＭ制御手段を設け
たので、ＰＷＭ制御手段によるコンデンサ入力型整流コ
ンバータ部の波形制御と前記ＤＣ−ＤＣコンバータ部の
電圧制御とを時分割でおこなうことができ、入力電流波
形の歪による力率低下や、高調波電流の発生を防ぎ、無
効電力の発生を低減したり、同一商用電源ラインに接続
された機器の誤動作等を防ぎ、電力の有効利用が可能と
なる。

【００２２】請求項２記載の電源装置におけるＰＷＭ制
御手段の誤差増幅器は、電圧検出手段で検出されたコン
デンサの電圧レベルを基準値と比較する。

【００２３】乗算器は、誤差増幅器の出力と入力電圧波
形検出手段により検出されたライン電圧波形を掛合わせ
る。

【００２４】スイッチ回路は、前記乗算器の出力信号と
ＤＣ−ＤＣコンバータ部の２次側出力電圧を検出する出
力電圧検出手段からの出力信号とを時分割で切換え、か
つ、各々比較対象値を切換える。

【００２５】アナログコンパレータは、スイッチ回路で
切り換えたそれぞれの信号を比較する。

【００２６】フリップフロップは、アナログコンパレー
タの出力を時分割で切換え保持するとともに出力をＤＣ
−ＤＣコンバータ部のスイッチング素子へ向けて出力す
る。

【００２７】第１のカウンタは、前記フリップフロップ
の出力によりカウントアップ／ダウンが選択される。

【００２８】第２のカウンタは、ライン電圧波形のゼロ
クロスを検出するゼロクロス検出手段からのゼロクロス
信号、又は、自身のオーバーカウント信号により前記第
１のカウンタの出力値をロードする。

【００２９】第１のディジタルコンパレータは、第２の
カウンタの出力値と所定のディジタル値とを比較すると
ともに出力をコンデンサの両端を断続するスイッチング
素子へ向けて送出する。

【００３０】第２のディジタルコンパレータは、前記第
２のカウンタの出力と所定のディジタル値とを比較し前
記ゼロクロス信号による第２のカウンタのロード動作を
禁止又は許可する。

【００３１】第３のディジタルコンパレータは、前記第
１のカウンタの出力値と所定のディジタル値とを比較し
前記第１のカウンタのカウント動作を禁止又は許可す
る。

【００３２】このような動作により、コンデンサ入力型
整流コンバータ部の出力電圧を検出する電圧検出回路、
入力電流を検出する入力電流検出回路、入力電圧波形を
検出する入力電圧波形検出回路、複数出力をもつＤＣ−
ＤＣコンバータ部の２次側の出力電圧の変動を検出する
出力電圧検出回路の各出力の検出レベルを出力電圧制御
信号としてＰＷＭ制御手段に取り込み、このＰＷＭ制御
手段により、コンデンサ入力型整流コンバータ部のスイ
ッチング素子、又は、ＤＣ−ＤＣコンバータ部のスイッ
チング素子を時分割で制御することができる。

【００３３】この結果、ＰＷＭ制御手段を電源制御用Ｉ
Ｃを用いて構成でき、また、ＰＷＭ制御手段を全てディ
ジタル処理方式とすることができ、制御パラメータをソ
フトで自由に変更可能であり、システム化が容易であ
る。

【００３４】さらに、前記ＰＷＭ制御手段の制御で前記
コンデンサへ流れるリップル電流も正弦波状となるた
め、リップル電流値を大幅に低減でき、小型の平滑コン
デンサを用いても高い信頼性が得られることになり、Ｐ
ＷＭ制御手段の回路構成のコンパクト化と電解コンデン
サの小型化が可能で、さらなる電源装置の小型化が可能
となる。

【００３５】請求項３記載の電源装置によれば、前記Ｐ
ＷＭ制御手段において、前記第１のカウンタのアップ／
ダウン制御情報をコンピュータで監視／管理して逐次変
化させることで、前記各所定のディジタル値を、前記ス
イッチング素子のスイッチング周波数が一定となるよう
制御するので、前記コンデンサ入力型整流コンバータ部
の高調波ノイズや入力力率の低下を改善することができ
る。

【００３６】請求項４記載の電源装置によれば、前記Ｐ
ＷＭ制御手段の第１のカウンタのアップ／ダウン制御情
報をコンピュータで監視／管理して第２のカウンタのク
ロック入力端子への入力パルスの周波数を可変させるこ
とで、コンデンサの両端を断続するスイッチング素子の
スイッチング周波数を固定化するので、前記コンデンサ
入力型整流コンバータ部の端子雑音を低減するノイズフ
ィルタとして機能させることができる。

【００３７】

【実施例】以下に、本発明の実施例を詳しく説明する。

【００３８】図１は第１の実施例の電源装置のブロック
図を示すものであり、この電源装置は、アクティブフィ
ルタと称される整流方式を採用しており、交流電源ＡＣ
からの交流を整流する為のダイオードブリッジＤＢ１の
後段に、整流コンバータ部を構成するコイルＬ１、ダイ
オードＤ１、スイッチング素子としてのパワーモスＦＥ
ＴＱ１、コンデンサ（電解コンデンサ）Ｃ１を接続して
いる。さらに、整流コンバータ部の後段にＤＣ−ＤＣコ
ンバータ部（平滑回路）を構成するコンバータトランス
Ｔ１、スイッチング素子としてのパワーモスＦＥＴＱ
２、２次側の平滑回路を構成するダイオードＤ２、Ｄ
３、コイルＣＨ１、コンデンサ（電解コンデンサ）Ｃｏ
を接続している。

【００３９】また、第１の実施例の電源装置は、前記コ
イルＬ１への入力電流を検出し検出値Ｉｏｓｅｎを送出
する入力電流検出回路Ａcin と、ライン電圧波形のゼロ
クロスを検出しゼロクロス信号ａを送出するゼロクロス
検出回路Ｚｓと、ライン電圧波形を取り込み検出値Ｖｗ
ｓｅｎを送出する入力電圧波形検出回路Ａｖｉｎと、前
記コイルＬ１の出力側に接続したコンデンサＣ１の両端
電圧を検出し検出値ＡＶｓｅｎを送出する電圧検出回路
Ａｃｖと、２次側の出力電圧を検出し検出値Ｖｏｓｅｎ
を送出する出力電圧検出回路Ａｃｖｏと、前記各検出回
路の出力値によってフィードバック制御を行うＰＷＭ制
御手段２０と、このＰＷＭ制御手段２０の出力信号ｅで
前記パワーモスＦＥＴＱ１を駆動する駆動回路２１と、
ＰＷＭ制御手段２０の出力信号ｅ´で前記パワーモスＦ
ＥＴＱ２を駆動する駆動回路２２とを具備し、３個のラ
ッチ２３乃至２５を介してコンピュータ３０からＰＷＭ
制御手段２０に所定のディジタル値Ｘ、Ｙ、Ｚを送るよ
うになっている。

【００４０】前記ＰＷＭ制御手段２０は、図２に示すよ
うに、前記電圧検出回路Ａｃｖの検出信号ＡＶｓｅｎと
基準値Ｖｒｅｆとの誤差を増幅する誤差増幅器１と、入
力電圧波形検出回路Ａｖｉｎからの入力電圧波形信号Ｖ
ｗｓｅｎに前記誤差増幅器１の出力を乗じる乗算器２
と、この乗算器２の出力と電流検出回路Ａｃｉｎの検出
信号Ｉｏｓｅｎと前記出力電圧検出回路Ａｃｖｏの出力
信号ＶｏｓｅｎとＣＰＵ３０側から出力されている所定
値ｗとを、それぞれ時分割で切り替えるためのスイッチ
回路３と、前記スイッチ回路３で切り替えられたそれぞ
れの信号に対する比較を行うアナログコンパレータ４
と、前記アナログコンパレータ４の出力信号を入力側が
切り替えられている間それぞれ切り替えられた側の出力
値に保持するとともに、出力を後述するアップ／ダウン
制御回路７に向けて送出し、また、出力ｅ´を駆動回路
２２を介して前記パワーモスＦＥＴＱ２に向けて送出す
るフリップフロップ回路６と、出力ｄ及びｉを送出する
アップ／ダウン制御回路７と、アップ／ダウン制御回路
７により制御され前記フリップフロップ回路５の出力に
よりカウントアップ、カウントダウンが選択される第１
のカウンタであるアップ／ダウンカウンタ８と、アップ
／ダウンカウンタ８の出力信号ｂをロードし、カウント
ダウンして出力ｃ、アンダーフロー信号ｆを送出する第
２のカウンタであるダウンカウンタ９と、ダウンカウン
タ９の出力ｃと前記ラッチ２３からの所定のディジタル
値Ｘとを比較し出力ｅを駆動回路２１を介して前記パワ
ーモスＦＥＴＱ１へ送出する第１のディジタルコンパレ
ータ１１と、ダウンカウンタ９の出力とラッチ２４から
の所定のディジタル値Ｙを比較し、ダウンカウンタ９の
カウントアップ動作を禁止／許可する第２のディジタル
コンパレータ１０と、ダウンカウンタ９のアンダーフロ
ー信号ｆにより、ダウンカウンタ９にロード信号ｈを生
成するフリップフロップ回路（以下「Ｆ／Ｆ」とい
う。）１２と、アップ／ダウンカウンタ８の出力ｂとラ
ッチ２５からの所定のディジタル値Ｚとを比較する第３
のディジタルコンパレータ１３と、前記第２のディジタ
ルコンパレータ１０とゼロクロス検出回路Ｚｓの出力ａ
とのアンドをとるアンド回路１５と、前記第２のディジ
タルコンパレータ１０とアンド回路１５の出力信号との
論理和をとるオア回路１４と、２分周回路１６とを具備
している。

【００４１】次に、前記電源装置の動作を説明する。

【００４２】まず、整流コンバータ部の動作説明を行
う。

【００４３】前記交流電源ＡＣからの商用周波数の出力
は、ダイオードブリッジＤＢ１により整流された後、コ
イルＬ１を介してパワーモスＦＥＴＱ１のドレイン、ソ
ース間に入力され、さらにダイオードＤ１を通ってコン
デンサＣ１の両端に印加される。

【００４４】この回路において、パワーモスＦＥＴＱ１
が一定の間隔で断続すると、電源ラインはショート／オ
ープンが繰返され、コイルＬ１に流れる電流は三角波と
なり、ダイオードＤ１を介して接続されたコンデンサＣ
１は、パワーモスＦＥＴＱ１がオンの時には負荷を通し
て放電し、オフの時にはコイルＬ１に蓄えられていたエ
ネルギー分だけ充電する方向に電流が流れる。

【００４５】この場合、前記パワーモスＦＥＴＱ１の駆
動電流を図３に示すようなパルス幅のものとすること
で、コイルＬ１に流れる電流の平均値は図３に示すよう
な正弦波状のものとなり、入力側にローパスフィルタを
設けることで入力電流波形は正弦波状となる。

【００４６】また、ここで、コンデンサＣ１に負荷を接
続した場合の負荷電流の大きさによって、入力電流波形
の振幅を可変することにより、コンデンサＣ１の両端電
圧の定電圧化が可能となる。

【００４７】つまり、本実施例では、コンバータトラン
スＴ１を介して２次側に所望の電圧を得るのであるが、
これは電圧検出回路Ａｃｖの検出値と規定の基準電圧Ｖ
refとの誤差分を入力電圧波形検出回路Ａｖｉｎの検出
値Ｖｗｓｅｎに乗算器２により掛け合わせ、その値と入
力電流検出回路Ａｃｉｎの検出値Ｉｏｓｅｎとを比較す
ることで、図３に示すような駆動電流をＰＷＭ制御手段
２０において生成し、出力電流に応じた入力正弦波電流
を生成しつつ、２次側出力を定電圧化することが可能と
なる。

【００４８】次に、前記ＤＣ−ＤＣコンバータ部につい
て説明する。

【００４９】前記コンバータトランスＴ１の１次巻線Ｎ
１の一端は、前記コンデンサＣ１の“＋”側に接続さ
れ、もう一端はパワーモスＦＥＴＱ２のドレインに接続
されている。パワーモスＦＥＴＱ２が断続することによ
り、２次巻線Ｎ２には巻線比に応じた電圧が発生する。
本実施例では、出力電圧検出回路Ａｃｖｏにより検出さ
れた検出値ＶｏｓｅｎをＰＷＭ制御手段２０にフィード
バックすることにより、出力電圧が所定値ｗを中心とし
た定電圧制御が行われるようパワーモスＦＥＴＱ２のオ
ン／オフ動作が制御される。これにより、コンバータト
ランスＴ１の２次巻線Ｎ２に発生した交流電圧は、ダイ
オードＤ２、Ｄ３とコンデンサＣｏにより整流、平滑さ
れ、電源出力として外部に出力される。

【００５０】次に、図２を参照してＰＷＭ制御手段２０
の動作を説明する。

【００５１】本実施例のＰＷＭ制御手段２０は時分割で
整流コンバータ部とＤＣ／ＤＣコンバータ部との制御を
切り替えて行うが、まず整流コンバータ部側のＰＷＭ制
御時の動作を説明する。

【００５２】前記入力電圧波形検出回路Ａｖｉｎの検出
値Ｖｗｓｅｎよりゼロクロス信号を生成するゼロクロス
検出回路Ｚｓからの出力信号ａは、アンド回路１５、オ
ア回路１４を介してダウンカウンタ９のプリロード端子
に入力される。プリロード端子に信号が入ると、ダウン
カウンタ９は強制的にアンダーフロー信号ｆを生成する
構成となっており、アンダーフロー信号ｆはフリップフ
ロップ１２を介して出力ｈとしてダウンカウンタ９のロ
ード端子に入力され、かつ、アップ／ダウン制御回路７
にも入力される。

【００５３】ダウンカウンタ９は、商用電源周波数（５
０Ｈｚ又は６０Ｈｚ）より十分に大きな周波数を発生さ
せるＣＰＵ３０側からのクロック信号ｃｌｋにより駆動
される。このダウンカウンタ９のロード信号入力時に入
力されるデータを設定するためのデータ入力端子には、
アップ／ダウンカウンタ８の出力ｂが入力される。

【００５４】アップ／ダウンカウンタ８は、前記電圧検
出回路Ａｃｉｎの出力値Ａｖｓｅｎと基準値Ｖｒｅｆと
の誤差分及び前記入力電圧波形検出回路Ａｖｉｎの検出
値Ｖｗｓｅｎとを乗算器２により掛合わせた値と、入力
電流検出回路Ａｃｉｎの検出値Ｉｏｓｅｎとを比較する
アナログコンパレータ４の出力、即ち、フリップフロッ
プ５の出力と、第３のディジタルコンパレータ１３の出
力と、フリップフロップ１２の出力とに基づくアップ／
ダウン制御回路７により制御され、アップカウント又は
ダウンカウントを実行する。

【００５５】ダウンカウンタ９の出力ｃは、第１、第２
のディジタルコンパレータ１１、１０に送られ、第１の
ディジタルコンパレータ１１はダウンカウンタ９の出力
ｃと設定したディジタル値Ｘとを比較しパルス信号であ
る出力ｅを発生する。この出力ｅにより前記駆動回路２
１はパワーモスＦＥＴＱ１を駆動する。

【００５６】第２のコンパレータ１０は、ダウンカウン
タ６の出力ｃと設定したディジタル値Ｙとを比較して、
前記ゼロクロス検出回路Ｚｓのゼロクロス信号をダウン
カウンタ６のプリロード端子に出力するアンドゲート１
５、オアゲート１４をオン／オフする。また、第３のデ
ィジタルコンパレータ１３は、アップ／ダウンカウンタ
８の出力ｂと設定したディジタル値Ｚとを比較してその
結果をアップ／ダウン制御回路７に入力する。

【００５７】また、第３のディジタルコンパレータ１３
は、アップ／ダウンカウンタ８の上限値を設定したディ
ジタル値Ｚと比較して規制する。これは極端にパルス周
期が大きくなったときに、チョークコイルＬ１が飽和し
て大きな電流がパワーモスＦＥＴＱ１に流れることによ
る破壊を防止するためである。つまり、第３のディジタ
ルコンパレータ１３がアクティブになると、アップ／ダ
ウン制御回路７の出力ｄを強制的にダウンモードとする
ことにより前記問題を回避するものである。

【００５８】尚、これらの動作は、スイッチ回路３によ
り、アナログコンパレータ４への入力が乗算器２と入力
電流検出回路Ａｃｉｎの出力Ｉｏｓｅｎとに切り替わっ
て、その結果がフリップフロップ５に保持されている状
態で行われる。フリップフロップ５、６はそれぞれにク
ロック信号ｃｌｋを２分周回路１６で２分周したものを
入力し、その立上りで動作するＤフリップフロップを用
いる。これにより、アナログコンパレータ４の入力側が
切り替っていても、それぞれに対応するフリップフロッ
プ５又は６が選択され、各々の切り替時までその出力値
が保持される。

【００５９】次に、本実施例の電源装置の全体の動作を
説明する。

【００６０】図３の上段に示される波形は、コイルＬ１
に流れる電流を示している。

【００６１】まず、ダウンカウンタ９の出力ｃが設定し
たディジタル値Ｘより大きい時、第１のディジタルコン
パレータ１１の比較結果によりパワーモスＦＥＴＱ１は
駆動回路２１の駆動信号によりオンとなり、これにより
コイルＬ１にはライン電圧が印加され電流ＩL が流れ
る。次にダウンカウンタ９がカウントダウンしていき、
そのカウント値が設定したディジタル値Ｘより小さくな
ると第１のディジタルコンパレータ１１の出力ｅは反転
し、それによりパワーモスＦＥＴＱ１はオフする。

【００６２】これにより、コイルＬ１に蓄えられていた
エネルギーがダイオードＤ１を介して、コンデンサＣ１
の充電電流となり、電流波形としては図３に示すような
三角波となる。

【００６３】スイッチング動作の開始タイミングは、ラ
イン電圧のゼロクロスを前記ゼロクロス検出回路Ｚｓに
より検知し、立ち上がり時にゼロクロス信号ａを発生さ
せ、ダウンカウンタ９のプリロード信号とアンドゲート
１５でＡＮＤ演算した編集をオアゲート１４を介して入
力する。これにより、各周期毎にラインに同期させての
制御が可能となる。

【００６４】プリロード信号によりダウンカウンタ９は
強制的にアンダーフロー信号ｆを発生する。尚、何等か
の原因によりプリロード信号が生成されなくともダウン
カウンタ９は０以下にダウンカウントしようとしたとき
にアンダーフロー信号ｆを生成する。アンダーフロー信
号ｆが生じると、フリップフロップ１２を介してダウン
カウンタ９に出力ｈが入力され、アップ／ダウンカウン
タ８の出力ｂがダウンカウンタ９にロードされ、再びパ
ワーモスＦＥＴＱ１はオン状態となる。

【００６５】また、ライン電圧のゼロクロス時以外で
は、ダウンカウンタ９は、第２のディジタルコンパレー
タ１０によるダウンカウンタ９自身の出力ｃとディジタ
ル値Ｙとの比較結果によりプリロード信号を生成し、オ
アゲート１４を介してダウンカウンタ９に入力される。
これにより、必要最低限のオフ期間を確保する。

【００６６】以上を１サイクルとして動作が繰り返され
る。

【００６７】一方、アップ／ダウン制御回路７は、第３
のディジタルコンパレータ１３の出力と、フリップフロ
ップ１２の出力ｈからアップ／ダウンカウンタ８への出
力ｄとクロックを生成し、アップ／ダウンカウンタ８へ
送る。これは一般に出力ｈに同期した適当なタイミング
でアップ／ダウンを行わないと、変化途中の不定なデー
タがダウンカウンタ９へロードされる可能性があるため
で、図３ではロード信号ｈの立ち上がりでアップ／ダウ
ンの切り換えを行い、立ち下がりでアップ／ダウンカウ
ンタ５を駆動している。

【００６８】アップ／ダウンカウンタ８の出力ｂが大き
くなるとパワーモスＦＥＴＱ１のオン時間は長くなり、
また小さくなると短くなる。ここで、前記第１のディジ
タルコンパレータ１１、第２のディジタルコンパレータ
１０で比較される所定のディジタルチ値Ｘ，Ｙは図３に
示すようにＣＰＵ３０側で管理されており、アップ／ダ
ウン制御回路７の出力ｄをＣＰＵ３０側で監視すること
でカウントアップ時には、設定したディジタル値Ｙの値
を１カウント分増やし、逆にカウントダウン時には１カ
ウント分設定したディジタル値Ｙの値を減らすことで、
カウント値の大小によらずパワーモスＦＥＴＱ１のスイ
ッチング周波数を一定としている。このときコイルＬ１
に流れる電流の最大値ＩＬｐは数３で示されるとおり
に、スイッチングのデューティ比により変化する。

【００６９】

【数３】ＩＬｐ＝Ｖ／Ｌ＊ｔon つまり、電流波形を正弦波とするには、振幅が最大とな
るまではアップ／ダウンカウンタ８は、接続された負荷
が一定ならば順次カウントアップされていき、負荷変動
があればそれに対応してカウント値を増減しながらカウ
ントアップを行い、それ以降ゼロクロスまでは逆の動作
を行っていき、これをスイッチング周波数のサイクル毎
に繰り返すことで、入力電流波形を正弦波形とすること
が可能となる。

【００７０】本実施例においては、整流コンバータ側と
ＤＣ−ＤＣコンバータ部を同一制御手段を時分割で使用
し、主制御側を整流コンバータ側としている。そのた
め、ＤＣ−ＤＣコンバータ部の制御は、上述してきた主
制御側のようなデジタル制御回路部を削除し、時分割の
切り替時にアナログコンパレータ４による所定値ｗと電
圧検出回路１の検出値Ｖｏｓｅｎとの比較によるオン／
オフ制御としている（図４参照）。

【００７１】つまり、時分割で切り替わった時点での前
記検出回路１の検出値が所定値ｗに対して大きければ、
スイッチング素子Ｑ２をオフし、小さければオンするよ
うにコンパレータ４が出力し、次の切り替時まではフリ
ップフロップ６によりオン／オフ状態を保持すること
で、定電圧制御を行う。ただし、この場合時分割の切り
替周期はオン／オフ制御のスイッチング周期よりも十分
に短くする。このとき、構成図に示すように出力電圧検
出部分にリップルを注入することで、制御動作は安定す
る。また、このようなオン／オフ制御のためスイッチン
グ周期（オン時間＋オフ時間）内での出力電圧の確認回
数、つまり、時分割の切り替えは時間は短いほど電圧精
度は向上する。これにより出力電圧は定電圧制御される
ことになる。

【００７２】図５は、本発明の第２の実施例を示すもの
であり、同図に示す電源装置は、第１の実施例とほぼ同
様な構成であるが、スイッチング周波数を固定化する方
法としてＣＰＵ３０側からＰＷＭ制御手段２０に出力さ
れるクロック信号ｃｌｋをタイマＩＣ３１等のプログラ
ムに応じてパルス周波数が変更可能なデバイスを用いて
送るようにし、アップ／ダウンカウンタ８のカウント値
によりクロック信号ｃｌｋとしてのパルス信号の周波数
を変えることでスイッチング周波数の一定化を図る点の
みが相違するものである。

【００７３】つまり、既述したようにアナログコンパレ
ータ４の出力によってアップ／ダウンカウンタ８からダ
ウンカウンタ９にロードされる出力ｂの大小により、図
６に示すようにカウントスピード（図のカウントを示す
傾き）、この場合、ダウンカウンタ９へ入力されるクロ
ック信号ｃｌｋの周波数をカウント値が大きな場合には
高くし（傾き大）、カウント値が小さい場合には低く
（傾き小）することで、スイッチング周波数の一定化が
可能となる。

【００７４】次に、本発明の第３の実施例を図７を参照
して説明する。

【００７５】この第３の実施例は、第１、第２の実施例
のどちらの場合にも適用可能である。

【００７６】ＣＰＵ３０側で各データの管理を行う場合
に、図９に示すように予め１サイクルもしくは半サイク
ルの正弦波状のＲＯＭ内波形データ又はＲＡＭ内波形デ
ータをＲＯＭ４１、又は、ＲＡＭ４２内に持つことで、
入力電圧検出回路Ａｖｉｎ、電圧検出回路Ａｃｖ、出力
電圧検出回路Ａｃｖｏ、さらにＰＷＭ制御手段２０にお
いて、図８に示すように入力段の誤差増幅器１、乗算器
２を省くことができ、より安価な構成とすることが可能
となる。

【００７７】この第３の実施例の回路動作は、ほぼ第１
の実施例と同じであるが入力電流波形の制御値の算出方
法が異なる。

【００７８】即ち、図９に示すように、ＣＰＵ３０で各
出力系統の負荷電力データやそのタイミングは管理され
ているため、負荷の切り換えタイミングに応じて、整流
コンバータ部側の制御はＲＯＭ４１内に持つＲＯＭ内波
形データの波高値を変化させた出力演算データＡｗを生
成しこれと入力電流検出回路Ａｃｉｎの検出値Ｉｏｓｅ
ｎとをアナログコンパレータ４により比較することで同
一の制御が行われる。

【００７９】また。ＤＣ−ＤＣコンバータ部側は第１の
実施例で記述したと同様な制御が行われる。

【００８０】なお、正弦波状のＲＯＭ内波形データは、
ライン電圧に同期させたもので演算／データ生成が行わ
れるものである。

【００８１】以上詳述したように、本実施例によれば、
コンデンサ入力型整流方式を用いた電源装置（スイッチ
ングレギュレータ）において、電圧ピーク付近のみで電
流が流れることにより発生する高調波ノイズや入力力率
の低下の問題がスイッチング周波数を固定化することで
負荷変動による高調波のばらつきを気にせずに改善で
き、かつ、電源装置として所望の出力電圧を得ることが
できる。

【００８２】また、アクティブフィルタ部の採用時に問
題となる端子雑音の問題もスイッチング周波数の固定化
によりノイズフィルタの設計も簡素化できる。さらに、
制御回路のデジタル化により集積化が可能となり、シス
テムとして構成した場合に、より簡単な回路構成へと変
更でき、安価で小型の電源装置を提供できる。

【００８３】

【発明の効果】以上説明した本発明によれば、以下の効
果を奏する。

【００８４】請求項１記載の発明によれば、ＰＷＭ制御
手段によるコンデンサ入力型整流コンバータ部の波形制
御と前記ＤＣ−ＤＣコンバータ部の電圧制御とを時分割
でおこなうことができ、入力電流波形の歪による力率低
下や、高調波電流の発生を防ぎ、無効電力の発生を低減
したり、同一商用電源ラインに接続された機器の誤動作
等を防ぎ、電力の有効利用が可能な電源装置を提供する
ことができる。

【００８５】請求項２記載の発明によれば、ＰＷＭ制御
手段を電源制御用ＩＣを用いて構成でき、また、ＰＷＭ
制御手段を全てディジタル処理方式とすることができ、
制御パラメータをソフトで自由に変更可能であり、シス
テム化が容易である。

【００８６】さらに、前記ＰＷＭ制御手段の制御で前記
コンデンサへ流れるリップル電流も正弦波状となるた
め、リップル電流値を大幅に低減でき、小型の平滑コン
デンサを用いても高い信頼性が得られることになり、Ｐ
ＷＭ制御手段の回路構成のコンパクト化と電解コンデン
サの小型化が可能で、さらなる電源装置の小型化が可能
となる。

【００８７】請求項３記載の発明によれば、コンデンサ
入力型整流コンバータ部の高調波ノイズや入力力率の低
下を改善することができる電源装置を提供することがで
きる。

【００８８】請求項４記載の発明によれば、前記コンデ
ンサ入力型整流コンバータ部の端子雑音を低減するノイ
ズフィルタとして機能させることができる電源装置を提
供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例装置のブロック図であ
る。

【図２】第１実施例装置のＰＷＭ制御手段のブロック図
である。

【図３】第１の実施例装置の動作タイミングを示したタ
イミング図である。

【図４】ＤＣ−ＤＣコンバータ部の動作を説明するため
の図である。

【図５】本発明の第２の実施例装置を示したブロック図
である。

【図６】第２の実施例の動作タイミングを示したタイミ
ング図である。

【図７】本発明の第３の実施例装置のブロック図であ
る。

【図８】第３実施例装置のＰＷＭ制御手段のブロック図
である。

【図９】第３の実施例装置の負荷電力データ、ＲＯＭ内
データ、出力演算データを示す波形図である。

【図１０】従来装置の構成を示したブロック図である。

【図１１】コンデンサ入力型回路方式による入力電圧／
電流波形を示す波形図である。

【図１２】アクティブフィルタ入力型回路方式による入
力電圧／電流波形を示す波形図である。

【符号の説明】

１ 誤差増幅器 ２ 乗算器 ３ スイッチ回路 ４ アナログコンパレータ ５ フリップフロップ ６ フリップフロップ ７ アップ／ダウン制御回路 ８ アップ／ダウンカウンタ ９ ダウンカウンタ １０ 第２のディジタルコンパレータ １１ 第１のディジタルコンパレータ １２ フリップフロップ １３ 第３のディジタルコンパレータ ２０ ＰＷＭ制御手段 ３０ ＣＰＵ Ａｃｉｎ 入力電流検出回路 Ｚｓ ゼロクロス検出回路 Ａｖｉｎ 入力電圧波形検出回路 Ａｃｖ 電圧検出回路 Ａｃｖｏ 出力電圧検出回路 ＤＢ１ ダイオードブリッジ Ｄ１ ダイオード Ｄ２ ダイオード Ｄ３ ダイオード Ｃ１，Ｃｏ コンデンサ Ｔ１ コンバータトランス Ｑ１，Ｑ２ パワーモスＦＥＴ Ｌ１，ＣＨ１ コイル

Claims (4)

【特許請求の範囲】
1. 【請求項１】 コンデンサ入力型整流コンバータ部と、
   単一又は複数の所望の電圧の出力を得るＤＣ−ＤＣコン
   バータ部とを有する電源装置において、前記整流コンバ
   ータ部の入力電流波形を正弦波状として力率を改善する
   制御と、前記ＤＣ−ＤＣコンバータ部の電圧制御とを時
   分割で行うＰＷＭ制御手段を設けたことを特徴とする電
   源装置。
2. 【請求項２】 前記ＰＷＭ制御手段は、電圧検出回路で
   検出されたコンデンサの電圧レベルを基準値と比較する
   誤差増幅器と、この誤差増幅器の出力と入力電圧波形検
   出回路により検出されたライン電圧波形を掛合わせる乗
   算器と、前記乗算器の出力信号とＤＣ−ＤＣコンバータ
   部の２次側出力電圧を検出する出力電圧検出回路からの
   出力信号とを時分割で切換え、かつ、各々比較対象値を
   切換えるスイッチ回路と、前記スイッチ回路により切換
   えられたそれぞれの信号を比較するアナログコンパレー
   タと、このアナログコンパレータの出力を時分割で切換
   え保持するとともに出力をＤＣ−ＤＣコンバータ部のス
   イッチング素子へ向けて出力するフリップフロップと、
   前記フリップフロップの出力によりカウントアップ／ダ
   ウンを選択される第１のカウンタと、ライン電圧波形の
   ゼロクロスを検出するゼロクロス検出回路からのゼロク
   ロス信号、又は、自身のオーバーカウント信号により前
   記第１のカウンタの出力値をロードする第２のカウンタ
   と、この第２のカウンタの出力値と所定のディジタル値
   とを比較するとともに出力をコンデンサの両端を断続す
   るスイッチング素子へ向けて送出する第１のディジタル
   コンパレータと、前記第２のカウンタの出力と所定のデ
   ィジタル値とを比較し前記ゼロクロス信号による第２の
   カウンタのロード動作を禁止／許可する第２のディジタ
   ルコンパレータと、前記第１のカウンタの出力値と所定
   のディジタル値とを比較し前記第１のカウンタのカウン
   ト動作を禁止／許可する第３のディジタルコンパレータ
   とからなるものである請求項１記載の電源装置。
3. 【請求項３】 前記ＰＷＭ制御手段は、前記第１のカウ
   ンタのアップ／ダウン制御情報をコンピュータで監視／
   管理して逐次変化させることで、前記各所定のディジタ
   ル値を、前記スッチング素子のスイッチング周波数が一
   定となるよう制御できるものである請求項１又は２記載
   の電源装置。
4. 【請求項４】 前記ＰＷＭ制御手段の第１のカウンタの
   アップ／ダウン制御情報をコンピュータで監視／管理し
   て第２のカウンタのクロック入力端子への入力パルスの
   周波数を可変させることで、コンデンサの両端を断続す
   るスイッチング素子のスイッチング周波数を固定化する
   ものである請求項１又は２記載の電源装置。