JPH0878969A - 電力増幅回路 - Google Patents
電力増幅回路Info
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- JPH0878969A JPH0878969A JP20781794A JP20781794A JPH0878969A JP H0878969 A JPH0878969 A JP H0878969A JP 20781794 A JP20781794 A JP 20781794A JP 20781794 A JP20781794 A JP 20781794A JP H0878969 A JPH0878969 A JP H0878969A
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- gate fet
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- bias voltage
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Abstract
(57)【要約】
【目的】 出力を低下させた場合に、消費電力を低減で
きる電力増幅回路の提供。 【構成】 デジタル変調波信号DSを初段増幅するデュア
ルゲート電界効果型トランジスタ11と、デュアルゲート
電界効果型トランジスタ 11 により増幅したデジタル変
調波信号を最終段増幅するシングルゲート電界効果型ト
ランジスタ13とを備え、デュアルゲート電界効果型トラ
ンジスタ 11 の第２ゲート電圧を、シングルゲート電界
効果型トランジスタ13のゲート電圧と連動させる構成に
する。
きる電力増幅回路の提供。 【構成】 デジタル変調波信号DSを初段増幅するデュア
ルゲート電界効果型トランジスタ11と、デュアルゲート
電界効果型トランジスタ 11 により増幅したデジタル変
調波信号を最終段増幅するシングルゲート電界効果型ト
ランジスタ13とを備え、デュアルゲート電界効果型トラ
ンジスタ 11 の第２ゲート電圧を、シングルゲート電界
効果型トランジスタ13のゲート電圧と連動させる構成に
する。
Description
【０００１】
【産業上の利用分野】本発明は電力増幅回路に関し、更
に詳述すれば、携帯用電話機の送信用に適した電力増幅
回路に関するものである。
に詳述すれば、携帯用電話機の送信用に適した電力増幅
回路に関するものである。
【０００２】
【従来の技術】このところ、移動体通信の発達はめざま
しく、それにより携帯用電話機は著しく普及してきてい
る。特に、平成６年４月からデジタル携帯用電話機の売
り切り制度が導入され、ますます携帯用電話機が普及す
ることになる。しかし、現在の携帯用電話機には利便性
の向上という観点から、更に小型、軽量、低消費電力化
が要求されている。
しく、それにより携帯用電話機は著しく普及してきてい
る。特に、平成６年４月からデジタル携帯用電話機の売
り切り制度が導入され、ますます携帯用電話機が普及す
ることになる。しかし、現在の携帯用電話機には利便性
の向上という観点から、更に小型、軽量、低消費電力化
が要求されている。
【０００３】そのため、携帯用電話機においては、特に
消費電力が多い送信用の電力増幅回路の高効率化が特に
要求されている。そして、日本国内で既に通信サービス
が開始されている、使用周波数が1.5GHzのパーソナルデ
ジタルセルラー（以下PDC という）があり、また通信サ
ービスが予定されている使用周波数が1.9GHzのパーソナ
ルハンディホーンシステム( 以下PHS という）がある。
これらには、信号の変調方式としてπ／４シフトQPSKが
採用されており、送信用増幅器として線形出力が要求さ
れている。
消費電力が多い送信用の電力増幅回路の高効率化が特に
要求されている。そして、日本国内で既に通信サービス
が開始されている、使用周波数が1.5GHzのパーソナルデ
ジタルセルラー（以下PDC という）があり、また通信サ
ービスが予定されている使用周波数が1.9GHzのパーソナ
ルハンディホーンシステム( 以下PHS という）がある。
これらには、信号の変調方式としてπ／４シフトQPSKが
採用されており、送信用増幅器として線形出力が要求さ
れている。
【０００４】そして、このような要求を満足するために
PHS ,PDC送信用に開発された電力増幅器が報告されてい
る。このような電力増幅器は、高効率化を図るために最
終段増幅器の出力整合回路の損失を可及的に小さくする
ことが望まれている。また、通常、このような電力増幅
器には、出力制御機能が付加され、移動機 (子機) と基
地局 (親機) との距離、即ち通信距離が短いときには、
送信出力を小さくして消費電力を少なくし、携帯用電話
機に搭載している電池の電力消費を抑制するような機能
を有している。
PHS ,PDC送信用に開発された電力増幅器が報告されてい
る。このような電力増幅器は、高効率化を図るために最
終段増幅器の出力整合回路の損失を可及的に小さくする
ことが望まれている。また、通常、このような電力増幅
器には、出力制御機能が付加され、移動機 (子機) と基
地局 (親機) との距離、即ち通信距離が短いときには、
送信出力を小さくして消費電力を少なくし、携帯用電話
機に搭載している電池の電力消費を抑制するような機能
を有している。
【０００５】図４は携帯用電話機に内蔵している従来の
電力増幅器の構成を示す回路図である。デジタル変調波
信号DSが入力される信号入力端子１は、コンデンサＣ1
を介して接地され、コンデンサＣ2 とインダクタンスＬ
2 との直列回路を介してシングルゲート電界効果型トラ
ンジスタ（以下シングルゲートFET という）２のゲート
Ｇと接続される。シングルゲートFET ２のゲートＧはイ
ンダクタンスＬ2 とコンデンサＣ3 との直列回路を介し
て接地され、インダクタンスＬ2 とコンデンサＣ3 との
接続中間点には、抵抗Ｒ1 を介してゲートバイアス電源
ＶG が与えられる。シングルゲートFET ２のドレインＤ
にはインダクタンスＬ3 を介してドレインバイアス電圧
ＶD が与えられる。
電力増幅器の構成を示す回路図である。デジタル変調波
信号DSが入力される信号入力端子１は、コンデンサＣ1
を介して接地され、コンデンサＣ2 とインダクタンスＬ
2 との直列回路を介してシングルゲート電界効果型トラ
ンジスタ（以下シングルゲートFET という）２のゲート
Ｇと接続される。シングルゲートFET ２のゲートＧはイ
ンダクタンスＬ2 とコンデンサＣ3 との直列回路を介し
て接地され、インダクタンスＬ2 とコンデンサＣ3 との
接続中間点には、抵抗Ｒ1 を介してゲートバイアス電源
ＶG が与えられる。シングルゲートFET ２のドレインＤ
にはインダクタンスＬ3 を介してドレインバイアス電圧
ＶD が与えられる。
【０００６】シングルゲートFET ２のドレインＤと接続
していないインダクタンスＬ3 の端子はコンデンサＣ4
を介して接地され、シングルゲートFET ２のソースＳは
接地される。シングルゲートFET ２のドレインＤは直流
カット用コンデンサＣ5 を介してシングルゲートFET ３
のゲートと接続される。シングルゲートFET ３のゲート
は抵抗Ｒ2 とコンデンサＣ6 との直列回路を介して接地
され、抵抗Ｒ2 とコンデンサＣ6 との接続中間点には、
ゲートバイアス電圧ＶG が与えられる。シングルゲート
FET ３のドレインＤには、インダクタンスＬ4 とコンデ
ンサＣ7 との並列回路を介してドレインバイアス電圧Ｖ
D が与えられる。シングルゲートFET ２のソースＳは接
地され、ドレインＤはまた直流カット用コンデンサＣ8
を介してシングルゲートFET ４のゲートＧと接続され
る。
していないインダクタンスＬ3 の端子はコンデンサＣ4
を介して接地され、シングルゲートFET ２のソースＳは
接地される。シングルゲートFET ２のドレインＤは直流
カット用コンデンサＣ5 を介してシングルゲートFET ３
のゲートと接続される。シングルゲートFET ３のゲート
は抵抗Ｒ2 とコンデンサＣ6 との直列回路を介して接地
され、抵抗Ｒ2 とコンデンサＣ6 との接続中間点には、
ゲートバイアス電圧ＶG が与えられる。シングルゲート
FET ３のドレインＤには、インダクタンスＬ4 とコンデ
ンサＣ7 との並列回路を介してドレインバイアス電圧Ｖ
D が与えられる。シングルゲートFET ２のソースＳは接
地され、ドレインＤはまた直流カット用コンデンサＣ8
を介してシングルゲートFET ４のゲートＧと接続され
る。
【０００７】シングルゲートFET ４のゲートＧは抵抗Ｒ
3 とコンデンサＣ9 との直列回路を介して接地され、抵
抗Ｒ3 とコンデンサＣ9 との接続部には、ゲートバイア
ス電圧ＶG が与えられる。シングルゲートFET ４のドレ
インＤには、インダクタンスＬ5 とコンデンサＣ10との
並列回路を介してドレインバイアス電圧ＶD が与えられ
る。シングルゲートFET ４のソースＳは接地され、ドレ
インＤはまたインダクタンスＬ6 とコンデンサＣ11との
直列回路を介して信号出力端子５と接続される。インダ
クタンスＬ6 とコンデンサＣ11との接続中間点はコンデ
ンサＣ12を介して接地される。
3 とコンデンサＣ9 との直列回路を介して接地され、抵
抗Ｒ3 とコンデンサＣ9 との接続部には、ゲートバイア
ス電圧ＶG が与えられる。シングルゲートFET ４のドレ
インＤには、インダクタンスＬ5 とコンデンサＣ10との
並列回路を介してドレインバイアス電圧ＶD が与えられ
る。シングルゲートFET ４のソースＳは接地され、ドレ
インＤはまたインダクタンスＬ6 とコンデンサＣ11との
直列回路を介して信号出力端子５と接続される。インダ
クタンスＬ6 とコンデンサＣ11との接続中間点はコンデ
ンサＣ12を介して接地される。
【０００８】そしてコンデンサＣ1 ，Ｃ2 とインダクタ
ンスＬ1 とにより入力整合回路Ｍinが構成されており、
インダクタンスＬ6 とコンデンサＣ11，Ｃ12とにより出
力整合回路Ｍout が構成されている。信号出力端子５に
は、図示しない送信用アンテナ等が接続される。
ンスＬ1 とにより入力整合回路Ｍinが構成されており、
インダクタンスＬ6 とコンデンサＣ11，Ｃ12とにより出
力整合回路Ｍout が構成されている。信号出力端子５に
は、図示しない送信用アンテナ等が接続される。
【０００９】次にこの電力増幅器の動作を説明する。い
ま信号入力端子１にデジタル変調波信号DSが入力される
と、そのデジタル変調波信号DSは、シングルゲートFET
２,３, ４により順次に３段増幅されて、インダクタン
スＬ6 とコンデンサＣ11, Ｃ 12とからなる出力整合回路
Ｍout を経由して、信号出力端子５に接続されるアンテ
ナから送信される。そして、通信距離が短くなったこと
を受信レベルにより検出した場合には、ゲートバイアス
電圧ＶG を深くして、電力増幅器の出力を低下させて、
消費電流を低減し、電池の電力消費を抑制する。
ま信号入力端子１にデジタル変調波信号DSが入力される
と、そのデジタル変調波信号DSは、シングルゲートFET
２,３, ４により順次に３段増幅されて、インダクタン
スＬ6 とコンデンサＣ11, Ｃ 12とからなる出力整合回路
Ｍout を経由して、信号出力端子５に接続されるアンテ
ナから送信される。そして、通信距離が短くなったこと
を受信レベルにより検出した場合には、ゲートバイアス
電圧ＶG を深くして、電力増幅器の出力を低下させて、
消費電流を低減し、電池の電力消費を抑制する。
【００１０】
【発明が解決しようとする課題】ところで、前述したよ
うにシングルゲートFET のゲートバイアス電圧を設計値
(出力最大である時のゲートバイアス電圧) より変化さ
せると、それにともなってシングルゲートFET のゲー
ト、ソース間容量が変化して、入, 出力側の夫々のイン
ピーダンスが設計値よりずれる虞れがあり、その結果、
電力増幅器の入力，及び出力のリターンロスが大きくな
って仕様から外れる虞れがある。反対に、電力増幅器の
リターンロスを極力低下させないようにすると、利得が
変化する範囲が極めて狭くなる。
うにシングルゲートFET のゲートバイアス電圧を設計値
(出力最大である時のゲートバイアス電圧) より変化さ
せると、それにともなってシングルゲートFET のゲー
ト、ソース間容量が変化して、入, 出力側の夫々のイン
ピーダンスが設計値よりずれる虞れがあり、その結果、
電力増幅器の入力，及び出力のリターンロスが大きくな
って仕様から外れる虞れがある。反対に、電力増幅器の
リターンロスを極力低下させないようにすると、利得が
変化する範囲が極めて狭くなる。
【００１１】そこで、利得が変化する範囲が極めて狭く
なるのを防ぐために、シングルゲートFET を全てデュア
ルゲートFET に置き換えた場合は、デュアルゲートFET
を、低電圧で動作させ得ないため、低電圧で高出力を得
ることが困難になる。
なるのを防ぐために、シングルゲートFET を全てデュア
ルゲートFET に置き換えた場合は、デュアルゲートFET
を、低電圧で動作させ得ないため、低電圧で高出力を得
ることが困難になる。
【００１２】また、通常は最終段のシングルゲートFET
の負荷抵抗を、出力最大時に最適値になすべく設計して
おり、通信距離が短く出力を低下させたときには効率が
低下する。そのため、例えば、地下街で通信する場合の
ように、基地局が比較的近くにある場合には、出力を低
下させているにも拘らず効率の低下により消費電力を大
幅に低減させ得ず、携帯用電話機に搭載している電池が
短時間に消耗する等、種々の問題がある。本発明は斯か
る問題に鑑み、出力を低下させた場合には、消費電力を
低減できる電力増幅回路を提供することを目的とする。
の負荷抵抗を、出力最大時に最適値になすべく設計して
おり、通信距離が短く出力を低下させたときには効率が
低下する。そのため、例えば、地下街で通信する場合の
ように、基地局が比較的近くにある場合には、出力を低
下させているにも拘らず効率の低下により消費電力を大
幅に低減させ得ず、携帯用電話機に搭載している電池が
短時間に消耗する等、種々の問題がある。本発明は斯か
る問題に鑑み、出力を低下させた場合には、消費電力を
低減できる電力増幅回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】第１発明に係る電力増幅
回路は、入力された信号を多段増幅して、増幅した信号
を出力整合回路を通して出力する電力増幅回路におい
て、入力された信号を増幅するデュアルゲートFET 及び
シングルゲートFET を備え、デュアルゲートFETのゲー
ト・バイアス電圧に応じて出力整合回路のインピーダン
スを制御すべく構成してあることを特徴とする。
回路は、入力された信号を多段増幅して、増幅した信号
を出力整合回路を通して出力する電力増幅回路におい
て、入力された信号を増幅するデュアルゲートFET 及び
シングルゲートFET を備え、デュアルゲートFETのゲー
ト・バイアス電圧に応じて出力整合回路のインピーダン
スを制御すべく構成してあることを特徴とする。
【００１４】第２発明に係る電力増幅回路は、入力され
た信号を多段増幅して、増幅した信号を出力整合回路を
通して出力する電力増幅回路において、入力された信号
を増幅するデュアルゲートFET 及びシングルゲートFET
を備え、前記デュアルゲートFET の一方のゲートと、前
記シングルゲートFET のゲートとに共通のバイアス電圧
を与える構成にしてあることを特徴とする。
た信号を多段増幅して、増幅した信号を出力整合回路を
通して出力する電力増幅回路において、入力された信号
を増幅するデュアルゲートFET 及びシングルゲートFET
を備え、前記デュアルゲートFET の一方のゲートと、前
記シングルゲートFET のゲートとに共通のバイアス電圧
を与える構成にしてあることを特徴とする。
【００１５】
【作用】第１発明では、信号をデュアルゲートFET 及び
シングルゲートFET により増幅し、増幅した信号を出力
整合回路を通して出力する。デュアルゲートFET のゲー
トバイアス電圧を制御すると、入力リターンロスが変化
せずに利得を大きく変化させることができる。またデュ
アルゲートFET のゲートバイアス電圧に応じて出力整合
回路のインピーダンスが変わる。これにより、出力整合
回路のインピーダンス変化により効率の低下を抑制し
て、出力の低下に応じて消費電力を抑制できる。斯かる
回路ではデュアルゲートFET の他にシングルゲートFET
を使用するので低電圧で高出力動作させることができ
る。
シングルゲートFET により増幅し、増幅した信号を出力
整合回路を通して出力する。デュアルゲートFET のゲー
トバイアス電圧を制御すると、入力リターンロスが変化
せずに利得を大きく変化させることができる。またデュ
アルゲートFET のゲートバイアス電圧に応じて出力整合
回路のインピーダンスが変わる。これにより、出力整合
回路のインピーダンス変化により効率の低下を抑制し
て、出力の低下に応じて消費電力を抑制できる。斯かる
回路ではデュアルゲートFET の他にシングルゲートFET
を使用するので低電圧で高出力動作させることができ
る。
【００１６】第２発明では、信号をデュアルゲートFET
及びシングルゲートFET により増幅し、増幅した信号を
出力整合回路を通して出力する。デュアルゲートFET の
一方のゲートのゲートバイアス電圧と、シングルゲート
FET のゲートバイアス電圧とを共通にして変化させる
と、入力リターンロスが変化せずに利得を大きく変化さ
せることができる。またゲートバイアス電圧に応じて消
費電力が変化する。これにより、ゲートバイアス電圧に
応じて効率の低下を抑制して、出力の低下に応じて消費
電力を抑制できる。斯かる回路ではデュアルゲートFET
の他にシングルゲートFET を使用するので低電圧で高出
力動作させることができる。なお、デュアルゲートFET
及びシングルゲートFET のゲートバイアス電圧を共通に
し、ゲートバイアス電圧に応じて出力整合回路のインピ
ーダンスを制御すると、入力リターンロスが変化せずに
利得が変化し、また出力整合回路のインピーダンスが変
化して消費電力を抑制できる。また、出力整合回路に可
変容量素子を用いて、それにゲートバイアス電圧を与え
ると、出力整合回路のインピーダンスが変化し、消費電
力を抑制できる。
及びシングルゲートFET により増幅し、増幅した信号を
出力整合回路を通して出力する。デュアルゲートFET の
一方のゲートのゲートバイアス電圧と、シングルゲート
FET のゲートバイアス電圧とを共通にして変化させる
と、入力リターンロスが変化せずに利得を大きく変化さ
せることができる。またゲートバイアス電圧に応じて消
費電力が変化する。これにより、ゲートバイアス電圧に
応じて効率の低下を抑制して、出力の低下に応じて消費
電力を抑制できる。斯かる回路ではデュアルゲートFET
の他にシングルゲートFET を使用するので低電圧で高出
力動作させることができる。なお、デュアルゲートFET
及びシングルゲートFET のゲートバイアス電圧を共通に
し、ゲートバイアス電圧に応じて出力整合回路のインピ
ーダンスを制御すると、入力リターンロスが変化せずに
利得が変化し、また出力整合回路のインピーダンスが変
化して消費電力を抑制できる。また、出力整合回路に可
変容量素子を用いて、それにゲートバイアス電圧を与え
ると、出力整合回路のインピーダンスが変化し、消費電
力を抑制できる。
【００１７】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る電力増幅回路の構成を示す
ブロック図である。デジタル変調波信号DSが入力される
信号入力端子10は、コンデンサＣ20とインダクタンスＬ
10との直列回路を介してデュアルゲートFET 11の第１ゲ
ート端子Ｇ 1 と接続される。第１ゲート端子Ｇ1 はイン
ダクタンスＬ11とコンデンサＣ21との直列回路を介して
接地される。インダクタンスＬ11とコンデンサＣ11との
接続中間点は、抵抗Ｒ10を介してゲートバイアス電圧端
子ＴGaと接続される。デュアルゲートFET 11の第２ゲー
ト端子Ｇ2 は、コンデンサＣ22を介して接地され、また
ゲートバイアス電圧端子ＴGbと接続される。
述する。図１は本発明に係る電力増幅回路の構成を示す
ブロック図である。デジタル変調波信号DSが入力される
信号入力端子10は、コンデンサＣ20とインダクタンスＬ
10との直列回路を介してデュアルゲートFET 11の第１ゲ
ート端子Ｇ 1 と接続される。第１ゲート端子Ｇ1 はイン
ダクタンスＬ11とコンデンサＣ21との直列回路を介して
接地される。インダクタンスＬ11とコンデンサＣ11との
接続中間点は、抵抗Ｒ10を介してゲートバイアス電圧端
子ＴGaと接続される。デュアルゲートFET 11の第２ゲー
ト端子Ｇ2 は、コンデンサＣ22を介して接地され、また
ゲートバイアス電圧端子ＴGbと接続される。
【００１８】デュアルゲートFET 11のソースＳは接地さ
れ、ドレインＤにはインダクタンスＬ12を介してドレイ
ンバイアス電圧ＶD が与えられる。デュアルゲート電界
効果トランジスタ（以下デュアルゲートFET という）11
のドレインＤはコンデンサＣ 23を介してシングルゲート
電界効果型トランジスタ（以下シングルゲートFET とい
う）12のゲートＧと接続される。シングルゲートFET 12
のゲートＧは抵抗Ｒ11とコンデンサＣ24との直列回路を
介して接地される。抵抗Ｒ11とコンデンサＣ24との接続
中間点はゲートバイアス電圧端子ＴGcと接続される。シ
ングルゲートFET 12のソースＳは接地され、ドレインＤ
には、インダクタンスＬ13とコンデンサＣ25との並列回
路を介してドレインバイアス電圧ＶD が与えられる。シ
ングルゲートFET 12のドレインＤはコンデンサＣ26を介
してシングルゲートFET 13のゲートＧと接続される。
れ、ドレインＤにはインダクタンスＬ12を介してドレイ
ンバイアス電圧ＶD が与えられる。デュアルゲート電界
効果トランジスタ（以下デュアルゲートFET という）11
のドレインＤはコンデンサＣ 23を介してシングルゲート
電界効果型トランジスタ（以下シングルゲートFET とい
う）12のゲートＧと接続される。シングルゲートFET 12
のゲートＧは抵抗Ｒ11とコンデンサＣ24との直列回路を
介して接地される。抵抗Ｒ11とコンデンサＣ24との接続
中間点はゲートバイアス電圧端子ＴGcと接続される。シ
ングルゲートFET 12のソースＳは接地され、ドレインＤ
には、インダクタンスＬ13とコンデンサＣ25との並列回
路を介してドレインバイアス電圧ＶD が与えられる。シ
ングルゲートFET 12のドレインＤはコンデンサＣ26を介
してシングルゲートFET 13のゲートＧと接続される。
【００１９】シングルゲートFET 13のゲートＧは抵抗Ｒ
12とコンデンサＣ27との直列回路を介して接地される。
抵抗Ｒ12とコンデンサＣ27との接続中間点はゲートバイ
アス電圧端子ＴGdと接続される。シングルゲートFET 13
のソースＳは接地され、ドレインＤにはインダクタンス
Ｌ14とコンデンサＣ28との並列回路を介してドレインバ
イアス電圧ＶD が与えられる。シングルゲートFET 13の
ドレインＤはインダクタンスＬ15とコンデンサＣ29との
直列回路を介して信号出力端子14と接続され、信号出力
端子14には図示しないアンテナ等が接続される。
12とコンデンサＣ27との直列回路を介して接地される。
抵抗Ｒ12とコンデンサＣ27との接続中間点はゲートバイ
アス電圧端子ＴGdと接続される。シングルゲートFET 13
のソースＳは接地され、ドレインＤにはインダクタンス
Ｌ14とコンデンサＣ28との並列回路を介してドレインバ
イアス電圧ＶD が与えられる。シングルゲートFET 13の
ドレインＤはインダクタンスＬ15とコンデンサＣ29との
直列回路を介して信号出力端子14と接続され、信号出力
端子14には図示しないアンテナ等が接続される。
【００２０】インダクタンスＬ15とコンデンサＣ29との
接続中間点は、コンデンサＣ30と、可変容量素子たるバ
ラクタダイオード15との直列回路を介して接地される。
コンデンサＣ30と可変容量素子たるバラクタダイオード
15との接続中間点は、抵抗Ｒ 13を介してゲートバイアス
電圧端子ＴGb，ＴGdと接続される。ゲートバイアス電圧
端子ＴGa，ＴGcには共通のゲートバイアス電圧ＶG1が与
えられ、ゲートバイアス電圧端子ＴGb，ＴGdには共通の
ゲートバイアス電圧ＶG2が与えられる。
接続中間点は、コンデンサＣ30と、可変容量素子たるバ
ラクタダイオード15との直列回路を介して接地される。
コンデンサＣ30と可変容量素子たるバラクタダイオード
15との接続中間点は、抵抗Ｒ 13を介してゲートバイアス
電圧端子ＴGb，ＴGdと接続される。ゲートバイアス電圧
端子ＴGa，ＴGcには共通のゲートバイアス電圧ＶG1が与
えられ、ゲートバイアス電圧端子ＴGb，ＴGdには共通の
ゲートバイアス電圧ＶG2が与えられる。
【００２１】コンデンサＣ20とインダクタンスＬ10とに
より入力整合回路Ｍinが構成される。またインダクタン
スＬ15とコンデンサＣ29とバラクタダイオード15とコン
デンサＣ30とにより出力整合回路Ｍout が構成される。
これらによりPHS 送信用３段MMIC (モノシリックマイク
ロ波集積回路) 電力増幅回路 (周波数＝1.9GHz、ドレイ
ンバイアス電圧ＶD ＝３Ｖ、ゲートバイアス電圧VG1 ＝
−１Ｖ) を構成している。
より入力整合回路Ｍinが構成される。またインダクタン
スＬ15とコンデンサＣ29とバラクタダイオード15とコン
デンサＣ30とにより出力整合回路Ｍout が構成される。
これらによりPHS 送信用３段MMIC (モノシリックマイク
ロ波集積回路) 電力増幅回路 (周波数＝1.9GHz、ドレイ
ンバイアス電圧ＶD ＝３Ｖ、ゲートバイアス電圧VG1 ＝
−１Ｖ) を構成している。
【００２２】また、この電力増幅回路の仕様を以下のよ
うになしている。 出力 100mW 利得 30dB 入, 出力側のリターンロス −８dB以下
うになしている。 出力 100mW 利得 30dB 入, 出力側のリターンロス −８dB以下
【００２３】次にこの電力増幅回路の動作を説明する。
いま、信号入力端子10にデジタル変調波信号DSが入力さ
れると、そのデジタル変調波信号DSは入力整合回路Ｍin
を通ってデュアルゲートFET 11に入力されて増幅され、
増幅されたデジタル変調波信号DSは次段のシングルゲー
トFET 12へ入力されて増幅される。シングルゲートFET
12により増幅されたデジタル変調波信号DSは最終段のシ
ングルゲートFET 13へ入力されて増幅される。シングル
ゲートFET 13により増幅されたデジタル変調波信号DSは
出力整合回路Ｍout を通って信号出力端子14へ出力さ
れ、信号出力端子14に接続された図示しないアンテナか
ら送信される。
いま、信号入力端子10にデジタル変調波信号DSが入力さ
れると、そのデジタル変調波信号DSは入力整合回路Ｍin
を通ってデュアルゲートFET 11に入力されて増幅され、
増幅されたデジタル変調波信号DSは次段のシングルゲー
トFET 12へ入力されて増幅される。シングルゲートFET
12により増幅されたデジタル変調波信号DSは最終段のシ
ングルゲートFET 13へ入力されて増幅される。シングル
ゲートFET 13により増幅されたデジタル変調波信号DSは
出力整合回路Ｍout を通って信号出力端子14へ出力さ
れ、信号出力端子14に接続された図示しないアンテナか
ら送信される。
【００２４】ここで、ゲートバイアス電圧ＶG2を深く
し、例えば−1.5 Ｖにすると、デュアルゲートFET 11及
びシングルゲートFET 13の夫々の消費電流がともに減少
し、デュアルゲートFET の利得が減少し、その出力が低
下する。このときの電力増幅回路は、最大出力のとき20
dBm(100mW)であり、出力を低下させたときは、約７dBm
(５mW) であり、夫々の消費電流は最大出力時に240mA
、出力低下時は120mA となり、半分になる。
し、例えば−1.5 Ｖにすると、デュアルゲートFET 11及
びシングルゲートFET 13の夫々の消費電流がともに減少
し、デュアルゲートFET の利得が減少し、その出力が低
下する。このときの電力増幅回路は、最大出力のとき20
dBm(100mW)であり、出力を低下させたときは、約７dBm
(５mW) であり、夫々の消費電流は最大出力時に240mA
、出力低下時は120mA となり、半分になる。
【００２５】一方、出力整合回路Ｍout にバラクタダイ
オード15を用いているので、ゲートバイアス電圧ＶG2を
変更すると、バラクタダイオード15の容量が変化して、
シングルゲートFET 13から見た負荷インピーダンスが変
化する。なお、出力整合回路Ｍout のインピーダンスを
バラクタダイオード15で制御するようにすると、バラク
タダイオードを同一基板に容易に形成できる。また、デ
ュアルゲートFET 11及びシングルゲートFET 13のゲート
バイアス電圧を共通にしたのでゲート電圧端子ＶG2を共
通にでき、回路の縮小化が図れる。
オード15を用いているので、ゲートバイアス電圧ＶG2を
変更すると、バラクタダイオード15の容量が変化して、
シングルゲートFET 13から見た負荷インピーダンスが変
化する。なお、出力整合回路Ｍout のインピーダンスを
バラクタダイオード15で制御するようにすると、バラク
タダイオードを同一基板に容易に形成できる。また、デ
ュアルゲートFET 11及びシングルゲートFET 13のゲート
バイアス電圧を共通にしたのでゲート電圧端子ＶG2を共
通にでき、回路の縮小化が図れる。
【００２６】図２は最終段のシングルゲートFET 13のド
レイン電流−ドレイン電圧特性曲線に負荷線を記入した
図であり、電力増幅回路の出力を大きくしたときの負荷
線ＬＬ、及び出力を小さくしたときの負荷線ＬＬ0 を夫
々示している。図３は、シングルゲートFET 13の出力側
から信号出力端子14側を見た負荷抵抗ＲL とバラクタダ
イオード15の容量Ｃとの関係を示しており、デジタル変
調波信号の周波数が例えば1.9GHzであって、インダクタ
ンスＬ15が２nH、コンデンサＣ 29が10pF、コンデンサＣ
30が2pF である場合のバラクタダイオード15の容量Ｃと
負荷抵抗ＲL との関係を示している。この図３に見られ
るようにバラクタダイオード15の容量Ｃが小さくなるに
ともなって負荷抵抗ＲL が大きくなる。
レイン電流−ドレイン電圧特性曲線に負荷線を記入した
図であり、電力増幅回路の出力を大きくしたときの負荷
線ＬＬ、及び出力を小さくしたときの負荷線ＬＬ0 を夫
々示している。図３は、シングルゲートFET 13の出力側
から信号出力端子14側を見た負荷抵抗ＲL とバラクタダ
イオード15の容量Ｃとの関係を示しており、デジタル変
調波信号の周波数が例えば1.9GHzであって、インダクタ
ンスＬ15が２nH、コンデンサＣ 29が10pF、コンデンサＣ
30が2pF である場合のバラクタダイオード15の容量Ｃと
負荷抵抗ＲL との関係を示している。この図３に見られ
るようにバラクタダイオード15の容量Ｃが小さくなるに
ともなって負荷抵抗ＲL が大きくなる。
【００２７】そして、シングルゲートFET 13のバイアス
点は電力増幅回路の出力を大きくする場合には、ドレイ
ン電流が大きいバイアス点Ｐに定め、電力増幅回路の出
力を小さくする場合には、ドレイン電流が小さいバイア
ス点Ｐ0 に定まるから、そのバイアス電圧がバラクタダ
イオード15にも与えられ、そのバイアス電圧に応じてバ
ラクタダイオード15の容量Ｃが変化し、バイアス点Ｐの
場合には、負荷抵抗Ｒ L は図３に示すように例えば17.5
Ωとなる。そして、そのときの負荷線は実線で示すＬＬ
となる。また、このときのバラクタダイオード15の容量
Ｃは図３から明らかなように10pFとなる。
点は電力増幅回路の出力を大きくする場合には、ドレイ
ン電流が大きいバイアス点Ｐに定め、電力増幅回路の出
力を小さくする場合には、ドレイン電流が小さいバイア
ス点Ｐ0 に定まるから、そのバイアス電圧がバラクタダ
イオード15にも与えられ、そのバイアス電圧に応じてバ
ラクタダイオード15の容量Ｃが変化し、バイアス点Ｐの
場合には、負荷抵抗Ｒ L は図３に示すように例えば17.5
Ωとなる。そして、そのときの負荷線は実線で示すＬＬ
となる。また、このときのバラクタダイオード15の容量
Ｃは図３から明らかなように10pFとなる。
【００２８】次に電力増幅回路の出力が小さい場合は、
図２に示す如くバイアス点がＰからＰ0 になり、デュア
ルゲートFET の第２ゲートのバイアス電圧（例えば−1.
5 Ｖ）と連動しているためバイアス点Ｐ0 になりバラク
タダイオード15の容量Ｃは２pFに変化し、負荷抵抗ＲL
は22Ωになる。また、そのときの負荷線は破線で示すＬ
Ｌ0 となる。このようにして、バイアス電圧、つまりゲ
ートバイアス電圧ＶG2を変化させることにより、シング
ルゲートFET 13の負荷インピーダンスを常に最適の負荷
抵抗ＲL に保持することができる。そのため、出力が小
さい場合も、それに応じて消費電流を大幅に低減できる
ことになる。したがって、近距離で通信する場合に、電
力増幅回路の出力が小さいときは、電力増幅回路の消費
電力を低減し得て、電池の無用の消耗を防止できる。な
お最終段のシングルゲートFET の出力をアンテナに与え
たが、アンテナに限定されるものではない。
図２に示す如くバイアス点がＰからＰ0 になり、デュア
ルゲートFET の第２ゲートのバイアス電圧（例えば−1.
5 Ｖ）と連動しているためバイアス点Ｐ0 になりバラク
タダイオード15の容量Ｃは２pFに変化し、負荷抵抗ＲL
は22Ωになる。また、そのときの負荷線は破線で示すＬ
Ｌ0 となる。このようにして、バイアス電圧、つまりゲ
ートバイアス電圧ＶG2を変化させることにより、シング
ルゲートFET 13の負荷インピーダンスを常に最適の負荷
抵抗ＲL に保持することができる。そのため、出力が小
さい場合も、それに応じて消費電流を大幅に低減できる
ことになる。したがって、近距離で通信する場合に、電
力増幅回路の出力が小さいときは、電力増幅回路の消費
電力を低減し得て、電池の無用の消耗を防止できる。な
お最終段のシングルゲートFET の出力をアンテナに与え
たが、アンテナに限定されるものではない。
【００２９】本実施例では、PHS 送信用３段増幅の電力
増幅回路を例にして、本発明の有効性を詳述したが、こ
の電力増幅回路は、他の移動体通信システムに用いる電
力増幅回路にも有効である。また携帯用電話機以外で複
数の増幅段数を有する電力増幅器として使用する場合に
も有効である。更に本実施例ではデュアルゲートFET及
びシングルゲートFET を用いて３段増幅するようにした
が、３段増幅に限定されるものではない。
増幅回路を例にして、本発明の有効性を詳述したが、こ
の電力増幅回路は、他の移動体通信システムに用いる電
力増幅回路にも有効である。また携帯用電話機以外で複
数の増幅段数を有する電力増幅器として使用する場合に
も有効である。更に本実施例ではデュアルゲートFET及
びシングルゲートFET を用いて３段増幅するようにした
が、３段増幅に限定されるものではない。
【００３０】なお、デュアルゲートFET は消費電力が大
きいので、上述のようにデュアルゲートFET は１つのみ
使用するのが好ましいが、利得の変化範囲を更に大きく
して使用する場合などには、利得の変化範囲を満足する
ように２つ以上のデュアルゲートFET とそれ以外をシン
グルゲートFET とする構成としてもよい。このようにデ
ュアルゲートFET を複数使用する場合にも、上述のよう
に少なくとも１つのデュアルゲートFET と出力整合回路
を連動するようにすればよい。
きいので、上述のようにデュアルゲートFET は１つのみ
使用するのが好ましいが、利得の変化範囲を更に大きく
して使用する場合などには、利得の変化範囲を満足する
ように２つ以上のデュアルゲートFET とそれ以外をシン
グルゲートFET とする構成としてもよい。このようにデ
ュアルゲートFET を複数使用する場合にも、上述のよう
に少なくとも１つのデュアルゲートFET と出力整合回路
を連動するようにすればよい。
【００３１】また、上述では単一のデュアルゲートFET
の一方のゲート（即ち、利得制御用のゲート）と単一の
シングルゲートFET のゲートに共通のバイアス電圧を与
えるようにしたが、単一のデュアルゲートFET の一方の
ゲートと複数、好ましくは全てのシングルゲートFET の
ゲートに共通のバイアス電圧を与えるようにした方が効
果が大きくなる。なお、複数のデュアルゲートFET を用
いる場合も、少なくとも１つのデュアルゲートFET の一
方のゲートと１つ、好ましくは複数、より好ましくは全
てのシングルゲートFET のゲートに共通のバイアス電圧
を与えるようにすればよい。
の一方のゲート（即ち、利得制御用のゲート）と単一の
シングルゲートFET のゲートに共通のバイアス電圧を与
えるようにしたが、単一のデュアルゲートFET の一方の
ゲートと複数、好ましくは全てのシングルゲートFET の
ゲートに共通のバイアス電圧を与えるようにした方が効
果が大きくなる。なお、複数のデュアルゲートFET を用
いる場合も、少なくとも１つのデュアルゲートFET の一
方のゲートと１つ、好ましくは複数、より好ましくは全
てのシングルゲートFET のゲートに共通のバイアス電圧
を与えるようにすればよい。
【００３２】更に、デュアルゲートFET 及びシングルゲ
ートFET の配列順序はどのようであっても良いが、携帯
用機器に用いる場合、出力が最も大きい最終段にデュア
ルゲートFET を使用すると消費電力が大きくなり好まし
くないので最終段以外に用いるのがよい。
ートFET の配列順序はどのようであっても良いが、携帯
用機器に用いる場合、出力が最も大きい最終段にデュア
ルゲートFET を使用すると消費電力が大きくなり好まし
くないので最終段以外に用いるのがよい。
【００３３】
【発明の効果】以上詳述したように、第１発明の電力増
幅回路は、入力された信号を増幅するデュアルゲートFE
T のゲートバイアス電圧に応じて、増幅した信号が入力
される出力整合回路のインピーダンスが変化するので、
入力のリターンロスを変化させず、効率の低下を抑制し
て、出力の低下に応じて消費電力を抑制できる。また、
斯かる回路では、デュアルゲートFET の他にシングルゲ
ートFET を使用するので、低電圧で高出力動作させるこ
とができる。
幅回路は、入力された信号を増幅するデュアルゲートFE
T のゲートバイアス電圧に応じて、増幅した信号が入力
される出力整合回路のインピーダンスが変化するので、
入力のリターンロスを変化させず、効率の低下を抑制し
て、出力の低下に応じて消費電力を抑制できる。また、
斯かる回路では、デュアルゲートFET の他にシングルゲ
ートFET を使用するので、低電圧で高出力動作させるこ
とができる。
【００３４】第２発明の電力増幅回路は、入力された信
号を増幅するデュアルゲートFET 及びシングルゲートFE
T のゲートバイアス電圧を共通にしたので、ゲートバイ
アス電圧に応じて利得を変化させて、入力のリターンロ
スを変化させずに効率の低下を抑制し、出力の低下に応
じて消費電力を抑制できる。また、ゲートバイアス電圧
を共通にしたことにより、ゲートバイアス電圧端子の数
を少なくでき回路の縮小化が図れる。更に出力整合回路
のインピーダンスを可変容量素子で変化させるので、可
変容量素子を出力整合回路と同一基板に形成できる。更
にまた、斯かる回路ではデュアルゲートFET の他にシン
グルゲートFET を使用するので低電圧で高出力動作させ
ることができる。したがって、このような電力増幅回路
を携帯用電話機に適用した場合には、送信出力を低下さ
せたとき、その送信出力に応じて消費電力を低減させ得
るので、通信距離が短いときは、電池の消耗を少なくで
き、携帯用電話機に搭載した電池の使用時間を長くする
ことができる優れた効果を奏する。
号を増幅するデュアルゲートFET 及びシングルゲートFE
T のゲートバイアス電圧を共通にしたので、ゲートバイ
アス電圧に応じて利得を変化させて、入力のリターンロ
スを変化させずに効率の低下を抑制し、出力の低下に応
じて消費電力を抑制できる。また、ゲートバイアス電圧
を共通にしたことにより、ゲートバイアス電圧端子の数
を少なくでき回路の縮小化が図れる。更に出力整合回路
のインピーダンスを可変容量素子で変化させるので、可
変容量素子を出力整合回路と同一基板に形成できる。更
にまた、斯かる回路ではデュアルゲートFET の他にシン
グルゲートFET を使用するので低電圧で高出力動作させ
ることができる。したがって、このような電力増幅回路
を携帯用電話機に適用した場合には、送信出力を低下さ
せたとき、その送信出力に応じて消費電力を低減させ得
るので、通信距離が短いときは、電池の消耗を少なくで
き、携帯用電話機に搭載した電池の使用時間を長くする
ことができる優れた効果を奏する。
【図１】本発明に係る電力増幅回路の構成を示す回路図
である。
である。
【図２】電界効果型トランジスタのドレイン電圧、ドレ
イン電流特性図である。
イン電流特性図である。
【図３】バラクタダイオードの容量と最終段のFET の負
荷抵抗との関係を示す曲線図である。
荷抵抗との関係を示す曲線図である。
【図４】従来の電力増幅器の構成を示す回路図である。
10 信号入力端子 11 デュアルゲートFET 12,13 電界効果型トランジスタ（FET ） 14 信号出力端子 15 バラクタダイオード (可変容量素子) Ｍin 入力整合回路 Ｍout 出力整合回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平井 利和 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 宇田 尚典 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 原田 八十雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内
Claims (4)
- 【請求項１】 入力された信号を多段増幅して、増幅し
た信号を出力整合回路を通して出力する電力増幅回路に
おいて、入力された信号を増幅するデュアルゲートFET
及びシングルゲートFET を備え、デュアルゲートFET の
ゲート・バイアス電圧に応じて出力整合回路のインピー
ダンスを制御すべく構成してあることを特徴とする電力
増幅回路。 - 【請求項２】 入力された信号を多段増幅して、増幅し
た信号を出力整合回路を通して出力する電力増幅回路に
おいて、入力された信号を増幅するデュアルゲートFET
及びシングルゲートFET を備え、前記デュアルゲートFE
T の一方のゲートと、前記シングルゲートFET のゲート
とに共通のバイアス電圧を与える構成にしてあることを
特徴とする電力増幅回路。 - 【請求項３】 前記デュアルゲートFET のゲートバイア
ス電圧に応じて出力整合回路のインピーダンスを制御す
べく構成してある請求項２記載の電力増幅回路。 - 【請求項４】 前記出力整合回路に、可変容量素子を用
いており、該可変容量素子により出力整合回路のインピ
ーダンスを変更可能に構成してある請求項１，請求項２
又は請求項３のいずれかに記載の電力増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20781794A JPH0878969A (ja) | 1994-08-31 | 1994-08-31 | 電力増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20781794A JPH0878969A (ja) | 1994-08-31 | 1994-08-31 | 電力増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878969A true JPH0878969A (ja) | 1996-03-22 |
Family
ID=16546004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20781794A Pending JPH0878969A (ja) | 1994-08-31 | 1994-08-31 | 電力増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878969A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062418A1 (en) * | 1999-04-13 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Biasing arrangement for field effect transistors |
| JP2019114852A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
| JP2019114841A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
-
1994
- 1994-08-31 JP JP20781794A patent/JPH0878969A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000062418A1 (en) * | 1999-04-13 | 2000-10-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Biasing arrangement for field effect transistors |
| US6377124B1 (en) | 1999-04-13 | 2002-04-23 | Telefonaktiebolaget Lm Ericsson | Biasing arrangement for field effect transistors |
| JP2019114852A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
| JP2019114841A (ja) * | 2017-12-21 | 2019-07-11 | 國家中山科學研究院 | 無線周波数増幅器及び無線周波数増幅器を用いた集積回路 |
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