JPH0877788A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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- JPH0877788A JPH0877788A JP23019194A JP23019194A JPH0877788A JP H0877788 A JPH0877788 A JP H0877788A JP 23019194 A JP23019194 A JP 23019194A JP 23019194 A JP23019194 A JP 23019194A JP H0877788 A JPH0877788 A JP H0877788A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体メモリ装置、特
にプリチャージ時の電力消費の防止に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to prevention of power consumption during precharge.
【０００２】[0002]
【従来の技術】一般に、ＲＯＭ又はＲＡＭなどの半導体
メモリ装置においてはアドレス線とデータ線との交差す
る部分にアドレス線で制御されるＭＯＳＦＥＴを配置す
る構成が採用され、データ線の電圧変化を検出し、その
出力を読み出されたデータとして出力している。2. Description of the Related Art Generally, in a semiconductor memory device such as a ROM or a RAM, a structure in which a MOSFET controlled by an address line is arranged at an intersection of an address line and a data line is adopted to detect a voltage change of the data line. Then, the output is output as the read data.
【０００３】この種の半導体メモリ装置では動作速度が
速いことが要求される。データ線の電圧変化を電源電圧
の幅で変化させると、その充電時間及び放電時間が長く
なる。そのため、例えば図６に示すように構成し、Ｎ型
ＭＯＳＦＥＴ（Ｎ１)とＰ型ＭＯＳＦＥＴ（Ｐ１）で構
成される反転信号生成器１のスレッショルド電圧Ｖth1
とＮ型ＭＯＳＦＥＴ（Ｎ１１）とＰ型ＭＯＳＦＥＴ（Ｐ
６）で構成されるインバータのスレッショルド電圧Ｖth
11との間にＶth1＞Ｖth11の関係を設定し、データ線３
の電圧変化幅をＶth1−Ｖth11と制限し、わずかな電圧
変化を検出してデータを出力しようとしている。A semiconductor memory device of this type is required to have a high operating speed. When the voltage change of the data line is changed by the width of the power supply voltage, the charging time and the discharging time become longer. Therefore, for example, the threshold voltage Vth 1 of the inversion signal generator 1 configured as shown in FIG. 6 and composed of the N-type MOSFET (N1) and the P-type MOSFET (P1).
And N-type MOSFET (N11) and P-type MOSFET (P
Threshold voltage Vth of the inverter composed of 6)
Set the relation of Vth 1> Vth 11 between 11, the data line 3
The voltage variation width limit and Vth 1 -Vth 11, trying to output to detect a small voltage change data.
【０００４】上記半導体メモリ装置では読み出し速度を
速くするためにＶth1−Ｖth11をできるだけ小さくする
必要が有るが、あまり小さくすると、Ｎ型ＭＯＳＦＥＴ
（Ｎ１）及びＮ型ＭＯＳＦＥＴ（Ｎ１１）の製造上のバ
ラツキによって、Ｖth1＞Ｖth11という条件が満足でき
ない場合がある。そのため、特開昭６０-66394号公報に
開示されたセンスアンプにおいては、図７に示すように
メモリセルのデータ線にゲートが接続されたＭＯＳＦＥ
Ｔ（Ｎ１４）と、ＭＯＳＦＥＴ（Ｎ１４）のドレインに
ゲートが接続されデータ線にソースが接続されたＭＯＳ
ＦＥＴ（Ｎ１３）と、ＭＯＳＦＥＴ（Ｎ１４）のドレイ
ンと電源間に不可を介して直列接続されたＭＯＳＦＥＴ
（Ｎ１５）と、ＭＯＳＦＥＴ（Ｎ１５）のドレインにソ
ースが接続されデータ線と電源間に不可を介して接続さ
れたＭＯＳＦＥＴ（Ｎ３）と、ＭＯＳＦＥＴ（Ｎ３）の
ドレインに接続されたインバータ１４を有し、データ線
の電圧変化をほとんど無くし、かつ、スイッチング動作
するのをＭＯＳＦＥＴ（Ｎ３）とインバータ１４にする
ことにより、データ読み出し速度を向上している。[0004] The Vth 1 -Vth 11 only requires there to reduce possible in order to increase the reading speed in the semiconductor memory device, but if too small, N-type MOSFET
The condition of Vth 1 > Vth 11 may not be satisfied due to manufacturing variations of (N1) and N-type MOSFET (N11). Therefore, in the sense amplifier disclosed in Japanese Patent Laid-Open No. 60-66394, as shown in FIG. 7, a MOSFE having a gate connected to a data line of a memory cell is used.
MOS whose gate is connected to the drain of T (N14) and MOSFET (N14) and whose source is connected to the data line
A MOSFET (N13) and a MOSFET (N14) connected in series via a drain and a power source between the power source and the drain.
(N15), a MOSFET (N3) whose source is connected to the drain of the MOSFET (N15), and which is connected between the data line and the power supply through a power line, and an inverter 14 which is connected to the drain of the MOSFET (N3). The data read speed is improved by making almost no voltage change of the data line and performing the switching operation by the MOSFET (N3) and the inverter 14.
【０００５】また、特公平５-39039号公報に開示された
半導体記憶装置では、図８に示すように電源と設置との
間に接続された反転信号生成器１と、電源とデータ線と
の間に接続された充電加速器１１、データ線と接地間に
接続されたセンスアンプを備え、データの読み出し時間
の短縮を図っている。反転信号生成器１はＰ型ＦＥＴ
（Ｐ１）とＮ型ＦＥＴ（Ｎ１）とで構成されて、メモリ
セル（Ｎ６）出力の反転信号を出力する。充電加速器１
１はＰ型ＦＥＴ（Ｐ３）とＮ型ＦＥＴ（Ｎ４）とで構成
されてデータ線３を充電し、センスアンプはセンスアン
プの動作時のみオフとなるＮ型ＦＥＴ（Ｎ１６）を有す
る。上記半導体記憶装置においては反転信号生成器１の
Ｐ型ＦＥＴ（Ｐ１）のゲートを接地レベルにしたので、
Ｐ型ＦＥＴ（Ｐ１）とこれとともに反転信号生成器１を
構成するＮ型ＦＥＴ（Ｎ１）との接点レベルは非選択状
態において常に「Ｈ」と成り、メモリセルの内容が読み
出されるデータ線が速やかに充電され、高速読み出しを
可能としている。Further, in the semiconductor memory device disclosed in Japanese Patent Publication No. 5-39039, the inverted signal generator 1 connected between the power source and the installation, the power source and the data line, as shown in FIG. The charging accelerator 11 connected between them and the sense amplifier connected between the data line and the ground are provided to shorten the data read time. The inverted signal generator 1 is a P-type FET
(P1) and N-type FET (N1), and outputs an inverted signal of the output of the memory cell (N6). Charge accelerator 1
1 includes a P-type FET (P3) and an N-type FET (N4) to charge the data line 3, and the sense amplifier has an N-type FET (N16) that is turned off only when the sense amplifier is operating. In the above semiconductor memory device, since the gate of the P-type FET (P1) of the inverted signal generator 1 is set to the ground level,
The contact level between the P-type FET (P1) and the N-type FET (N1) that constitutes the inverted signal generator 1 together with the P-type FET (P1) is always "H" in the non-selected state, and the data line from which the content of the memory cell is read out quickly. The battery is charged to enable high-speed reading.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記セ
ンスアンプ及び半導体記憶装置においてはプリチャージ
時に反転信号生成器で電力を消費してしまう。However, in the above sense amplifier and semiconductor memory device, the inversion signal generator consumes power during precharge.
【０００７】また、上記半導体記憶装置においては、プ
リチャージ時にデータ線をディスチャージする。そのた
め一旦ディスチャージされたデータ線をチャージアップ
する時間を必要とする。In the above semiconductor memory device, the data line is discharged at the time of precharging. Therefore, it takes time to charge up the data line once discharged.
【０００８】この発明はかかる短所を解消するためにな
されたものであり、動作速度を遅くすることなくプリチ
ャージ時の電力消費を抑止する半導体メモリ装置を得る
ことを目的とする。The present invention has been made to solve the above drawbacks, and an object of the present invention is to obtain a semiconductor memory device which suppresses power consumption during precharging without slowing the operating speed.
【０００９】[0009]
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、反転信号生成器と第２のＰ型ＦＥＴ（Ｐ
２）と第３のＮ型ＦＥＴ（Ｎ３）と抑止スイッチとを有
し、反転信号生成器はメモリセルのデータ線にゲートが
接続された第１のＮ型ＦＥＴ（Ｎ１）と、第１のＮ型Ｆ
ＥＴ（Ｎ１）のドレインと電源の間で第１のＮ型ＦＥＴ
（Ｎ１）と直列に接続され接続されゲートが接地された
第１のＰ型ＦＥＴ（Ｐ１）とから成り、メモリセルから
の出力の反転信号を第１のＮ型ＦＥＴ（Ｎ１）のドレイ
ンから出力し、第２のＰ型ＦＥＴ（Ｐ２）は第３のＮ型
ＦＥＴ（Ｎ３）のドレインと電源との間で第３のＮ型Ｆ
ＥＴ（Ｎ３）と直列に接続され、第３のＮ型ＦＥＴ（Ｎ
３）はゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ
１）のドレインに接続されソースがデータ線に接続さ
れ、データ線に発生するデータをドレインから出力し、
抑止スイッチは反転信号生成器を活性化する信号の信号
線である活性化信号線にゲートが接続された第２のＮ型
ＦＥＴ（Ｎ２）から成り反転信号生成器と接地の間で反
転信号生成器に直列に接続される。A semiconductor memory device according to the present invention includes an inverted signal generator and a second P-type FET (P.
2), a third N-type FET (N3) and an inhibition switch, and the inverted signal generator has a first N-type FET (N1) whose gate is connected to the data line of the memory cell, and a first N-type FET (N1). N type F
First N-type FET between the drain of ET (N1) and the power supply
A first P-type FET (P1) connected in series with (N1) and having its gate grounded, and outputs an inverted signal of the output from the memory cell from the drain of the first N-type FET (N1). However, the second P-type FET (P2) is connected between the drain of the third N-type FET (N3) and the power source, and the third N-type F
ET (N3) is connected in series and a third N-type FET (N
3) is a first N-type FET (N
1) The drain is connected and the source is connected to the data line, and the data generated on the data line is output from the drain,
The inhibition switch is composed of a second N-type FET (N2) whose gate is connected to an activation signal line that is a signal line for activating the inverted signal generator, and generates an inverted signal between the inverted signal generator and ground. Connected in series.
【００１０】さらに、ゲートが反転信号生成器の第１の
Ｎ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデー
タ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４の
Ｎ型ＦＥＴ（Ｎ４）のドレインと電源との間で第４のＮ
型ＦＥＴ（Ｎ４）と直列に接続されゲートに同期クロッ
ク信号をゲートに入力する第３のＰ型ＦＥＴ（Ｐ３）と
から成る充電加速器を有すると良い。Further, a fourth N-type FET (N4) having a gate connected to the drain of the first N-type FET (N1) of the inverted signal generator and a source connected to the data line, and a fourth N-type A fourth N is provided between the drain of the FET (N4) and the power supply.
It is preferable to have a charge accelerator composed of a third FET (N3) connected in series with the third FET (P3) for inputting a synchronous clock signal to the gate.
【００１１】さらに、第３のＮ型ＦＥＴ（Ｎ３）のドレ
インと所定の電位の基準信号線を入力とし、両信号線の
電位差に比例した信号を出力する差動増幅器を有すると
望ましい。Further, it is desirable to have a differential amplifier which receives the drain of the third N-type FET (N3) and a reference signal line of a predetermined potential and outputs a signal proportional to the potential difference between the two signal lines.
【００１２】さらに、ドレイン及びゲートが電源に接続
され、ソースが基準信号線として作動増幅器に接続され
る第５のＮ型ＦＥＴ（Ｎ５）を有すると好ましい。Further, it is preferable to have a fifth N-type FET (N5) whose drain and gate are connected to the power source and whose source is connected to the operational amplifier as a reference signal line.
【００１３】[0013]
【作用】この発明においては、抑止スイッチはゲートが
活性化信号線に接続された第２のＮ型ＦＥＴ（Ｎ２）か
ら成り、反転信号生成器と接地との間に反転信号生成器
と直列に接続され、活性化信号がオフの時に第２のＮ型
ＦＥＴ（Ｎ２）と接地間の電流を抑止し、反転信号生成
器の電力消費を抑止する。In the present invention, the inhibition switch is composed of the second N-type FET (N2) whose gate is connected to the activation signal line, and is connected in series with the inverting signal generator between the inverting signal generator and the ground. When connected and the activation signal is off, it inhibits the current between the second N-type FET (N2) and ground and inhibits the power consumption of the inverted signal generator.
【００１４】さらに、ゲートが反転信号生成器の出力線
に接続されソースがデータ線に接続された第４のＮ型Ｆ
ＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレイン
と電源との間にゲートに同期クロック信号をゲートから
入力する第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速
器を有し、クロックに同期してデータ線を所定の電位ま
で迅速に充電する。Furthermore, a fourth N-type F whose gate is connected to the output line of the inverted signal generator and whose source is connected to the data line.
A charge accelerator including an ET (N4) and a third P-type FET (P3) for inputting a synchronous clock signal to the gate between the drain of the fourth N-type FET (N4) and the power supply. , The data line is quickly charged to a predetermined potential in synchronization with the clock.
【００１５】さらに、第２のＮ型ＦＥＴ（Ｎ２）のドレ
インと所定の電位の基準信号線を入力とする差動増幅器
を有し、少ない電位の変化でも検出する。Further, a differential amplifier having the drain of the second N-type FET (N2) and a reference signal line of a predetermined potential as an input is provided, and even a small change in potential is detected.
【００１６】さらに、第５のＮ型ＦＥＴ（Ｎ５）はドレ
イン及びゲートが電源に接続され、ソースが基準信号線
として作動増幅器に接続され、電源の電位よりＮ型ＦＥ
Ｔのしきい値の分だけ低い基準信号をソースから作動増
幅器に出力する。Further, the fifth N-type FET (N5) has a drain and a gate connected to a power source, a source connected to the operational amplifier as a reference signal line, and an N-type FE from the potential of the power source.
A reference signal lower by the threshold value of T is output from the source to the operational amplifier.
【００１７】[0017]
【実施例】図１はこの発明の一実施例の半導体メモリ装
置構成図である。図に示すように、半導体メモリ装置
は、反転信号生成器１、抑止スイッチ２、Ｎ型ＭＯＳＦ
ＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ（Ｐ２）を有し、デ
ータ線３に発生した信号を検出してＮ型ＭＯＳＦＥＴ
（Ｎ３）のドレインから出力するものである。データ線
３はＮ型ＭＯＳＦＥＴから成る選択スイッチＮ７を介し
て、メモリセルＮ６に接続される。選択スイッチＮ７の
Ｎ型ＭＯＳＦＥＴのベースはメモリセル選択信号線４に
接続される。メモリセルＮ６のＮ型ＭＯＳＦＥＴのベー
スはアドレス線５に接続される。1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention. As shown in the figure, the semiconductor memory device includes an inverted signal generator 1, an inhibition switch 2, and an N-type MOSF.
An N-type MOSFET having an ET (N3) and a P-type MOSFET (P2) and detecting a signal generated on the data line 3
It is output from the drain of (N3). The data line 3 is connected to the memory cell N6 via a selection switch N7 composed of an N-type MOSFET. The base of the N-type MOSFET of the selection switch N7 is connected to the memory cell selection signal line 4. The base of the N-type MOSFET of the memory cell N6 is connected to the address line 5.
【００１８】反転信号生成器１はデータ線３から入力し
た信号の反転信号を生成して出力するものであり、Ｎ型
ＭＯＳＦＥＴ（Ｎ１）とＰ型ＭＯＳＦＥＴ（Ｐ１）から
成る。Ｎ型ＭＯＳＦＥＴ（Ｎ１）はゲートをデータ線３
に接続し、ソースを抑止スイッチ２に接続し、ゲートか
ら入力した信号をドレインから出力する。Ｐ型ＭＯＳＦ
ＥＴ（Ｐ１）はソースをＮ型ＭＯＳＦＥＴ（Ｎ１）のド
レインに接続し、ドレインを電源Ｖddに接続し、ゲート
を接地する。抑止スイッチ２はＮ型ＭＯＳＦＥＴ（Ｎ
２）で構成され、反転信号生成器１の電力消費を抑止す
る。第２のＮ型ＭＯＳＦＥＴ（Ｎ２）はドレインを反転
信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続し、ノ
ードを接地し、ゲートを活性化信号線６に接続し、ゲー
トから入力する活性化信号がオフの時にＮ型ＭＯＳＦＥ
Ｔ（Ｎ１）と接地間の電流を抑止し、メモリセルＮ６が
非選択状態の時に反転信号生成器１の電力消費を抑止す
る。Ｎ型ＭＯＳＦＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ
（Ｐ２）はそれぞれデータ線３に発生した信号を検出す
るものである。Ｎ型ＭＯＳＦＥＴ（Ｎ３）はゲートが反
転信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続さ
れ、ソースがデータ線３に接続され、データ線３に発生
するデータをドレインから出力する。Ｐ型ＭＯＳＦＥＴ
（Ｐ２）はＮ型ＭＯＳＦＥＴ（Ｎ３）及び選択スイッチ
Ｎ７を介してメモリセルＮ６に電流を供給するものであ
り、ソースをＰ型ＭＯＳＦＥＴ（Ｐ３）のドレインに接
続し、ドレインを電源Ｖddに接続し、ゲートを接地す
る。The inverted signal generator 1 generates and outputs an inverted signal of the signal input from the data line 3, and is composed of an N-type MOSFET (N1) and a P-type MOSFET (P1). The N-type MOSFET (N1) has a gate connected to the data line 3
, The source is connected to the inhibition switch 2, and the signal input from the gate is output from the drain. P-type MOSF
The ET (P1) has its source connected to the drain of the N-type MOSFET (N1), its drain connected to the power supply Vdd, and its gate grounded. The inhibition switch 2 is an N-type MOSFET (N
2) and suppresses the power consumption of the inverted signal generator 1. The second N-type MOSFET (N2) has a drain connected to the N-type MOSFET (N1) of the inverting signal generator 1, a node grounded, a gate connected to the activation signal line 6, and an activation input from the gate. N-type MOSFE when the signal is off
The current between T (N1) and ground is suppressed, and the power consumption of the inverted signal generator 1 is suppressed when the memory cell N6 is in the non-selected state. N-type MOSFET (N3) and P-type MOSFET
(P2) is for detecting a signal generated in each data line 3. The N-type MOSFET (N3) has a gate connected to the N-type MOSFET (N1) of the inverted signal generator 1, a source connected to the data line 3, and outputs data generated in the data line 3 from the drain. P-type MOSFET
(P2) supplies a current to the memory cell N6 through the N-type MOSFET (N3) and the selection switch N7. The source is connected to the drain of the P-type MOSFET (P3) and the drain is connected to the power supply Vdd. , Ground the gate.
【００１９】上記構成の半導体メモリ装置において、メ
モリセルＮ６がオンする状態であり、且つ、選択スイッ
チＮ６がオンの状態であるときは、データ線３上の一点
７の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のドレインの
出力点８からの出力電位も低下し、出力点８は「Ｌ」レ
ベルを出力する。In the semiconductor memory device having the above structure, when the memory cell N6 is in the ON state and the selection switch N6 is in the ON state, the potential of the point 7 on the data line 3 is lowered and the MOSFET ( The output potential from the output point 8 of the drain of N3) also drops, and the output point 8 outputs the “L” level.
【００２０】一方、メモリセルＮ６がオフする状態であ
れば、データ線３上の一点７の電位が上昇し、反転信号
生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９
の電位が低下する。ＭＯＳＦＥＴ（Ｎ１）のドレインの
出力点９の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のノー
ドの出力である点７の電位との電位差が小さくなり、出
力点９の電位がしきい値ＶthになるとＭＯＳＦＥＴ（Ｎ
３）はオフになり、ＮＯＳＦＥＴ（Ｎ３）のドレインの
出力点８は電源電位Ｖddまで上昇する。このように、半
導体メモリ装置はメモリセルＮ６がオンの状態であると
きは「Ｌ」レベルの信号を出力点８から出力し、メモリ
セルＮ６がオフの状態の時は「Ｈ」レベルの信号を出力
点８から出力する。On the other hand, when the memory cell N6 is off, the potential of the point 7 on the data line 3 rises, and the output point 9 of the drain of the MOSFET (N1) of the inverted signal generator 1 is increased.
The potential of is decreased. When the potential of the output point 9 of the drain of the MOSFET (N1) decreases, the potential difference from the potential of the point 7 which is the output of the node of the MOSFET (N3) decreases, and when the potential of the output point 9 reaches the threshold value Vth, the MOSFET (N
3) is turned off, and the output point 8 of the drain of the NOSFET (N3) rises to the power supply potential Vdd. As described above, the semiconductor memory device outputs an “L” level signal from the output point 8 when the memory cell N6 is in the ON state, and outputs an “H” level signal when the memory cell N6 is in the OFF state. Output from the output point 8.
【００２１】次ぎに、半導体メモリ装置が非動作時であ
り、且つ、活性化信号がオフであるときは、反転信号生
成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の
電位は電源電位Ｖddまで上昇し、データ線３上の点７の
電位は電源電位ＶddよりＭＯＳＦＥＴ（Ｎ３）のしきい
値Ｖthだけ低い電位、すなわちＶdd−Ｖthになる。デー
タ線３上の点７の電位がＶdd−Ｖthになるので反転信号
生成器１のＭＯＳＦＥＴ（Ｎ１）により、ＭＯＳＦＥＴ
（Ｎ１）のノードが接続される点１０における電位は約
Ｖdd−２Ｖthになる。このとき活性化信号がオフである
ので、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）は反転信
号生成器１のＭＯＳＦＥＴ（Ｎ１）及びＭＯＳＦＥＴ
（Ｐ１）を介して流れる電流を抑止する。また、半導体
メモリ装置はデータ線３をディスチャージしないので、
非動作状態から動作状態に変化した場合の処理速度が速
い。Next, when the semiconductor memory device is not operating and the activation signal is off, the potential of the output point 9 of the drain of the MOSFET (N1) of the inverting signal generator 1 is the power supply potential Vdd. And the potential at the point 7 on the data line 3 becomes lower than the power supply potential Vdd by the threshold value Vth of the MOSFET (N3), that is, Vdd-Vth. Since the potential of the point 7 on the data line 3 becomes Vdd-Vth, the MOSFET (N1) of the inversion signal generator 1
The potential at the point 10 to which the node (N1) is connected is about Vdd-2Vth. At this time, since the activation signal is off, the MOSFET (N2) of the inhibition switch 2 is the MOSFET (N1) and the MOSFET of the inversion signal generator 1.
The current flowing through (P1) is suppressed. Also, since the semiconductor memory device does not discharge the data line 3,
The processing speed is fast when the non-operating state changes to the operating state.
【００２２】次ぎに他の実施例として、図２の構成図に
示すようにクロック同期信号で動作する充電加速器１１
を有する場合について説明する。Next, as another embodiment, as shown in the configuration diagram of FIG. 2, the charging accelerator 11 which operates with a clock synchronization signal.
A case will be described.
【００２３】充電加速器１１はＮ型ＭＯＳＦＥＴ（Ｎ
４）とＰ型ＭＯＳＦＥＴ（Ｐ３）から成り、データ線３
を迅速に充電するものである。ＭＯＳＦＥＴ（Ｎ４）は
ノードをデータ線３に接続し、ゲートをＭＯＳＦＥＴ
（Ｎ１）のドレインに接続する。ＭＯＳＦＥＴ（Ｐ３）
はＭＯＳＦＥＴ（Ｎ４）のドレインと電源Ｖddとの間で
ＭＯＳＦＥＴ（Ｎ４）と直列に接続され、ゲートを同期
クロック信号線１２に接続する。The charge accelerator 11 is an N-type MOSFET (N
4) and P-type MOSFET (P3), and data line 3
Is intended to be charged quickly. The MOSFET (N4) has a node connected to the data line 3 and a gate connected to the MOSFET.
Connect to the drain of (N1). MOSFET (P3)
Is connected in series with the MOSFET (N4) between the drain of the MOSFET (N4) and the power supply Vdd, and the gate is connected to the synchronous clock signal line 12.
【００２４】半導体メモリ装置が非動作状態から動作状
態に変わるとき、すなわち同期クロック信号が「Ｈ」か
ら「Ｌ」になると、ＭＯＳＦＥＴ（Ｐ３）がオン状態に
なる。ここで、半導体メモリの非動作状態において、Ｍ
ＯＳＦＥＴ（Ｎ１）のドレインが接続される点９の電位
は電源電位Ｖddにあり、データ線３上の点７の電位はＶ
dd−Ｖthであるので、ＭＯＳＦＥＴ（Ｐ３）がオン状態
になると、データ線３の電位が上昇を開始する。そのた
め、図３に示すように同期クロック信号が「Ｌ」から
「Ｈ」に切り替わる時点でＭＯＳＦＥＴ（Ｎ３）のドレ
インが接続する点８に波形のノイズが載る場合がある
が、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）をオンにす
ると反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレイ
ンが接続される点９の電位が低下するので、ＭＯＳＦＥ
Ｔ（Ｎ３）はオフ状態になり、ノイズを遮断することが
できる。When the semiconductor memory device changes from the non-operating state to the operating state, that is, when the synchronous clock signal changes from "H" to "L", the MOSFET (P3) is turned on. Here, in the non-operating state of the semiconductor memory, M
The potential of the point 9 to which the drain of the OSFET (N1) is connected is the power supply potential Vdd, and the potential of the point 7 on the data line 3 is V
Since it is dd-Vth, when the MOSFET (P3) is turned on, the potential of the data line 3 starts to rise. Therefore, as shown in FIG. 3, when the synchronous clock signal is switched from “L” to “H”, waveform noise may appear at the point 8 to which the drain of the MOSFET (N3) is connected. When (N2) is turned on, the potential of the point 9 to which the drain of the MOSFET (N1) of the inverted signal generator 1 is connected is lowered, so that the MOSFE
T (N3) is turned off, and noise can be blocked.
【００２５】さらに、図４に示すようにＭＯＳＦＥＴ
（Ｎ３）のドレインと、一定の基準電圧を入力とする差
動増幅器１３を設けても良い。これによりしきい値を自
由に変えることができ、信号の変化をすばやく検出して
出力することができる。Further, as shown in FIG.
You may provide the drain of (N3) and the differential amplifier 13 which inputs a fixed reference voltage. As a result, the threshold value can be freely changed, and a change in the signal can be quickly detected and output.
【００２６】さらに、ＭＯＳＦＥＴ（Ｎ３）のドレイン
からの出力信号は電源電位ＶddからＭＯＳＦＥＴ（Ｎ
３）のしきい値Ｖthを引いた電位の近くで変化するた
め、図５に示すようにドレインとゲートを電源に接続
し、ソースを基準信号線として作動増幅器１３に接続す
るＮ型ＭＯＳＦＥＴ（Ｎ５）を設けても良い。ＭＯＳＦ
ＥＴ（Ｎ５）のソースは常にＶdd−Ｖthの電位を出力す
るので、信号の変化をさらに速く検出し出力することが
できる。Further, the output signal from the drain of the MOSFET (N3) changes from the power supply potential Vdd to the MOSFET (N
Since it changes in the vicinity of the potential obtained by subtracting the threshold value Vth of 3), as shown in FIG. 5, the drain and gate are connected to the power supply and the source is connected to the operational amplifier 13 using the reference signal line as the reference signal line. ) May be provided. MOSF
Since the source of ET (N5) always outputs the potential of Vdd-Vth, it is possible to detect and output the signal change faster.
【００２７】[0027]
【発明の効果】この発明は以上説明したように、抑止ス
イッチは反転信号生成器と接地との間に反転信号生成器
と直列に接続され、活性化信号がオフの時に反転信号生
成器の電力消費を抑止するので、非活性時の余分な電力
の消費を防止できる。As described above, according to the present invention, the inhibition switch is connected in series with the inversion signal generator between the inversion signal generator and the ground, and the power of the inversion signal generator is generated when the activation signal is off. Since the consumption is suppressed, it is possible to prevent the consumption of extra power when it is inactive.
【００２８】また、抑止スイッチが反転信号生成器と接
地との間の電流を制御するので、非活性時にデータ線を
ディスチャージする必要が無く、活性時に切り変わると
きの動作を速くできる。Further, since the inhibition switch controls the current between the inverted signal generator and the ground, it is not necessary to discharge the data line when it is inactive, and the operation when switching is activated can be accelerated.
【００２９】さらに、充電加速器がクロックに同期して
データ線を迅速に充電することができる。Further, the charge accelerator can quickly charge the data line in synchronization with the clock.
【００３０】また、充電加速器がクロックに同期してデ
ータ線を充電する時のノイズを抑止スイッチで遮断でき
るので、安定した信号を出力できる。Further, since noise can be cut off by the charging switch when the charging accelerator charges the data line in synchronization with the clock, a stable signal can be output.
【００３１】さらに、第２のＮ型ＦＥＴのドレインと所
定の電位の基準信号線を入力とする差動増幅器を有する
ので、少ない電位の変化でも検出でき、信号の変化を迅
速に検出して出力することができる。Further, since the differential amplifier having the drain of the second N-type FET and the reference signal line of a predetermined potential as an input is provided, even a small change in potential can be detected, and a change in signal can be detected and output promptly. can do.
【００３２】さらに、電源の電位よりＮ型ＦＥＴのしき
い値の分だけ低い基準信号を作動増幅器に入力するの
で、さらに信号の変化を迅速に検出して出力することが
できる。Further, since the reference signal lower than the potential of the power source by the threshold value of the N-type FET is input to the operational amplifier, it is possible to further rapidly detect and output the signal change.
【図１】この発明の実施例を示す構成図である。FIG. 1 is a configuration diagram showing an embodiment of the present invention.
【図２】充電加速器を有する場合の構成図である。FIG. 2 is a configuration diagram when a charge accelerator is included.
【図３】クロック同期信号で動作する場合の出力の波形
図である。FIG. 3 is a waveform diagram of an output when operating with a clock synchronization signal.
【図４】作動増幅器を有する場合の構成図である。FIG. 4 is a configuration diagram when an operational amplifier is included.
【図５】基準電圧をしきい値分だけ電源電圧より下げる
場合の構成図である。FIG. 5 is a configuration diagram in the case of lowering a reference voltage from a power supply voltage by a threshold value.
【図６】従来の半導体メモリ装置の構成図である。FIG. 6 is a configuration diagram of a conventional semiconductor memory device.
【図７】従来のセンスアンプの構成図である。FIG. 7 is a configuration diagram of a conventional sense amplifier.
【図８】従来の半導体記憶装置の構成図である。FIG. 8 is a configuration diagram of a conventional semiconductor memory device.
１ 反転信号生成器 ２ 抑止スイッチ ３ データ線 ５ アドレス線 ６ 活性化信号線 １１ 充電加速器 １２ クロック信号線 １３ 作動増幅器 Ｎ６ メモリセル Ｎ７ 選択スイッチ 1 Inversion signal generator 2 Suppression switch 3 Data line 5 Address line 6 Activation signal line 11 Charge accelerator 12 Clock signal line 13 Operational amplifier N6 Memory cell N7 Selection switch
Claims (4)
れた第１のＮ型ＦＥＴ（Ｎ１）と、第１のＮ型ＦＥＴ
（Ｎ１）のドレインと電源の間で第１のＮ型ＦＥＴ（Ｎ
１）と直列に接続されゲートが接地された第１のＰ型Ｆ
ＥＴ（Ｐ１）とから成り、メモリセルからの出力の反転
信号を第１のＮ型ＦＥＴ（Ｎ１）のドレインから出力す
る反転信号生成器と、 反転信号生成器を活性化する信号の信号線である活性化
信号線にゲートが接続された第２のＮ型ＦＥＴ（Ｎ２）
から成り反転信号生成器と接地の間で反転信号生成器に
直列に接続された抑止スイッチと、 ゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）の
ドレインに接続されソースがデータ線に接続されデータ
線に発生するデータをドレインから出力する第３のＮ型
ＦＥＴ（Ｎ３）と、第３のＮ型ＦＥＴ（Ｎ３）のドレイ
ンと電源との間で第３のＮ型ＦＥＴ（Ｎ３）と直列に接
続された第２のＰ型ＦＥＴ（Ｐ２）とを有することを特
徴とする半導体メモリ装置。1. A first N-type FET (N1) having a gate connected to a data line of a memory cell, and a first N-type FET.
The first N-type FET (N
1) A first P-type F connected in series with the gate grounded
ET (P1) and an inverted signal generator that outputs an inverted signal of the output from the memory cell from the drain of the first N-type FET (N1), and a signal line for a signal that activates the inverted signal generator. A second N-type FET (N2) whose gate is connected to an activation signal line
And an inhibition switch connected in series with the inverted signal generator between the inverted signal generator and ground, a gate connected to the drain of the first N-type FET (N1) of the inverted signal generator, and a source connected to the data line. Is connected to the third N-type FET (N3) for outputting the data generated on the data line from the drain, and the third N-type FET (N3) is connected between the drain of the third N-type FET (N3) and the power supply. ) And a second P-type FET (P2) connected in series with the semiconductor memory device.
ＥＴ（Ｎ１）のドレインに接続されソースがデータ線に
接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型Ｆ
ＥＴ（Ｎ４）のドレインと電源との間で第４のＮ型ＦＥ
Ｔ（Ｎ４）と直列に接続されゲートに同期クロック信号
をゲートに入力する第３のＰ型ＦＥＴ（Ｐ３）とから成
る充電加速器を有する請求項１記載の半導体メモリ装
置。2. A first N-type F whose gate is an inverted signal generator.
A fourth N-type FET (N4) connected to the drain of ET (N1) and a source connected to the data line, and a fourth N-type F
A fourth N-type FE is provided between the drain of the ET (N4) and the power supply.
2. The semiconductor memory device according to claim 1, further comprising a charge accelerator including a third P-type FET (P3) connected in series with T (N4) and inputting a synchronous clock signal to the gate.
所定の電位の基準信号線を入力とし、両信号線の電位差
に比例した信号を出力する差動増幅器を有する請求項１
記載の半導体メモリ装置。3. A differential amplifier which receives a drain of a third N-type FET (N3) and a reference signal line of a predetermined potential and outputs a signal proportional to a potential difference between the both signal lines.
A semiconductor memory device as described.
ソースが基準信号線として作動増幅器に接続される第５
のＮ型ＦＥＴ（Ｎ５）を有する請求項３記載の半導体メ
モリ装置。4. The drain and gate are connected to a power supply,
Fifth source is connected to the operational amplifier as a reference signal line
4. The semiconductor memory device according to claim 3, comprising the N-type FET (N5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23019194A JP3633653B2 (en) | 1994-09-01 | 1994-09-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23019194A JP3633653B2 (en) | 1994-09-01 | 1994-09-01 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0877788A true JPH0877788A (en) | 1996-03-22 |
| JP3633653B2 JP3633653B2 (en) | 2005-03-30 |
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ID=16904020
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3633653B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012084205A (en) * | 2010-10-13 | 2012-04-26 | Lapis Semiconductor Co Ltd | Semiconductor memory |
| JP2015179557A (en) * | 2015-04-08 | 2015-10-08 | ラピスセミコンダクタ株式会社 | semiconductor device |
-
1994
- 1994-09-01 JP JP23019194A patent/JP3633653B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2015179557A (en) * | 2015-04-08 | 2015-10-08 | ラピスセミコンダクタ株式会社 | semiconductor device |
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|---|---|
| JP3633653B2 (en) | 2005-03-30 |
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