JP3633653B2

JP3633653B2 - Semiconductor memory device

Info

Publication number: JP3633653B2
Application number: JP23019194A
Authority: JP
Inventors: 秀大久保
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1994-09-01
Filing date: 1994-09-01
Publication date: 2005-03-30
Anticipated expiration: 2020-03-30
Also published as: JPH0877788A

Description

【０００１】
【産業上の利用分野】
この発明は半導体メモリ装置、特にプリチャージ時の電力消費の防止に関するものである。
【０００２】
【従来の技術】
一般に、ＲＯＭ又はＲＡＭなどの半導体メモリ装置においてはアドレス線とデータ線との交差する部分にアドレス線で制御されるＭＯＳＦＥＴを配置する構成が採用され、データ線の電圧変化を検出し、その出力を読み出されたデータとして出力している。
【０００３】
この種の半導体メモリ装置では動作速度が速いことが要求される。データ線の電圧変化を電源電圧の幅で変化させると、その充電時間及び放電時間が長くなる。そのため、例えば図６に示すように構成し、Ｎ型ＭＯＳＦＥＴ（Ｎ１）とＰ型ＭＯＳＦＥＴ（Ｐ１）で構成される反転信号生成器１のスレッショルド電圧Ｖｔｈ_１とＮ型ＭＯＳＦＥＴ（Ｎ１１）とＰ型ＭＯＳＦＥＴ（Ｐ６）で構成されるインバータのスレッショルド電圧Ｖｔｈ_１１との間にＶｔｈ_１＞Ｖｔｈ_１１の関係を設定し、データ線３の電圧変化幅をＶｔｈ_１−Ｖｔｈ_１１と制限し、わずかな電圧変化を検出してデータを出力しようとしている。
【０００４】
上記半導体メモリ装置では読み出し速度を速くするためにＶth₁−Ｖth₁₁をできるだけ小さくする必要が有るが、あまり小さくすると、Ｎ型ＭＯＳＦＥＴ（Ｎ１）及びＮ型ＭＯＳＦＥＴ（Ｎ１１）の製造上のバラツキによって、Ｖth₁＞Ｖth₁₁という条件が満足できない場合がある。そのため、特開昭６０−６６３９４号公報に開示されたセンスアンプにおいては、図７に示すようにメモリセルのデータ線にゲートが接続されたＭＯＳＦＥＴ（Ｎ１４）と、ＭＯＳＦＥＴ（Ｎ１４）のドレインにゲートが接続されデータ線にソースが接続されたＭＯＳＦＥＴ（Ｎ１３）と、ＭＯＳＦＥＴ（Ｎ１４）のドレインと電源間に負荷を介して直列接続されたＭＯＳＦＥＴ（Ｎ１５）と、ＭＯＳＦＥＴ（Ｎ１５）のドレインにソースが接続されデータ線と電源間に負荷を介して接続されたＭＯＳＦＥＴ（Ｎ３）と、ＭＯＳＦＥＴ（Ｎ３）のドレインに接続されたインバータ１４を有し、データ線の電圧変化をほとんど無くし、かつ、スイッチング動作するのをＭＯＳＦＥＴ（Ｎ３）とインバータ１４にすることにより、データ読み出し速度を向上している。
【０００５】
また、特公平５−３９０３９号公報に開示された半導体記憶装置では、図８に示すように電源と設置との間に接続された反転信号生成器１と、電源とデータ線との間に接続された充電加速器１１、データ線と接地間に接続されたセンスアンプを備え、データの読み出し時間の短縮を図っている。反転信号生成器１はＰ型ＦＥＴ（Ｐ１）とＮ型ＦＥＴ（Ｎ１）とで構成されて、メモリセル（Ｎ６）出力の反転信号を出力する。充電加速器１１はＰ型ＦＥＴ（Ｐ３）とＮ型ＦＥＴ（Ｎ４）とで構成されてデータ線３を充電し、センスアンプはセンスアンプの動作時のみオフとなるＮ型ＦＥＴ（Ｎ１６）を有する。上記半導体記憶装置においては反転信号生成器１のＰ型ＦＥＴ（Ｐ１）のゲートを接地レベルにしたので、Ｐ型ＦＥＴ（Ｐ１）とこれとともに反転信号生成器１を構成するＮ型ＦＥＴ（Ｎ１）との接点レベルは非選択状態において常に「Ｈ」と成り、メモリセルの内容が読み出されるデータ線が速やかに充電され、高速読み出しを可能としている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記センスアンプ及び半導体記憶装置においてはプリチャージ時に反転信号生成器で電力を消費してしまう。
【０００７】
また、上記半導体記憶装置においては、プリチャージ時にデータ線をディスチャージする。そのため一旦ディスチャージされたデータ線をチャージアップする時間を必要とする。
【０００８】
この発明はかかる短所を解消するためになされたものであり、動作速度を遅くすることなくプリチャージ時の電力消費を抑止する半導体メモリ装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、反転信号生成器と第２のＰ型ＦＥＴ（Ｐ２）と第３のＮ型ＦＥＴ（Ｎ３）と抑止スイッチとを有し、反転信号生成器はメモリセルのデータ線にゲートが接続された第１のＮ型ＦＥＴ（Ｎ１）と、第１のＮ型ＦＥＴ（Ｎ１）のドレインと電源の間で第１のＮ型ＦＥＴ（Ｎ１）と直列に接続され接続されゲートが接地された第１のＰ型ＦＥＴ（Ｐ１）とから成り、メモリセルからの出力の反転信号を第１のＮ型ＦＥＴ（Ｎ１）のドレインから出力し、第２のＰ型ＦＥＴ（Ｐ２）は第３のＮ型ＦＥＴ（Ｎ３）のドレインと電源との間で第３のＮ型ＦＥＴ（Ｎ３）と直列に接続され、第３のＮ型ＦＥＴ（Ｎ３）はゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続され、データ線に発生するデータをドレインから出力し、抑止スイッチは反転信号生成器を活性化する信号の信号線である活性化信号線にゲートが接続された第２のＮ型ＦＥＴ（Ｎ２）から成り反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のソースと接地の間で反転信号生成器に直列に接続される。
【００１０】
さらに、ゲートが反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されソースがデータ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレインと電源との間で第４のＮ型ＦＥＴ（Ｎ４）と直列に接続されゲートに同期クロック信号が入力される第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速器を有し、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。
【００１１】
さらに、第３のＮ型ＦＥＴ（Ｎ３）のドレインと所定の電位の基準信号線を入力とし、両信号線の電位差に比例した信号を出力する差動増幅器を有すると望ましい。
【００１２】
さらに、ドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続される第５のＮ型ＦＥＴ（Ｎ５）を有すると好ましい。
【００１３】
【作用】
この発明においては、抑止スイッチはゲートが活性化信号線に接続された第２のＮ型ＦＥＴ（Ｎ２）から成り、反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に第２のＮ型ＦＥＴ（Ｎ２）と接地間の電流を抑止し、反転信号生成器の電力消費を抑止する。
【００１４】
さらに、ゲートが反転信号生成器の出力線に接続されソースがデータ線に接続された第４のＮ型ＦＥＴ（Ｎ４）と、第４のＮ型ＦＥＴ（Ｎ４）のドレインと電源との間に直列に接続されゲートに同期クロック信号が入力される第３のＰ型ＦＥＴ（Ｐ３）とから成る充電加速器を有し、クロックに同期してデータ線を所定の電位まで迅速に充電する。
さらに、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。これにより、同期クロック信号が切り替わって充電加速器が動作状態になってデータ線を充電する時に、反転信号生成器の第１のＮ型ＦＥＴ（Ｎ１）のドレインの電位を低下させてゲートが第１のＮ型ＦＥＴ（Ｎ１）のドレインに接続されている第３のＮ型ＦＥＴ（Ｎ３）をオフ状態にし、第３のＮ型ＦＥＴ（Ｎ３）のドレインに生じるノイズを遮断する。
【００１５】
さらに、第２のＮ型ＦＥＴ（Ｎ２）のドレインと所定の電位の基準信号線を入力とする差動増幅器を有し、少ない電位の変化でも検出する。
【００１６】
さらに、第５のＮ型ＦＥＴ（Ｎ５）はドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続され、電源の電位よりＮ型ＦＥＴのしきい値の分だけ低い基準信号をソースから差動増幅器に出力する。
【００１７】
【実施例】
図１はこの発明の参考例の半導体メモリ装置構成図である。図に示すように、半導体メモリ装置は、反転信号生成器１、抑止スイッチ２、Ｎ型ＭＯＳＦＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ（Ｐ２）を有し、データ線３に発生した信号を検出してＮ型ＭＯＳＦＥＴ（Ｎ３）のドレインから出力するものである。データ線３はＮ型ＭＯＳＦＥＴから成る選択スイッチＮ７を介して、メモリセルＮ６に接続される。選択スイッチＮ７のＮ型ＭＯＳＦＥＴのベースはメモリセル選択信号線４に接続される。メモリセルＮ６のＮ型ＭＯＳＦＥＴのベースはアドレス線５に接続される。
【００１８】
反転信号生成器１はデータ線３から入力した信号の反転信号を生成して出力するものであり、Ｎ型ＭＯＳＦＥＴ（Ｎ１）とＰ型ＭＯＳＦＥＴ（Ｐ１）から成る。Ｎ型ＭＯＳＦＥＴ（Ｎ１）はゲートをデータ線３に接続し、ソースを抑止スイッチ２に接続し、ゲートから入力した信号をドレインから出力する。Ｐ型ＭＯＳＦＥＴ（Ｐ１）はソースをＮ型ＭＯＳＦＥＴ（Ｎ１）のドレインに接続し、ドレインを電源Ｖｄｄに接続し、ゲートを接地する。抑止スイッチ２はＮ型ＭＯＳＦＥＴ（Ｎ２）で構成され、反転信号生成器１の電力消費を抑止する。第２のＮ型ＭＯＳＦＥＴ（Ｎ２）はドレインを反転信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続し、ノードを接地し、ゲートを活性化信号線６に接続し、ゲートから入力する活性化信号がオフの時にＮ型ＭＯＳＦＥＴ（Ｎ１）と接地間の電流を抑止し、メモリセルＮ６が非選択状態の時に反転信号生成器１の電力消費を抑止する。Ｎ型ＭＯＳＦＥＴ（Ｎ３）及びＰ型ＭＯＳＦＥＴ（Ｐ２）はそれぞれデータ線３に発生した信号を検出するものである。Ｎ型ＭＯＳＦＥＴ（Ｎ３）はゲートが反転信号生成器１のＮ型ＭＯＳＦＥＴ（Ｎ１）に接続され、ソースがデータ線３に接続され、データ線３に発生するデータをドレインから出力する。Ｐ型ＭＯＳＦＥＴ（Ｐ２）はＮ型ＭＯＳＦＥＴ（Ｎ３）及び選択スイッチＮ７を介してメモリセルＮ６に電流を供給するものであり、ソースをＰ型ＭＯＳＦＥＴ（Ｐ３）のドレインに接続し、ドレインを電源Ｖｄｄに接続し、ゲートを接地する。
【００１９】
上記構成の半導体メモリ装置において、メモリセルＮ６がオンする状態であり、且つ、選択スイッチＮ７がオンの状態であるときは、データ線３上の一点７の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のドレインの出力点８からの出力電位も低下し、出力点８は「Ｌ」レベルを出力する。
【００２０】
一方、メモリセルＮ６がオフする状態であれば、データ線３上の一点７の電位が上昇し、反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位が低下する。ＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位が低下し、ＭＯＳＦＥＴ（Ｎ３）のノードの出力である点７の電位との電位差が小さくなり、出力点９の電位がしきい値ＶｔｈになるとＭＯＳＦＥＴ（Ｎ３）はオフになり、ＮＯＳＦＥＴ（Ｎ３）のドレインの出力点８は電源電位Ｖｄｄまで上昇する。このように、半導体メモリ装置はメモリセルＮ６がオンの状態であるときは「Ｌ」レベルの信号を出力点８から出力し、メモリセルＮ６がオフの状態の時は「Ｈ」レベルの信号を出力点８から出力する。
【００２１】
次ぎに、半導体メモリ装置が非動作時であり、且つ、活性化信号がオフであるときは、反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインの出力点９の電位は電源電位Ｖｄｄまで上昇し、データ線３上の点７の電位は電源電位ＶｄｄよりＭＯＳＦＥＴ（Ｎ３）のしきい値Ｖｔｈだけ低い電位、すなわちＶｄｄ−Ｖｔｈになる。データ線３上の点７の電位がＶｄｄ−Ｖｔｈになるので反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）により、ＭＯＳＦＥＴ（Ｎ１）のノードが接続される点１０における電位は約Ｖｄｄ−２Ｖｔｈになる。このとき活性化信号がオフであるので、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）は反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）及びＭＯＳＦＥＴ（Ｐ１）を介して流れる電流を抑止する。また、半導体メモリ装置はデータ線３をディスチャージしないので、非動作状態から動作状態に変化した場合の処理速度が速い。
【００２２】
次に、図２の構成図に示すように、図１に示した半導体メモリ装置の構成にクロック同期信号で動作する充電加速器１１を備えた本発明の一実施例について説明する。
【００２３】
充電加速器１１はＮ型ＭＯＳＦＥＴ（Ｎ４）とＰ型ＭＯＳＦＥＴ（Ｐ３）から成り、データ線３を迅速に充電するものである。ＭＯＳＦＥＴ（Ｎ４）はノードをデータ線３に接続し、ゲートをＭＯＳＦＥＴ（Ｎ１）のドレインに接続する。ＭＯＳＦＥＴ（Ｐ３）はＭＯＳＦＥＴ（Ｎ４）のドレインと電源Ｖｄｄとの間でＭＯＳＦＥＴ（Ｎ４）と直列に接続され、ゲートを同期クロック信号線１２に接続する。
【００２４】
半導体メモリ装置が非動作状態から動作状態に変わるとき、すなわち同期クロック信号が「Ｈ」から「Ｌ」になると、ＭＯＳＦＥＴ（Ｐ３）がオン状態になる。ここで、半導体メモリの非動作状態において、ＭＯＳＦＥＴ（Ｎ１）のドレインが接続される点９の電位は電源電位Ｖddにあり、データ線３上の点７の電位はＶdd−Ｖthであるので、ＭＯＳＦＥＴ（Ｐ３）がオン状態になると、データ線３の電位が上昇を開始する。そのため、図３に示すように同期クロック信号が「Ｈ」から「Ｌ」に切り替わる時点でＭＯＳＦＥＴ（Ｎ３）のドレインが接続する点８に波形のノイズが載る場合があるが、抑止スイッチ２のＭＯＳＦＥＴ（Ｎ２）をオンにすると反転信号生成器１のＭＯＳＦＥＴ（Ｎ１）のドレインが接続される点９の電位が低下するので、ＭＯＳＦＥＴ（Ｎ３）はオフ状態になり、ノイズを遮断することができる。
【００２５】
さらに、図４に示すようにＭＯＳＦＥＴ（Ｎ３）のドレインと、一定の基準電圧を入力とする差動増幅器１３を設けても良い。これによりしきい値を自由に変えることができ、信号の変化をすばやく検出して出力することができる。
【００２６】
さらに、ＭＯＳＦＥＴ（Ｎ３）のドレインからの出力信号は電源電位ＶddからＭＯＳＦＥＴ（Ｎ３）のしきい値Ｖthを引いた電位の近くで変化するため、図５に示すようにドレインとゲートを電源に接続し、ソースを基準信号線として差動増幅器１３に接続するＮ型ＭＯＳＦＥＴ（Ｎ５）を設けても良い。ＭＯＳＦＥＴ（Ｎ５）のソースは常にＶdd−Ｖthの電位を出力するので、信号の変化をさらに速く検出し出力することができる。
【００２７】
【発明の効果】
この発明は以上説明したように、抑止スイッチは反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に反転信号生成器の電力消費を抑止するので、非活性時の余分な電力の消費を防止できる。
【００２８】
また、抑止スイッチが反転信号生成器と接地との間の電流を制御するので、非活性時にデータ線をディスチャージする必要が無く、活性時に切り変わるときの動作を速くできる。
【００２９】
さらに、充電加速器がクロックに同期してデータ線を迅速に充電することができる。
【００３０】
また、充電加速器がクロックに同期してデータ線を充電する時のノイズを抑止スイッチで遮断できるので、安定した信号を出力できる。
【００３１】
さらに、第２のＮ型ＦＥＴのドレインと所定の電位の基準信号線を入力とする差動増幅器を有するので、少ない電位の変化でも検出でき、信号の変化を迅速に検出して出力することができる。
【００３２】
さらに、電源の電位よりＮ型ＦＥＴのしきい値の分だけ低い基準信号を差動増幅器に入力するので、さらに信号の変化を迅速に検出して出力することができる。
【図面の簡単な説明】
【図１】この発明の参考例を示す構成図である。
【図２】図１の参考例に充電加速器を備えた構成をもつ本発明の一実施例の構成図である。
【図３】クロック同期信号で動作する場合の出力の波形図である。
【図４】差動増幅器を有する場合の構成図である。
【図５】基準電圧をしきい値分だけ電源電圧より下げる場合の構成図である。
【図６】従来の半導体メモリ装置の構成図である。
【図７】従来のセンスアンプの構成図である。
【図８】従来の半導体記憶装置の構成図である。[0001]
[Industrial application fields]
The present invention relates to a semiconductor memory device, and more particularly to prevention of power consumption during precharging.
[0002]
[Prior art]
In general, a semiconductor memory device such as a ROM or a RAM employs a configuration in which a MOSFET controlled by an address line is arranged at an intersection of an address line and a data line, detects a voltage change of the data line, and outputs the output. Output as read data.
[0003]
This type of semiconductor memory device is required to have a high operating speed. When the voltage change of the data line is changed by the width of the power supply voltage, the charging time and discharging time become longer. Therefore, for example, as shown in FIG. 6, the threshold voltage Vth ₁ of the inversion signal generator 1 configured by the N-type MOSFET (N1) and the P-type MOSFET (P1), the N-type MOSFET (N11), and the P-type MOSFET A relationship of Vth ₁ > Vth ₁₁ is set with the threshold voltage Vth _{11 of the} inverter constituted by (P6), the voltage change width of the data line 3 is limited to Vth ₁ -Vth _11, and a slight voltage change is I am trying to detect and output data.
[0004]
In the semiconductor memory device, it is necessary to make Vth ₁ -Vth ₁₁ as small as possible in order to increase the reading speed. However, if the Vth ₁ -Vth ₁₁ is made too small, In some cases, the condition of Vth ₁ > Vth ₁₁ cannot be satisfied. Therefore, in the sense amplifier disclosed in Japanese Patent Laid-Open No. 60-66394, as shown in FIG. 7, a MOSFET (N14) whose gate is connected to the data line of the memory cell and a gate connected to the drain of the MOSFET (N14) Is connected and the source is connected to the data line, the MOSFET (N15) connected in series via a load between the drain of the MOSFET (N14) and the power source, and the source is connected to the drain of the MOSFET (N15) It has a MOSFET (N3) connected between a data line and a power supply via a load , and an inverter 14 connected to the drain of the MOSFET (N3), almost eliminates a change in voltage of the data line, and performs a switching operation. Data is read by using MOSFET (N3) and inverter 14 It has improved the degree.
[0005]
Further, in the semiconductor memory device disclosed in Japanese Patent Publication No. 5-39039, as shown in FIG. 8, the inverted signal generator 1 connected between the power source and the installation is connected between the power source and the data line. The charge accelerator 11 and a sense amplifier connected between the data line and the ground are provided to shorten the data read time. The inversion signal generator 1 includes a P-type FET (P1) and an N-type FET (N1), and outputs an inversion signal of the memory cell (N6) output. The charge accelerator 11 includes a P-type FET (P3) and an N-type FET (N4) to charge the data line 3, and the sense amplifier has an N-type FET (N16) that is turned off only when the sense amplifier is operating. In the semiconductor memory device, since the gate of the P-type FET (P1) of the inverted signal generator 1 is set to the ground level, the P-type FET (P1) and the N-type FET (N1) constituting the inverted signal generator 1 together with the P-type FET (P1). The contact level is always “H” in the non-selected state, and the data line from which the contents of the memory cell are read is quickly charged, enabling high-speed reading.
[0006]
[Problems to be solved by the invention]
However, in the sense amplifier and the semiconductor memory device, power is consumed by the inverted signal generator during precharging.
[0007]
In the semiconductor memory device, the data line is discharged during precharging. Therefore, it takes time to charge up the data line once discharged.
[0008]
The present invention has been made to overcome such disadvantages, and an object of the present invention is to obtain a semiconductor memory device that suppresses power consumption during precharging without slowing down the operation speed.
[0009]
[Means for Solving the Problems]
The semiconductor memory device according to the present invention includes an inverted signal generator, a second P-type FET (P2), a third N-type FET (N3), and a suppression switch, and the inverted signal generator is a memory cell data. The first N-type FET (N1) whose gate is connected to the line, and the first N-type FET (N1) connected in series between the drain and the power source of the first N-type FET (N1). The first P-type FET (P1) whose gate is grounded, an inverted signal of the output from the memory cell is output from the drain of the first N-type FET (N1), and the second P-type FET (P2) ) Is connected in series with the third N-type FET (N3) between the drain of the third N-type FET (N3) and the power supply, and the gate of the third N-type FET (N3) is an inverted signal generator. Connected to the drain of the first N-type FET (N1) and the source to the data line The data generated in the data line is output from the drain, and the suppression switch is a second N-type FET (N2) whose gate is connected to the activation signal line which is a signal line for activating the inverted signal generator. And connected in series to the inverted signal generator between the source of the first N-type FET (N1) of the inverted signal generator and ground.
[0010]
Further, a fourth N-type FET (N4) whose gate is connected to the drain of the first N-type FET (N1) of the inverted signal generator and whose source is connected to the data line, and a fourth N-type FET (N4) have a charge accelerator consisting of a fourth N-type FET and (N4) and the third P-type FET of synchronous clock signals to the gate are connected in series is input (P3) between the drain and source of) The depressing switch is turned on when the synchronous clock signal is switched and the charge accelerator enters the operating state .
[0011]
Furthermore, it is desirable to have a differential amplifier that inputs the drain of the third N-type FET (N3) and a reference signal line having a predetermined potential and outputs a signal proportional to the potential difference between the two signal lines.
[0012]
Furthermore, it is preferable to have a fifth N-type FET (N5) whose drain and gate are connected to the power source and whose source is connected to the differential amplifier as a reference signal line.
[0013]
[Action]
In the present invention, the suppression switch is composed of a second N-type FET (N2) whose gate is connected to the activation signal line, and is connected in series with the inverted signal generator between the inverted signal generator and the ground, When the activation signal is off, the current between the second N-type FET (N2) and the ground is suppressed, and the power consumption of the inverted signal generator is suppressed.
[0014]
Furthermore, the fourth N-type FET (N4) whose gate is connected to the output line of the inverted signal generator and the source is connected to the data line, and between the drain of the fourth N-type FET (N4) and the power supply. A charge accelerator including a third P-type FET (P3) connected in series and having a gate to which a synchronous clock signal is input is provided , and the data line is rapidly charged to a predetermined potential in synchronization with the clock.
Furthermore, the suppression switch is turned on when the synchronous clock signal is switched and the charge accelerator is in an operating state. As a result, when the synchronous clock signal is switched and the charge accelerator is in an operating state to charge the data line, the potential of the drain of the first N-type FET (N1) of the inverted signal generator is lowered and the gate becomes the first. The third N-type FET (N3) connected to the drain of the N-type FET (N1) is turned off to block noise generated at the drain of the third N-type FET (N3).
[0015]
Further, it has a differential amplifier that receives the drain of the second N-type FET (N2) and a reference signal line having a predetermined potential, and detects even a small potential change.
[0016]
Further, the fifth N-type FET (N5) has a drain and a gate connected to the power supply, a source connected to the differential amplifier as a reference signal line, and a reference that is lower than the potential of the power supply by the threshold of the N-type FET. The signal is output from the source to the differential amplifier.
[0017]
【Example】
FIG. 1 is a configuration diagram of a semiconductor memory device according to a reference example of the present invention. As shown in the figure, the semiconductor memory device has an inversion signal generator 1, a suppression switch 2, an N-type MOSFET (N3) and a P-type MOSFET (P2), and detects a signal generated on the data line 3 to detect N. It is output from the drain of the type MOSFET (N3). The data line 3 is connected to the memory cell N6 via a selection switch N7 made of an N-type MOSFET. The base of the N-type MOSFET of the selection switch N7 is connected to the memory cell selection signal line 4. The base of the N-type MOSFET of the memory cell N6 is connected to the address line 5.
[0018]
The inversion signal generator 1 generates and outputs an inversion signal of the signal input from the data line 3, and includes an N-type MOSFET (N1) and a P-type MOSFET (P1). The N-type MOSFET (N1) has a gate connected to the data line 3, a source connected to the suppression switch 2, and a signal input from the gate is output from the drain. The P-type MOSFET (P1) has a source connected to the drain of the N-type MOSFET (N1), a drain connected to the power supply Vdd, and a gate grounded. The suppression switch 2 is composed of an N-type MOSFET (N2), and suppresses power consumption of the inverted signal generator 1. The second N-type MOSFET (N2) is activated by connecting the drain to the N-type MOSFET (N1) of the inverted signal generator 1, grounding the node, connecting the gate to the activation signal line 6, and inputting from the gate. The current between the N-type MOSFET (N1) and the ground is suppressed when the signal is off, and the power consumption of the inverted signal generator 1 is suppressed when the memory cell N6 is in the non-selected state. Each of the N-type MOSFET (N3) and the P-type MOSFET (P2) detects a signal generated on the data line 3. The N-type MOSFET (N3) has a gate connected to the N-type MOSFET (N1) of the inverted signal generator 1, a source connected to the data line 3, and outputs data generated on the data line 3 from the drain. The P-type MOSFET (P2) supplies current to the memory cell N6 via the N-type MOSFET (N3) and the selection switch N7, and the source is connected to the drain of the P-type MOSFET (P3) and the drain is the power source Vdd. Connect to and ground the gate.
[0019]
In the semiconductor memory device having the above configuration, a state in which the memory cell N6 is turned on, and, when the selection switch N 7 is ON, the potential of a point 7 on the data line 3 is reduced, MOSFET (N3) The output potential from the drain output point 8 also decreases, and the output point 8 outputs the “L” level.
[0020]
On the other hand, if the memory cell N6 is in an off state, the potential at one point 7 on the data line 3 rises and the potential at the output point 9 of the drain of the MOSFET (N1) of the inverted signal generator 1 falls. When the potential at the output point 9 of the drain of the MOSFET (N1) decreases, the potential difference from the potential at the node 7 which is the output of the node of the MOSFET (N3) decreases, and when the potential at the output point 9 reaches the threshold value Vth, the MOSFET (N3) is turned off, and the output point 8 of the drain of the NOSFET (N3) rises to the power supply potential Vdd. As described above, the semiconductor memory device outputs an “L” level signal from the output point 8 when the memory cell N6 is in an on state, and outputs an “H” level signal when the memory cell N6 is in an off state. Output from output point 8.
[0021]
Next, when the semiconductor memory device is not operating and the activation signal is OFF, the potential at the output point 9 of the drain of the MOSFET (N1) of the inverted signal generator 1 rises to the power supply potential Vdd. The potential at the point 7 on the data line 3 is lower than the power supply potential Vdd by the threshold value Vth of the MOSFET (N3), that is, Vdd−Vth. Since the potential of the point 7 on the data line 3 becomes Vdd−Vth, the potential at the point 10 to which the node of the MOSFET (N1) is connected is about Vdd−2Vth by the MOSFET (N1) of the inverted signal generator 1. At this time, since the activation signal is OFF, the MOSFET (N2) of the suppression switch 2 suppresses the current flowing through the MOSFET (N1) and the MOSFET (P1) of the inverted signal generator 1. Further, since the semiconductor memory device does not discharge the data line 3, the processing speed when the non-operating state is changed to the operating state is high.
[0022]
Next , as shown in the block diagram of FIG. 2, an embodiment of the present invention will be described in which the configuration of the semiconductor memory device shown in FIG .
[0023]
The charge accelerator 11 includes an N-type MOSFET (N4) and a P-type MOSFET (P3), and charges the data line 3 quickly. The MOSFET (N4) has a node connected to the data line 3 and a gate connected to the drain of the MOSFET (N1). The MOSFET (P3) is connected in series with the MOSFET (N4) between the drain of the MOSFET (N4) and the power supply Vdd, and the gate is connected to the synchronous clock signal line 12.
[0024]
When the semiconductor memory device changes from the non-operating state to the operating state, that is, when the synchronous clock signal changes from “H” to “L”, the MOSFET (P3) is turned on. Here, in the non-operating state of the semiconductor memory, the potential at the point 9 to which the drain of the MOSFET (N1) is connected is the power supply potential Vdd, and the potential at the point 7 on the data line 3 is Vdd−Vth. When (P3) is turned on, the potential of the data line 3 starts to rise. Therefore, as shown in FIG. 3, when the synchronous clock signal is switched from “ H ” to “ L ”, waveform noise may appear at the point 8 where the drain of the MOSFET (N3) is connected. When (N2) is turned on, the potential at the point 9 to which the drain of the MOSFET (N1) of the inverted signal generator 1 is connected is lowered, so that the MOSFET (N3) is turned off and noise can be blocked.
[0025]
Furthermore, as shown in FIG. 4, a drain of the MOSFET (N3) and a differential amplifier 13 that receives a constant reference voltage may be provided. As a result, the threshold value can be freely changed, and a change in the signal can be quickly detected and output.
[0026]
Further, since the output signal from the drain of the MOSFET (N3) changes near the potential obtained by subtracting the threshold value Vth of the MOSFET (N3) from the power source potential Vdd, the drain and gate are connected to the power source as shown in FIG. An N-type MOSFET (N5) connected to the differential amplifier 13 using the source as a reference signal line may be provided. Since the source of the MOSFET (N5) always outputs a potential of Vdd-Vth, it is possible to detect and output a signal change even faster.
[0027]
【The invention's effect】
In the present invention, as described above, the suppression switch is connected in series with the inverted signal generator between the inverted signal generator and the ground, and suppresses the power consumption of the inverted signal generator when the activation signal is off. It can prevent the consumption of extra power when inactive.
[0028]
In addition, since the suppression switch controls the current between the inverted signal generator and the ground, it is not necessary to discharge the data line when the switch is inactive, and the operation when switching when activated is fast.
[0029]
Further, the charge accelerator can quickly charge the data line in synchronization with the clock.
[0030]
Further, since the noise when the charge accelerator charges the data line in synchronization with the clock can be cut off by the suppression switch, a stable signal can be output.
[0031]
In addition, since it has a differential amplifier that inputs the drain of the second N-type FET and a reference signal line of a predetermined potential, it can detect even a small potential change, and can quickly detect and output a signal change. it can.
[0032]
Furthermore, since a reference signal that is lower than the potential of the power supply by the threshold value of the N-type FET is input to the differential amplifier, a change in signal can be detected and output more quickly.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a reference example of the present invention.
FIG. 2 is a configuration diagram of an embodiment of the present invention having a configuration including a charge accelerator in the reference example of FIG . 1 ;
FIG. 3 is a waveform diagram of an output when operating with a clock synchronization signal.
FIG. 4 is a configuration diagram in the case of having a differential amplifier.
FIG. 5 is a configuration diagram when a reference voltage is lowered from a power supply voltage by a threshold value;
FIG. 6 is a configuration diagram of a conventional semiconductor memory device.
FIG. 7 is a configuration diagram of a conventional sense amplifier.
FIG. 8 is a configuration diagram of a conventional semiconductor memory device.

Claims

The first N-type FET (N1) whose gate is connected to the data line of the memory cell, and the first N-type FET (N1) in series between the drain of the first N-type FET (N1) and the power supply An inversion signal generator configured to output an inverted signal of the output from the memory cell from the drain of the first N-type FET (N1), the first P-type FET (P1) connected and having a gate grounded;
The first N-type FET (N1) of the inverted signal generator is composed of a second N-type FET (N2) whose gate is connected to an activation signal line that is a signal line for activating the inverted signal generator. A deterrent switch connected in series with the inverted signal generator between the source and ground;
A third N-type FET (N3) whose gate is connected to the drain of the first N-type FET (N1) of the inverted signal generator and whose source is connected to the data line and which generates data generated on the data line from the drain; A second P-type FET (P2) connected in series with the third N-type FET (N3) between the drain of the third N-type FET (N3) and the power supply;
A fourth N-type FET (N4) having a gate connected to the drain of the first N-type FET (N1) of the inverted signal generator and a source connected to the data line; and a fourth N-type FET (N4). A charge accelerator comprising a third P-type FET (P3) connected in series with the fourth N-type FET (N4) between the drain and the power supply and receiving a synchronous clock signal at the gate;
A semiconductor memory device that turns on a suppression switch when a synchronous clock signal is switched and a charge accelerator enters an operating state.

2. The semiconductor memory device according to claim 1, further comprising a differential amplifier that receives the drain of the third N-type FET (N3) and a reference signal line having a predetermined potential and outputs a signal proportional to the potential difference between the two signal lines.

3. The semiconductor memory device according to claim 2, further comprising a fifth N-type FET (N5) having a drain and a gate connected to a power source and a source connected to a differential amplifier as a reference signal line.