JP3633653B2 - Semiconductor memory device - Google Patents
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Description
【0001】
【産業上の利用分野】
この発明は半導体メモリ装置、特にプリチャージ時の電力消費の防止に関するものである。
【0002】
【従来の技術】
一般に、ROM又はRAMなどの半導体メモリ装置においてはアドレス線とデータ線との交差する部分にアドレス線で制御されるMOSFETを配置する構成が採用され、データ線の電圧変化を検出し、その出力を読み出されたデータとして出力している。
【0003】
この種の半導体メモリ装置では動作速度が速いことが要求される。データ線の電圧変化を電源電圧の幅で変化させると、その充電時間及び放電時間が長くなる。そのため、例えば図6に示すように構成し、N型MOSFET(N1)とP型MOSFET(P1)で構成される反転信号生成器1のスレッショルド電圧Vth1とN型MOSFET(N11)とP型MOSFET(P6)で構成されるインバータのスレッショルド電圧Vth11との間にVth1>Vth11の関係を設定し、データ線3の電圧変化幅をVth1−Vth11と制限し、わずかな電圧変化を検出してデータを出力しようとしている。
【0004】
上記半導体メモリ装置では読み出し速度を速くするためにVth1−Vth11をできるだけ小さくする必要が有るが、あまり小さくすると、N型MOSFET(N1)及びN型MOSFET(N11)の製造上のバラツキによって、Vth1>Vth11という条件が満足できない場合がある。そのため、特開昭60−66394号公報に開示されたセンスアンプにおいては、図7に示すようにメモリセルのデータ線にゲートが接続されたMOSFET(N14)と、MOSFET(N14)のドレインにゲートが接続されデータ線にソースが接続されたMOSFET(N13)と、MOSFET(N14)のドレインと電源間に負荷を介して直列接続されたMOSFET(N15)と、MOSFET(N15)のドレインにソースが接続されデータ線と電源間に負荷を介して接続されたMOSFET(N3)と、MOSFET(N3)のドレインに接続されたインバータ14を有し、データ線の電圧変化をほとんど無くし、かつ、スイッチング動作するのをMOSFET(N3)とインバータ14にすることにより、データ読み出し速度を向上している。
【0005】
また、特公平5−39039号公報に開示された半導体記憶装置では、図8に示すように電源と設置との間に接続された反転信号生成器1と、電源とデータ線との間に接続された充電加速器11、データ線と接地間に接続されたセンスアンプを備え、データの読み出し時間の短縮を図っている。反転信号生成器1はP型FET(P1)とN型FET(N1)とで構成されて、メモリセル(N6)出力の反転信号を出力する。充電加速器11はP型FET(P3)とN型FET(N4)とで構成されてデータ線3を充電し、センスアンプはセンスアンプの動作時のみオフとなるN型FET(N16)を有する。上記半導体記憶装置においては反転信号生成器1のP型FET(P1)のゲートを接地レベルにしたので、P型FET(P1)とこれとともに反転信号生成器1を構成するN型FET(N1)との接点レベルは非選択状態において常に「H」と成り、メモリセルの内容が読み出されるデータ線が速やかに充電され、高速読み出しを可能としている。
【0006】
【発明が解決しようとする課題】
しかしながら、上記センスアンプ及び半導体記憶装置においてはプリチャージ時に反転信号生成器で電力を消費してしまう。
【0007】
また、上記半導体記憶装置においては、プリチャージ時にデータ線をディスチャージする。そのため一旦ディスチャージされたデータ線をチャージアップする時間を必要とする。
【0008】
この発明はかかる短所を解消するためになされたものであり、動作速度を遅くすることなくプリチャージ時の電力消費を抑止する半導体メモリ装置を得ることを目的とする。
【0009】
【課題を解決するための手段】
この発明に係る半導体メモリ装置は、反転信号生成器と第2のP型FET(P2)と第3のN型FET(N3)と抑止スイッチとを有し、反転信号生成器はメモリセルのデータ線にゲートが接続された第1のN型FET(N1)と、第1のN型FET(N1)のドレインと電源の間で第1のN型FET(N1)と直列に接続され接続されゲートが接地された第1のP型FET(P1)とから成り、メモリセルからの出力の反転信号を第1のN型FET(N1)のドレインから出力し、第2のP型FET(P2)は第3のN型FET(N3)のドレインと電源との間で第3のN型FET(N3)と直列に接続され、第3のN型FET(N3)はゲートが反転信号生成器の第1のN型FET(N1)のドレインに接続されソースがデータ線に接続され、データ線に発生するデータをドレインから出力し、抑止スイッチは反転信号生成器を活性化する信号の信号線である活性化信号線にゲートが接続された第2のN型FET(N2)から成り反転信号生成器の第1のN型FET(N1)のソースと接地の間で反転信号生成器に直列に接続される。
【0010】
さらに、ゲートが反転信号生成器の第1のN型FET(N1)のドレインに接続されソースがデータ線に接続された第4のN型FET(N4)と、第4のN型FET(N4)のドレインと電源との間で第4のN型FET(N4)と直列に接続されゲートに同期クロック信号が入力される第3のP型FET(P3)とから成る充電加速器を有し、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。
【0011】
さらに、第3のN型FET(N3)のドレインと所定の電位の基準信号線を入力とし、両信号線の電位差に比例した信号を出力する差動増幅器を有すると望ましい。
【0012】
さらに、ドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続される第5のN型FET(N5)を有すると好ましい。
【0013】
【作用】
この発明においては、抑止スイッチはゲートが活性化信号線に接続された第2のN型FET(N2)から成り、反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に第2のN型FET(N2)と接地間の電流を抑止し、反転信号生成器の電力消費を抑止する。
【0014】
さらに、ゲートが反転信号生成器の出力線に接続されソースがデータ線に接続された第4のN型FET(N4)と、第4のN型FET(N4)のドレインと電源との間に直列に接続されゲートに同期クロック信号が入力される第3のP型FET(P3)とから成る充電加速器を有し、クロックに同期してデータ線を所定の電位まで迅速に充電する。
さらに、同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる。これにより、同期クロック信号が切り替わって充電加速器が動作状態になってデータ線を充電する時に、反転信号生成器の第1のN型FET(N1)のドレインの電位を低下させてゲートが第1のN型FET(N1)のドレインに接続されている第3のN型FET(N3)をオフ状態にし、第3のN型FET(N3)のドレインに生じるノイズを遮断する。
【0015】
さらに、第2のN型FET(N2)のドレインと所定の電位の基準信号線を入力とする差動増幅器を有し、少ない電位の変化でも検出する。
【0016】
さらに、第5のN型FET(N5)はドレイン及びゲートが電源に接続され、ソースが基準信号線として差動増幅器に接続され、電源の電位よりN型FETのしきい値の分だけ低い基準信号をソースから差動増幅器に出力する。
【0017】
【実施例】
図1はこの発明の参考例の半導体メモリ装置構成図である。図に示すように、半導体メモリ装置は、反転信号生成器1、抑止スイッチ2、N型MOSFET(N3)及びP型MOSFET(P2)を有し、データ線3に発生した信号を検出してN型MOSFET(N3)のドレインから出力するものである。データ線3はN型MOSFETから成る選択スイッチN7を介して、メモリセルN6に接続される。選択スイッチN7のN型MOSFETのベースはメモリセル選択信号線4に接続される。メモリセルN6のN型MOSFETのベースはアドレス線5に接続される。
【0018】
反転信号生成器1はデータ線3から入力した信号の反転信号を生成して出力するものであり、N型MOSFET(N1)とP型MOSFET(P1)から成る。N型MOSFET(N1)はゲートをデータ線3に接続し、ソースを抑止スイッチ2に接続し、ゲートから入力した信号をドレインから出力する。P型MOSFET(P1)はソースをN型MOSFET(N1)のドレインに接続し、ドレインを電源Vddに接続し、ゲートを接地する。抑止スイッチ2はN型MOSFET(N2)で構成され、反転信号生成器1の電力消費を抑止する。第2のN型MOSFET(N2)はドレインを反転信号生成器1のN型MOSFET(N1)に接続し、ノードを接地し、ゲートを活性化信号線6に接続し、ゲートから入力する活性化信号がオフの時にN型MOSFET(N1)と接地間の電流を抑止し、メモリセルN6が非選択状態の時に反転信号生成器1の電力消費を抑止する。N型MOSFET(N3)及びP型MOSFET(P2)はそれぞれデータ線3に発生した信号を検出するものである。N型MOSFET(N3)はゲートが反転信号生成器1のN型MOSFET(N1)に接続され、ソースがデータ線3に接続され、データ線3に発生するデータをドレインから出力する。P型MOSFET(P2)はN型MOSFET(N3)及び選択スイッチN7を介してメモリセルN6に電流を供給するものであり、ソースをP型MOSFET(P3)のドレインに接続し、ドレインを電源Vddに接続し、ゲートを接地する。
【0019】
上記構成の半導体メモリ装置において、メモリセルN6がオンする状態であり、且つ、選択スイッチN7がオンの状態であるときは、データ線3上の一点7の電位が低下し、MOSFET(N3)のドレインの出力点8からの出力電位も低下し、出力点8は「L」レベルを出力する。
【0020】
一方、メモリセルN6がオフする状態であれば、データ線3上の一点7の電位が上昇し、反転信号生成器1のMOSFET(N1)のドレインの出力点9の電位が低下する。MOSFET(N1)のドレインの出力点9の電位が低下し、MOSFET(N3)のノードの出力である点7の電位との電位差が小さくなり、出力点9の電位がしきい値VthになるとMOSFET(N3)はオフになり、NOSFET(N3)のドレインの出力点8は電源電位Vddまで上昇する。このように、半導体メモリ装置はメモリセルN6がオンの状態であるときは「L」レベルの信号を出力点8から出力し、メモリセルN6がオフの状態の時は「H」レベルの信号を出力点8から出力する。
【0021】
次ぎに、半導体メモリ装置が非動作時であり、且つ、活性化信号がオフであるときは、反転信号生成器1のMOSFET(N1)のドレインの出力点9の電位は電源電位Vddまで上昇し、データ線3上の点7の電位は電源電位VddよりMOSFET(N3)のしきい値Vthだけ低い電位、すなわちVdd−Vthになる。データ線3上の点7の電位がVdd−Vthになるので反転信号生成器1のMOSFET(N1)により、MOSFET(N1)のノードが接続される点10における電位は約Vdd−2Vthになる。このとき活性化信号がオフであるので、抑止スイッチ2のMOSFET(N2)は反転信号生成器1のMOSFET(N1)及びMOSFET(P1)を介して流れる電流を抑止する。また、半導体メモリ装置はデータ線3をディスチャージしないので、非動作状態から動作状態に変化した場合の処理速度が速い。
【0022】
次に、図2の構成図に示すように、図1に示した半導体メモリ装置の構成にクロック同期信号で動作する充電加速器11を備えた本発明の一実施例について説明する。
【0023】
充電加速器11はN型MOSFET(N4)とP型MOSFET(P3)から成り、データ線3を迅速に充電するものである。MOSFET(N4)はノードをデータ線3に接続し、ゲートをMOSFET(N1)のドレインに接続する。MOSFET(P3)はMOSFET(N4)のドレインと電源Vddとの間でMOSFET(N4)と直列に接続され、ゲートを同期クロック信号線12に接続する。
【0024】
半導体メモリ装置が非動作状態から動作状態に変わるとき、すなわち同期クロック信号が「H」から「L」になると、MOSFET(P3)がオン状態になる。ここで、半導体メモリの非動作状態において、MOSFET(N1)のドレインが接続される点9の電位は電源電位Vddにあり、データ線3上の点7の電位はVdd−Vthであるので、MOSFET(P3)がオン状態になると、データ線3の電位が上昇を開始する。そのため、図3に示すように同期クロック信号が「H」から「L」に切り替わる時点でMOSFET(N3)のドレインが接続する点8に波形のノイズが載る場合があるが、抑止スイッチ2のMOSFET(N2)をオンにすると反転信号生成器1のMOSFET(N1)のドレインが接続される点9の電位が低下するので、MOSFET(N3)はオフ状態になり、ノイズを遮断することができる。
【0025】
さらに、図4に示すようにMOSFET(N3)のドレインと、一定の基準電圧を入力とする差動増幅器13を設けても良い。これによりしきい値を自由に変えることができ、信号の変化をすばやく検出して出力することができる。
【0026】
さらに、MOSFET(N3)のドレインからの出力信号は電源電位VddからMOSFET(N3)のしきい値Vthを引いた電位の近くで変化するため、図5に示すようにドレインとゲートを電源に接続し、ソースを基準信号線として差動増幅器13に接続するN型MOSFET(N5)を設けても良い。MOSFET(N5)のソースは常にVdd−Vthの電位を出力するので、信号の変化をさらに速く検出し出力することができる。
【0027】
【発明の効果】
この発明は以上説明したように、抑止スイッチは反転信号生成器と接地との間に反転信号生成器と直列に接続され、活性化信号がオフの時に反転信号生成器の電力消費を抑止するので、非活性時の余分な電力の消費を防止できる。
【0028】
また、抑止スイッチが反転信号生成器と接地との間の電流を制御するので、非活性時にデータ線をディスチャージする必要が無く、活性時に切り変わるときの動作を速くできる。
【0029】
さらに、充電加速器がクロックに同期してデータ線を迅速に充電することができる。
【0030】
また、充電加速器がクロックに同期してデータ線を充電する時のノイズを抑止スイッチで遮断できるので、安定した信号を出力できる。
【0031】
さらに、第2のN型FETのドレインと所定の電位の基準信号線を入力とする差動増幅器を有するので、少ない電位の変化でも検出でき、信号の変化を迅速に検出して出力することができる。
【0032】
さらに、電源の電位よりN型FETのしきい値の分だけ低い基準信号を差動増幅器に入力するので、さらに信号の変化を迅速に検出して出力することができる。
【図面の簡単な説明】
【図1】この発明の参考例を示す構成図である。
【図2】図1の参考例に充電加速器を備えた構成をもつ本発明の一実施例の構成図である。
【図3】クロック同期信号で動作する場合の出力の波形図である。
【図4】差動増幅器を有する場合の構成図である。
【図5】基準電圧をしきい値分だけ電源電圧より下げる場合の構成図である。
【図6】従来の半導体メモリ装置の構成図である。
【図7】従来のセンスアンプの構成図である。
【図8】従来の半導体記憶装置の構成図である。[0001]
[Industrial application fields]
The present invention relates to a semiconductor memory device, and more particularly to prevention of power consumption during precharging.
[0002]
[Prior art]
In general, a semiconductor memory device such as a ROM or a RAM employs a configuration in which a MOSFET controlled by an address line is arranged at an intersection of an address line and a data line, detects a voltage change of the data line, and outputs the output. Output as read data.
[0003]
This type of semiconductor memory device is required to have a high operating speed. When the voltage change of the data line is changed by the width of the power supply voltage, the charging time and discharging time become longer. Therefore, for example, as shown in FIG. 6, the threshold voltage Vth 1 of the
[0004]
In the semiconductor memory device, it is necessary to make Vth 1 -Vth 11 as small as possible in order to increase the reading speed. However, if the Vth 1 -Vth 11 is made too small, In some cases, the condition of Vth 1 > Vth 11 cannot be satisfied. Therefore, in the sense amplifier disclosed in Japanese Patent Laid-Open No. 60-66394, as shown in FIG. 7, a MOSFET (N14) whose gate is connected to the data line of the memory cell and a gate connected to the drain of the MOSFET (N14) Is connected and the source is connected to the data line, the MOSFET (N15) connected in series via a load between the drain of the MOSFET (N14) and the power source, and the source is connected to the drain of the MOSFET (N15) It has a MOSFET (N3) connected between a data line and a power supply via a load , and an
[0005]
Further, in the semiconductor memory device disclosed in Japanese Patent Publication No. 5-39039, as shown in FIG. 8, the inverted
[0006]
[Problems to be solved by the invention]
However, in the sense amplifier and the semiconductor memory device, power is consumed by the inverted signal generator during precharging.
[0007]
In the semiconductor memory device, the data line is discharged during precharging. Therefore, it takes time to charge up the data line once discharged.
[0008]
The present invention has been made to overcome such disadvantages, and an object of the present invention is to obtain a semiconductor memory device that suppresses power consumption during precharging without slowing down the operation speed.
[0009]
[Means for Solving the Problems]
The semiconductor memory device according to the present invention includes an inverted signal generator, a second P-type FET (P2), a third N-type FET (N3), and a suppression switch, and the inverted signal generator is a memory cell data. The first N-type FET (N1) whose gate is connected to the line, and the first N-type FET (N1) connected in series between the drain and the power source of the first N-type FET (N1). The first P-type FET (P1) whose gate is grounded, an inverted signal of the output from the memory cell is output from the drain of the first N-type FET (N1), and the second P-type FET (P2) ) Is connected in series with the third N-type FET (N3) between the drain of the third N-type FET (N3) and the power supply, and the gate of the third N-type FET (N3) is an inverted signal generator. Connected to the drain of the first N-type FET (N1) and the source to the data line The data generated in the data line is output from the drain, and the suppression switch is a second N-type FET (N2) whose gate is connected to the activation signal line which is a signal line for activating the inverted signal generator. And connected in series to the inverted signal generator between the source of the first N-type FET (N1) of the inverted signal generator and ground.
[0010]
Further, a fourth N-type FET (N4) whose gate is connected to the drain of the first N-type FET (N1) of the inverted signal generator and whose source is connected to the data line, and a fourth N-type FET (N4) have a charge accelerator consisting of a fourth N-type FET and (N4) and the third P-type FET of synchronous clock signals to the gate are connected in series is input (P3) between the drain and source of) The depressing switch is turned on when the synchronous clock signal is switched and the charge accelerator enters the operating state .
[0011]
Furthermore, it is desirable to have a differential amplifier that inputs the drain of the third N-type FET (N3) and a reference signal line having a predetermined potential and outputs a signal proportional to the potential difference between the two signal lines.
[0012]
Furthermore, it is preferable to have a fifth N-type FET (N5) whose drain and gate are connected to the power source and whose source is connected to the differential amplifier as a reference signal line.
[0013]
[Action]
In the present invention, the suppression switch is composed of a second N-type FET (N2) whose gate is connected to the activation signal line, and is connected in series with the inverted signal generator between the inverted signal generator and the ground, When the activation signal is off, the current between the second N-type FET (N2) and the ground is suppressed, and the power consumption of the inverted signal generator is suppressed.
[0014]
Furthermore, the fourth N-type FET (N4) whose gate is connected to the output line of the inverted signal generator and the source is connected to the data line, and between the drain of the fourth N-type FET (N4) and the power supply. A charge accelerator including a third P-type FET (P3) connected in series and having a gate to which a synchronous clock signal is input is provided , and the data line is rapidly charged to a predetermined potential in synchronization with the clock.
Furthermore, the suppression switch is turned on when the synchronous clock signal is switched and the charge accelerator is in an operating state. As a result, when the synchronous clock signal is switched and the charge accelerator is in an operating state to charge the data line, the potential of the drain of the first N-type FET (N1) of the inverted signal generator is lowered and the gate becomes the first. The third N-type FET (N3) connected to the drain of the N-type FET (N1) is turned off to block noise generated at the drain of the third N-type FET (N3).
[0015]
Further, it has a differential amplifier that receives the drain of the second N-type FET (N2) and a reference signal line having a predetermined potential, and detects even a small potential change.
[0016]
Further, the fifth N-type FET (N5) has a drain and a gate connected to the power supply, a source connected to the differential amplifier as a reference signal line, and a reference that is lower than the potential of the power supply by the threshold of the N-type FET. The signal is output from the source to the differential amplifier.
[0017]
【Example】
FIG. 1 is a configuration diagram of a semiconductor memory device according to a reference example of the present invention. As shown in the figure, the semiconductor memory device has an
[0018]
The
[0019]
In the semiconductor memory device having the above configuration, a state in which the memory cell N6 is turned on, and, when the
[0020]
On the other hand, if the memory cell N6 is in an off state, the potential at one
[0021]
Next, when the semiconductor memory device is not operating and the activation signal is OFF, the potential at the
[0022]
Next , as shown in the block diagram of FIG. 2, an embodiment of the present invention will be described in which the configuration of the semiconductor memory device shown in FIG .
[0023]
The
[0024]
When the semiconductor memory device changes from the non-operating state to the operating state, that is, when the synchronous clock signal changes from “H” to “L”, the MOSFET (P3) is turned on. Here, in the non-operating state of the semiconductor memory, the potential at the
[0025]
Furthermore, as shown in FIG. 4, a drain of the MOSFET (N3) and a
[0026]
Further, since the output signal from the drain of the MOSFET (N3) changes near the potential obtained by subtracting the threshold value Vth of the MOSFET (N3) from the power source potential Vdd, the drain and gate are connected to the power source as shown in FIG. An N-type MOSFET (N5) connected to the
[0027]
【The invention's effect】
In the present invention, as described above, the suppression switch is connected in series with the inverted signal generator between the inverted signal generator and the ground, and suppresses the power consumption of the inverted signal generator when the activation signal is off. It can prevent the consumption of extra power when inactive.
[0028]
In addition, since the suppression switch controls the current between the inverted signal generator and the ground, it is not necessary to discharge the data line when the switch is inactive, and the operation when switching when activated is fast.
[0029]
Further, the charge accelerator can quickly charge the data line in synchronization with the clock.
[0030]
Further, since the noise when the charge accelerator charges the data line in synchronization with the clock can be cut off by the suppression switch, a stable signal can be output.
[0031]
In addition, since it has a differential amplifier that inputs the drain of the second N-type FET and a reference signal line of a predetermined potential, it can detect even a small potential change, and can quickly detect and output a signal change. it can.
[0032]
Furthermore, since a reference signal that is lower than the potential of the power supply by the threshold value of the N-type FET is input to the differential amplifier, a change in signal can be detected and output more quickly.
[Brief description of the drawings]
FIG. 1 is a configuration diagram showing a reference example of the present invention.
FIG. 2 is a configuration diagram of an embodiment of the present invention having a configuration including a charge accelerator in the reference example of FIG . 1 ;
FIG. 3 is a waveform diagram of an output when operating with a clock synchronization signal.
FIG. 4 is a configuration diagram in the case of having a differential amplifier.
FIG. 5 is a configuration diagram when a reference voltage is lowered from a power supply voltage by a threshold value;
FIG. 6 is a configuration diagram of a conventional semiconductor memory device.
FIG. 7 is a configuration diagram of a conventional sense amplifier.
FIG. 8 is a configuration diagram of a conventional semiconductor memory device.
Claims (3)
反転信号生成器を活性化する信号の信号線である活性化信号線にゲートが接続された第2のN型FET(N2)から成り反転信号生成器の第1のN型FET(N1)のソースと接地の間で反転信号生成器に直列に接続された抑止スイッチと、
ゲートが反転信号生成器の第1のN型FET(N1)のドレインに接続されソースがデータ線に接続されデータ線に発生するデータをドレインから出力する第3のN型FET(N3)と、第3のN型FET(N3)のドレインと電源との間で第3のN型FET(N3)と直列に接続された第2のP型FET(P2)と、
ゲートが反転信号生成器の第1のN型FET(N1)のドレインに接続されソースがデータ線に接続された第4のN型FET(N4)と、第4のN型FET(N4)のドレインと電源との間で第4のN型FET(N4)と直列に接続されゲートに同期クロック信号が入力される第3のP型FET(P3)とから成る充電加速器を有し、
同期クロック信号が切り替わって充電加速器が動作状態になる時に抑止スイッチをオンさせる半導体メモリ装置。The first N-type FET (N1) whose gate is connected to the data line of the memory cell, and the first N-type FET (N1) in series between the drain of the first N-type FET (N1) and the power supply An inversion signal generator configured to output an inverted signal of the output from the memory cell from the drain of the first N-type FET (N1), the first P-type FET (P1) connected and having a gate grounded;
The first N-type FET (N1) of the inverted signal generator is composed of a second N-type FET (N2) whose gate is connected to an activation signal line that is a signal line for activating the inverted signal generator. A deterrent switch connected in series with the inverted signal generator between the source and ground;
A third N-type FET (N3) whose gate is connected to the drain of the first N-type FET (N1) of the inverted signal generator and whose source is connected to the data line and which generates data generated on the data line from the drain; A second P-type FET (P2) connected in series with the third N-type FET (N3) between the drain of the third N-type FET (N3) and the power supply;
A fourth N-type FET (N4) having a gate connected to the drain of the first N-type FET (N1) of the inverted signal generator and a source connected to the data line; and a fourth N-type FET (N4). A charge accelerator comprising a third P-type FET (P3) connected in series with the fourth N-type FET (N4) between the drain and the power supply and receiving a synchronous clock signal at the gate;
A semiconductor memory device that turns on a suppression switch when a synchronous clock signal is switched and a charge accelerator enters an operating state.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23019194A JP3633653B2 (en) | 1994-09-01 | 1994-09-01 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23019194A JP3633653B2 (en) | 1994-09-01 | 1994-09-01 | Semiconductor memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0877788A JPH0877788A (en) | 1996-03-22 |
JP3633653B2 true JP3633653B2 (en) | 2005-03-30 |
Family
ID=16904020
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23019194A Expired - Fee Related JP3633653B2 (en) | 1994-09-01 | 1994-09-01 | Semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3633653B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5566252B2 (en) * | 2010-10-13 | 2014-08-06 | ラピスセミコンダクタ株式会社 | Semiconductor memory |
JP6046197B2 (en) * | 2015-04-08 | 2016-12-14 | ラピスセミコンダクタ株式会社 | Semiconductor device |
-
1994
- 1994-09-01 JP JP23019194A patent/JP3633653B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0877788A (en) | 1996-03-22 |
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A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041130 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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