JPH06251588A - Sense amplifier circuit - Google Patents

Sense amplifier circuit

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JPH06251588A
JPH06251588A JP4129493A JP4129493A JPH06251588A JP H06251588 A JPH06251588 A JP H06251588A JP 4129493 A JP4129493 A JP 4129493A JP 4129493 A JP4129493 A JP 4129493A JP H06251588 A JPH06251588 A JP H06251588A
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transistor
read
sense amplifier
amplifier circuit
potential
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JP4129493A
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Inventor
Yoshinori Watanabe
辺 吉 規 渡
Original Assignee
Toshiba Corp
Toshiba Micro Electron Kk
東芝マイクロエレクトロニクス株式会社
株式会社東芝
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Publication date
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Abstract

PURPOSE: To perform a high speed reading and to reduce current consumption by activating a CMOS inverter by a sense amplifier circuit during a read operation mode and de-activating the inverter during modes other than the read operation mode.
CONSTITUTION: When the data of a cell MC are to be read, the potential of a read word line connected to the gate of a transfer gate 9 and a read signal R are put to H and the transfer gate 9 and a transistor N2 of the sense amplifier circuit are turned on. When the data of the cell MC are L, a transistor 7 is turned off, the potential of a read dedicated bit line 12, which is precharged, does not change and becomes VDD-Nth (a threshold voltage of a transistor 10) and the output of the sense amplifier becomes L. On the other hand, when the data of the cell MC become H, the transistor 7 is turned on, the potential of the line 12 is lowered to the potential determined by the on resistance values of the transistors 7, 9 and 10 and the output of the sense amplifier circuit becomes H.
COPYRIGHT: (C)1994,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明はセンスアンプ回路に関するもので、特に読出し専用ビット線を有する半導体記憶装置に用いられるものである。 The present invention relates not relate a sense amplifier circuit, is used for a particular semiconductor memory device having a read-only bit line.

【0002】 [0002]

【従来の技術】読出し専用ビット線を有する半導体記憶装置、例えばSRAMの従来のセンスアンプ回路を図6 BACKGROUND OF THE INVENTION Semiconductor memory device having a read-only bit lines, for example, the conventional sense amplifier circuit of the SRAM 6
に示す。 To show. このセンスアンプ回路はPチャネルMOSトランジスタP1及びNチャネルMOSトランジスタN1からなるCMOSインバータであり、書込み専用ビット線1、複数のメモリセルMC、NチャネルMOSトランジスタ10、及び読出し専用ビット線12を有しているS The sense amplifier circuit is a CMOS inverter comprising a P-channel MOS transistors P1 and N-channel MOS transistor N1, write-only bit line 1, a plurality of memory cells MC, N-channel MOS transistor 10, and a read-only bit line 12 in which S
RAMに用いられる。 Used in the RAM. メモリセルMCはトランスファゲート3、9と、インバータ5a及びクロックドインバータ5bからなるラッチ回路と、NチャネルMOSトランジスタ7とを有している。 The memory cell MC is a transfer gate 3 and 9 has a latch circuit composed of inverters 5a and the clocked inverters 5b, and an N-channel MOS transistor 7. トランスファゲート3は入力端が書込み専用ビット線1に接続され、出力端がラッチ回路の入力端に接続され、ゲートが書込みワード線に接続されている。 The transfer gate 3 is input terminal connected to the write-only bit line 1, the output terminal connected to an input terminal of the latch circuit, and a gate connected to a write word line. ラッチ回路の出力端はトランジスタ7のゲートに接続されている。 The output terminal of the latch circuit is connected to the gate of the transistor 7. トランジスタ7は一端が接地され、他端がトランスファゲート9の入力端に接続されている。 Transistor 7 has one end grounded and the other end connected to an input terminal of the transfer gate 9. トランスファゲート9はゲートが読出しワード線に接続され、出力端が読出し専用ビット線12に接続されている。 The transfer gate 9 has a gate connected to a read word line, an output terminal connected to a read-only bit line 12. なお、トランジスタ7は読出し時にメモリセルMCのデータが破壊されないように設けられている。 Note that the transistor 7 is data of the memory cells MC are provided so as not to be destroyed during read.

【0003】トランジスタ10は読出し専用ビット線1 [0003] The transistor 10 is a read-only bit line 1
2をプリチャージするもので一端が読出し専用ビット線12に接続され、他端とゲートが駆動電源V DDに接続されている。 One end 2 in which the precharge is connected to a read-only bit line 12, the other end and the gate is connected to a driving power source V DD. 又センスアンプ回路の入力端は読出し専用ビット線12に接続され、読出されたセルデータがその出力端から出力される。 The input terminal of the sense amplifier circuit is connected to a read-only bit line 12, read-out cell data is output from the output terminal.

【0004】次に読出し動作について説明する。 [0004] Next, the reading operation will be described. セルM Cell M
Cのデータを読出す場合はまず、トランスファゲート9 First when reading the C data, the transfer gate 9
のゲートに接続されている読出しワード線の電位を“H”にし、トランスファゲート9をONさせる。 To the potential of the read word lines of which is connected to the gate "H", causing ON the transfer gate 9. セルMCのデータが“L”の場合は、トランジスタ7がOF If the data of the cell MC is "L", the transistor 7 OF
Fするためプリチャージされている読出し専用ビット線12の電位は変化せずV DD −V thとなる。 The potential of the read-only bit line 12 is precharged to F becomes V DD -V th unchanged. ここでV thはトランジスタ10のしきい値電圧である。 Here V th is the threshold voltage of the transistor 10. これによりセンスアンプ回路の出力は“L”となる。 The output of this by the sense amplifier circuit becomes "L". 一方、セルMC On the other hand, cell MC
のデータが“H”の場合はトランジスタ7がONするため、読出し専用ビット線12の電位は、トランジスタ7、9、10のオン抵抗値によって決定される電位まで低下し、センスアンプ回路の出力は“H”となる。 For transistor 7 is turned ON when the data is "H", the potential of the read-only bit line 12 is lowered to a potential which is determined by the on-resistance of the transistor 7, 9, 10, the output of the sense amplifier circuit to "H".

【0005】 [0005]

【発明が解決しようとする課題】上述の半導体装置においては、高速読出しを行うためにトランジスタ10によって読出し専用ビット線12をプリチャージし、このビット線12の電位の振幅を抑えている。 In [0007] above semiconductor device precharges the read-only bit line 12 by the transistor 10 to perform high-speed reading, to suppress the amplitude of the potential of the bit line 12. このため、ビット線12の電位の振幅は、この電位を入力信号とするセンス回路のインバータを完全にON、又はOFFさせるに充分なバイアスを有していず、読出し動作時に上記インバータに貫通電流が発生することになる。 Therefore, amplitude of the potential of the bit line 12, ON the inverter of the sense circuit to the input signal of this potential fully, or Izu a sufficient bias to cause turned OFF, a through current to the inverter during the read operation It will occur. 又読出し動作以外でも、ビット線12が常にプリチャージされているため、常にインバータに貫通電流が流れることになる。 Also in other than a read operation, since the bit line 12 is always precharged, always be through the inverter current flows. これを防止するために読出動作時以外では上記プリチャージを行わないようにすることが考えられるがこの場合メモリセルMCのデータを高速に読出す必要上プリチャージ用トランジスタ10をあまり大きなサイズとすることができず、かつビット線12の容量が大きいため、読出し動作時にビット線12の電位レベルを安定させるまでに時間がかかるという問題がある。 Above, but it is considered not to perform the pre-charge and large size in this case the memory cell data reading required on precharging transistor 10 at a high speed of MC much except reading operation in order to prevent this it can not, and the capacity of the bit line 12 is large, the potential level of the bit line 12 has a problem that it takes time to stabilize during the read operation.

【0006】上記貫通電流はマルチポートメモリのように多くの読出しポートを有して場合に特に大きな問題となる。 [0006] The through-current is particularly significant problem if a number of read ports as the multiport memory.

【0007】本発明は上記事情を考慮してなされたものであって、高速な読出しが可能であってかつ消費電流の少ないセンスアンプ回路を提供することを目的とする。 [0007] The present invention was made in view of these circumstances, and an object thereof is to provide a sense amplifier circuit less by and current consumption a possible high-speed reading.

【0008】 [0008]

【課題を解決するための手段】本発明によるセンスアンプ回路は、PチャネルMOSトランジスタ及びNチャネルMOSトランジスタからなり、入力端がプリチャージされた読出し専用ビット線に接続されるCMOSインバータと、読出し動作モード時には前記CMOSインバータを活性化し、読出し動作モード以外のモード時には不活性にする活性化手段と、を備えていることを特徴とする。 Means for Solving the Problems] The sense amplifier circuit according to the invention, a P-channel MOS transistors and N-channel MOS transistor, and a CMOS inverter input terminal connected to the read-only bit lines precharged, the read operation the mode said CMOS inverter activated, the mode other than the read operation mode, characterized in that it comprises a, activation means for inactive.

【0009】 [0009]

【作用】このように構成された本発明のセンスアンプ回路によれば、活性化手段によって読出し動作モード時のみCMOSインバータが活性化され、それ以外のモードではCMOSインバータは不活性にされる。 SUMMARY OF According to the sense amplifier circuit of the present invention configured as described above, CMOS inverter only read operation mode by the activation means is activated, CMOS inverter in the other mode is inactive. これにより、読出し動作モード以外のモードではCMOSインバータに貫通電流が流れず、消費電流を可及的に少なくすることができる。 Thus, no through current flows in the CMOS inverter in a mode other than the read operation mode, it is possible to reduce current consumption as much as possible. 又CMOSインバータの入力端がプリチャージされた読出し専用ビット線に接続されているため、高速読出しが可能となる。 Further since the input terminal of the CMOS inverter is connected to a read-only bit lines precharged, thereby enabling high-speed reading.

【0010】 [0010]

【実施例】本発明によるセンスアンプ回路の第1の実施例の構成を図1に示す。 The configuration of a first embodiment of EXAMPLES sense amplifier circuit according to the present invention is shown in FIG. この実施例のセンスアンプ回路はPチャネルMOSトランジスタP1及びNチャネルM The sense amplifier circuit of this embodiment P-channel MOS transistors P1 and N-channel M
OSトランジスタN2と、PチャネルMOSトランジスタP2とを備えており、書込み専用ビット線1、複数のメモリセルMC、NチャネルMOSトランジスタ10、 The OS transistor N2, and a P-channel MOS transistor P2, the write-only bit line 1, a plurality of memory cells MC, N-channel MOS transistor 10,
及び読出し専用ビット線12を有しているSRAMに用いられる。 And used in SRAM having a read-only bit line 12. メモリセルMCはトランスファゲート3、9 The memory cell MC is the transfer gate 3,9
と、インバータ5a及びクロックドインバータ5bからなるラッチ回路と、NチャネルMOSトランジスタ7とを有している。 If has a latch circuit composed of inverters 5a and the clocked inverters 5b, and an N-channel MOS transistor 7. トランスファゲート3は入力端が書込み専用ビット線1に接続され、出力端がラッチ回路の入力端に接続され、ゲートが書込みワード線に接続されている。 The transfer gate 3 is input terminal connected to the write-only bit line 1, the output terminal connected to an input terminal of the latch circuit, and a gate connected to a write word line. ラッチ回路の出力端はトランジスタ7のゲートに接続されている。 The output terminal of the latch circuit is connected to the gate of the transistor 7. トランジスタ7は一端が接地され、他端がトランスファゲート9の入力端に接続されている。 Transistor 7 has one end grounded and the other end connected to an input terminal of the transfer gate 9. トランスファゲート9はゲートが読出しワード線に接続され、出力端が読出し専用ビット線12に接続されている。 The transfer gate 9 has a gate connected to a read word line, an output terminal connected to a read-only bit line 12.

【0011】なお、トランジスタ7は読出し時にメモリセルMCのデータが破壊されないように設けられている。 [0011] Note that the transistor 7 is data of the memory cells MC are provided so as not to be destroyed during read.

【0012】トランジスタ10は読出し専用ビット線1 [0012] The transistor 10 is a read-only bit line 1
2をプリチャージするもので一端が読出し専用ビット線12に接続され、他端とゲートが駆動電源V DDに接続されている。 One end 2 in which the precharge is connected to a read-only bit line 12, the other end and the gate is connected to a driving power source V DD.

【0013】一方、センスアンプ回路のCMOSインバータの入力端はビット線12に接続されている。 Meanwhile, the input terminal of the CMOS inverter sense amplifier circuit is connected to the bit line 12. そしてトランジスタN2は、そのドレインがトランジスタN1 The transistor N2 has its drain transistor N1
のソースに接続され、そのソースが接地されている。 Is connected to the source, the source is grounded.
又、トランジスタP2は、そのソースが電源V DDに接続され、ドレインはCMOSインバータの出力端に接続されている。 Further, transistor P2 has a source connected to the power supply V DD, a drain connected to the output terminal of the CMOS inverter. なお、トランジスタN2およびトランジスタP2のゲートには読出し信号Rが入力される。 Incidentally, the gate of transistor N2 and transistor P2 read signal R is input.

【0014】次に読出し動作について説明する。 [0014] Next, the reading operation will be described. セルM Cell M
Cのデータを読出す場合はまず、トランスファゲート9 First when reading the C data, the transfer gate 9
のゲートに接続されている読出しワード線の電位及び読出し信号Rを“H”にし、トランスファゲート9及びセンスアンプ回路のトランジスタN2をONさせる。 The "H" potential and read signal R of read word lines of which is connected to the gate causes ON transistor N2 of the transfer gate 9 and the sense amplifier circuit. なお、この時トランジスタP2はOFFする。 It should be noted that, this time, the transistor P2 is turned OFF. セルMCのデータが“L”の場合はトランジスタ7がOFFするため、プリチャージされている読出し専用ビット線12の電位は変化せずV DD −V thとなる。 Because when the data of the cell MC is "L" of the transistor 7 is OFF, the potential of the read-only bit lines 12 are precharged becomes V DD -V th unchanged. ここでV thはトランジスタ10のしきい値電圧である。 Here V th is the threshold voltage of the transistor 10. これによりセンスアンプ回路の出力は“L”となる。 The output of this by the sense amplifier circuit becomes "L". 一方、セルMCのデータが“H”の場合はトランジスタ7がONするため、読出し専用ビット線12の電位は、トランジスタ7、9、 Meanwhile, since the transistor 7 is turned ON when the data of the cell MC is "H", the potential of the read-only bit line 12, the transistor 7 and 9,
10のオン抵抗値によって決定される電位まで低下し、 Lowered to a potential which is determined by 10 the on-resistance,
センスアンプ回路の出力は“H”となる。 The output of the sense amplifier circuit becomes "H".

【0015】一方、読出し動作以外の動作では、読出し信号Rが“L”となるため、トランジスタN2はOFF Meanwhile, in the operation other than the read operation, since the read signal R becomes "L", the transistor N2 is OFF
し、センスアンプ回路のCMOSインバータは不活性となり貫通電流は流れない。 And, CMOS inverter sense amplifier circuits through current becomes inactive does not flow. なお、この時、トランジスタP2がONしているため、上記CMOSインバータの出力端の電位はフローティング状態にならず、V DD −V th At this time, since the transistor P2 is turned ON, the potential of the output terminal of the CMOS inverter does not become a floating state, V DD -V th
すなわち“H”となる。 That is, to "H".

【0016】以上述べたように本実施例によれば高速な読出しを可能にするとともに消費電流を可及的に小さくすることができる。 [0016] can be reduced as much as possible current consumption allows for faster reading according to this embodiment as described above.

【0017】又、上記実施例では、読出し動作モード以外のモードではCMOSインバータの出力端の電位をトランジスタP2によってV DD −V thのレベルに固定したが、GND(接地)レベルとなるようにしても良い。 [0017] Further, in the above embodiment, in the modes other than the read operation mode has been fixed to the potential of the output terminal of the CMOS inverter to the level of V DD -V th through transistor P2, as the GND (ground) level it may be.

【0018】なお上記実施例ではSRAMに適用した場合について説明したが、プリチャージされている読出し専用ビット線を有する半導体記憶装置(例えばROM [0018] Note that in the above embodiment has been described as applied to SRAM, a semiconductor memory device having a read-only bit lines are precharged (e.g. ROM
等)であれば適用可能である。 If etc.) is applicable.

【0019】本発明によるセンスアンプ回路の第2の実施例の構成を図2に示す。 [0019] The configuration of a second embodiment of a sense amplifier circuit according to the present invention shown in FIG. この実施例のセンスアンプ回路は、各々が4個の書込みポートおよび6個の読出しポートを有している複数個のメモリセルMCと、プリチャージされる読出し専用ビット線12とを備えているSR The sense amplifier circuit of this embodiment, SR which includes a plurality of memory cells MC, each having four write ports and six read ports and a read-only bit line 12 is precharged
AMに用いられ、このSRAMのビット線12の電位を検出するセンス部100と、活性化手段101とを備えている。 It used AM, a sense unit 100 which detects the potential of the bit line 12 of the SRAM, and a activating means 101. センス部100はPチャネルMOSトランジスタ100aおよびNチャネルMOSトランジスタ100 The sense unit 100 is a P-channel MOS transistor 100a and N-channel MOS transistor 100
bとからなるCMOSインバータと、このCMOSインバータと接地電源との間に設けられるNチャネルMOS A CMOS inverter consisting of b, N-channel MOS provided between the CMOS inverter and the ground power supply
トランジスタ100cとを有している。 And a transistor 100c. 活性化手段10 Activation means 10
1はインバータ101aと、PチャネルMOSトランジスタ101bおよびNチャネルMOSトランジスタ10 1 and inverter 101a, P-channel MOS transistor 101b and N-channel MOS transistor 10
1cからなるトランスファゲートと、NチャネルMOS A transfer gate consisting of 1c, N-channel MOS
トランジスタ101dとを有している。 And a transistor 101d.

【0020】センス部100内のCMOSインバータの入力端は読出し専用ビット線12に接続され、出力端はインバータ110を介して外部に接続される。 The input terminal of the CMOS inverter in the sense unit 100 is connected to a read-only bit line 12, the output terminal is connected to the outside via the inverter 110. 又、CM In addition, CM
OSインバータのPチャネルトランジスタ100aのソースは電源V DDに接続されている。 Source OS inverter P-channel transistor 100a is connected to the power supply V DD.

【0021】一方、活性化手段101内のインバータ1 Meanwhile, the inverter 1 of the activating means 101
01aには読出し信号Rが入力され、このインバータ1 Read signal R is input to the 01a, the inverter 1
01aの出力がPチャネルトランジスタ101bのゲートおよびNチャネルトランジスタ101dのゲートに送出される。 The output of 01a is sent to the gates of the gate and N-channel transistor 101d of P-channel transistor 101b. 又Nチャネルトランジスタ101cのゲートには読出し信号Rが入力される。 Further to the gate of the N-channel transistor 101c read signal R is input.

【0022】又、図2において、符号15は書込み回路であって、ライトイネーブル信号WEが“H”のときに、外部から送られてくるデータを、NANDゲート1 [0022] Further, in FIG. 2, reference numeral 15 denotes a write circuit, when the write enable signal WE is "H", the data sent from the outside, NAND gate 1
5a 1を介して書込み専用ビット線1 1に送出し、外部から送られてくるデータの反転データを、NANDゲート15a 2を介して書込み専用ビット線1 2に送出する。 Through 5a 1 sends a write-only bit line 1 1, the inverted data of the data sent from the outside, through the NAND gate 15a 2 is sent to the write-only bit line 1 2. なお、書込み回路15内のNチャネルトランジスタ15b 1 ,15b 2は書込み動作を速くするために設けられている。 Incidentally, N-channel transistor 15b 1, 15b 2 in the write circuit 15 is provided in order to speed up the write operation.

【0023】メモリセルMCはデータ書込み時に、対応する書込みワード線WWLが選択されると、書込み専用ビット線1 1 、又はビット線1 2上のデータを、トランスファゲート3 1又は3 2を介してインバータ5aおよび5bからなるラッチ回路に格納する。 The memory cell MC at the time of data writing, the corresponding write word line WWL is selected, a write-only bit line 1 1, or the data on the bit lines 1 2, through the transfer gates 3 1 or 3 2 stored in the latch circuit comprised of the inverters 5a and 5b. そして、データ読出し時に、対応する読出しワード線RWLが選択されると、トランスファゲート9 1 ,9 2 ,9 3 ,9 4 ,9 Then, during data reading, when the corresponding read word line RWL is selected, the transfer gate 9 1, 9 2, 9 3, 9 4, 9
5 ,9 6のうち上記選択された読出しワード線RWLに接続されたトランスファゲーのみがONし、格納されたデータを読出し専用ビット線12に送出する。 5, 9 only the transfer gate connected to the read word line RWL which is the selected one of the 6 turned ON, and sends the data stored in the read-only bit line 12. なお、トランジスタ7 1 ,7 2は読出し時にメモリセルMCのデータが破壊されないように設けられている。 The transistors 7 1, 7 2 data for the memory cells MC are provided so as not to be destroyed during read.

【0024】符号11は読出し専用ビット線12をプリチャージするビット線負荷であり、NPN型トランジスタ11aと、Nチャネルトランジスタ11b,11c The numeral 11 is a bit line load for precharging read-only bit line 12, and the NPN transistor 11a, N-channel transistors 11b, 11c
と、Pチャネルトランジスタ11dとを有している。 When, and a P-channel transistor 11d. トランジスタ11aのコレクタおよびベースは電源V DDに接続され、エミッタはトランジスタ11bのドレインに接続されている。 Collector and base of the transistor 11a is connected to the power supply V DD, and the emitter is connected to the drain of the transistor 11b. トランジスタ11bのソースは接地され、ゲートにはマクロセレクト信号MS(常時“H”レベルの信号)が印加されている。 The source of the transistor 11b is grounded, the gate macro select signal MS (always "H" level signal) is applied. 又トランジスタ11c The transistor 11c
のゲートおよびドレインは電源V DDに接続され、ソースは読出し専用ビット線12に接続されている。 The gate and drain are connected to the power supply V DD, and the source is connected to a read-only bit line 12. トランジスタ11dのゲートは接地され、ドレインは読出し専用ビット線12に接続され、ソースはトランジスタ11a The gate of the transistor 11d is grounded, the drain is connected to a read-only bit line 12, the source transistor 11a
と11bの共通接続点に接続されている。 It is connected to the common connection point 11b between.

【0025】符号201は読出し専用ビット線12の“H”レベルと“L”レベルの中間レベルのデータを作り出す中間レベル出力回路であって、Nチャネルトランジスタ201a,201c,201e,201fとPチャネルトランジスタ201b,201dと、抵抗R1, The reference numeral 201 is an intermediate level output circuit to produce the data of an intermediate level of "H" level to the "L" level of the read-only bit lines 12, N-channel transistors 201a, 201c, 201e, 201f and P-channel transistor 201b, and 201d, the resistor R1,
R2とを有している。 And a R2. トランジスタ201aと201 Transistor 201a and 201
b、およびトランジスタ201cと201dはビット線負荷11のトランジスタ11cと11dと同じ接続構成となっている。 b, and the transistor 201c and 201d has a same connection structure as the transistors 11c and 11d of the bit line load 11. トランジスタ201aのソースとトランジスタ201bのドレインは共通に接続されて抵抗R1 The drain of the source and the transistor 201b of the transistor 201a is connected to a common resistor R1
の一端に接続されている。 It is connected to the one end. 抵抗R1の他端は抵抗R 2の一端に接続されている。 The other end of the resistor R1 is connected to one end of the resistor R 2. 抵抗R 2の他端と、トランジスタ201cのソースと、トランジスタ201dのドレインとは共通に接続されてトランジスタ201eのドレインに接続されている。 The other end of the resistor R 2, and the source of the transistor 201c, are connected to the drain of the connected transistor 201e in common to a drain of the transistor 201d. このトランジスタ201eと20 This transistor 201e and 20
1fは縦続接続され、トランジスタ201fのソースは接地されている。 1f are connected in cascade, the source of the transistor 201f is grounded. そして、トランジスタ201eのゲートには電源V DDが印加され、トランジスタ201fのゲートにはマクロセレクト信号MSが印加されている。 Then, the power supply V DD is applied to the gate of transistor 201e, macro select signal MS is applied to the gate of the transistor 201f. なお、中間レベル出力回路201の出力は抵抗R1とR2 The output of the intermediate level output circuit 201 and the resistor R1 R2
の共通接続点から取出される。 It is taken out from the common connection point.

【0026】符号207はセンサ部100のCMOSインバータのしきい値を検出する、しきい値検出回路であって、Pチャネルトランジスタ207aと、Nチャネルトランジスタ207b,207cとを備えている。 The reference numeral 207 detects the threshold of the CMOS inverter of the sensor unit 100, a threshold detection circuit includes a P-channel transistor 207a, N-channel transistor 207b, and 207c. トランジスタ207aのソースは電源V DDに接続され、ゲートとドレインは共通に接続されてトランジスタ207b The source of the transistor 207a is connected to the power supply V DD, a gate and a drain connected in common transistor 207b
のドレインに接続されている。 It is connected to the drain. 又トランジスタ207b The transistor 207b
のゲートは自身のドレインに接続され、ソースはトランジスタ207cのドレインに接続されている。 The gate is connected to its own drain and the source is connected to the drain of the transistor 207c. トランジスタ207cのソースは接地され、ゲートには活性化手段101の出力が印加されている。 The source of the transistor 207c is grounded, the gate output of the activation means 101 is applied. しきい値検出回路2 Threshold detection circuit 2
07の出力はトランジスタ207aと207bの共通接続点から取出される。 The output of 07 is taken from a common connection point of the transistors 207a and 207b.

【0027】符号214は差動アンプであって、2個のPチャネルトランジスタおよび3個のNチャネルトランジスタを有している。 The reference numeral 214 denotes a differential amplifier, and has two P-channel transistors and three N-channel transistors. この差動アンプは、中間レベル出力回路201およびしきい値検出回路207の出力に基づいて活性化手段101を介してセンス部100のトランジスタ100cのゲートと、しきい値検出回路207 This differential amplifier, the gate of the transistor 100c in the sense unit 100 through activation means 101 based on the output of the intermediate level output circuit 201 and the threshold detection circuit 207, threshold detection circuit 207
のトランジスタ207cのゲートに制御信号を送出し、 And of sending a control signal to the gate of the transistor 207c,
センス部100のCMOSインバータの回路しきい値を調整する。 Adjusting the circuit threshold value of the CMOS inverter sense unit 100.

【0028】次にセンスアンプの動作を説明する。 [0028] Next, describing the operation of the sense amplifier. まずセルMCのデータを読出す場合は、選択された読出しポートに接続されたトランスファゲート、例えばトランスファゲート9 2のゲートに接続されている読出しワード線RWLの電位および読出し信号Rを“H”にし、トランスファゲート9 2をONさせる。 When reading the data of the cell MC is first transfer gate connected to a read port selected, for example, the potential and the read signal R of the read word line RWL is connected to the gate of the transfer gate 9 2 to "H" , it makes ON the transfer gate 9 2. セルMCのデータが“L”の場合はトランジスタ7 2がOFFするため、読出し専用ビット線12の電位は変化せず、V DD −V thとなる。 Because when the data of the cell MC is "L" of the transistor 7 2 is OFF, the potential of the read-only bit line 12 does not change, the V DD -V th.

【0029】又この時、読出し信号Rが“H”のため、 [0029] Also at this time, because the read signal R is "H",
活性化手段101のトランジスタ101b,101cがONし、差動アンプ214からの制御信号がセンス部1 Transistor 101b activation means 101, 101c are turned ON, the sensor unit 1 is a control signal from the differential amplifier 214
00のトランジスタ100cに送られて、センス部10 Sent to 00 of the transistor 100c, the sense unit 10
0の回路しきい値が読出し専用ビット線12の“H”レベルと“L”レベルの中間に設定されている。 Circuit threshold 0 is set to the "H" level to the "L" level of the read-only bit line 12 intermediate. したがって、セルMCのデータが“L”の場合は、センス部10 Therefore, if the data of the cell MC is "L", the sense part 10
0の出力は“L”となる。 The output of 0 is "L".

【0030】又、セルMCのデータが“H”の場合は、 [0030] In addition, if the data of the cell MC is "H",
トランジスタ7 2がONするため、読出し専用ビット線12の電位は、トランジスタ7 2 ,9 2 ,11cのオン抵抗値によって決定される電位まで低下し、センス部1 Since the transistor 7 2 turns ON, the potential of the read-only bit line 12 is lowered to a potential which is determined by the transistor 7 2, 9 2, 11c of the on-resistance, the sense unit 1
00の出力は“H”となる。 The output of 00 is "H".

【0031】一方、読出し動作以外の動作では、読出し信号Rが“L”となるため、活性化手段101のトランジスタ101b,101cがOFFし、トランジスタ1 On the other hand, in the operation other than the read operation, since the read signal R becomes "L", the transistors 101b of the activating means 101, 101c is OFF, the transistor 1
01dがONする。 01d is turned ON. このため、センス部100のトランジスタ100cのゲートは“L”レベルの信号が印加されてトランジスタ100cがOFFし、センス部100 Therefore, transistor 100c is turned OFF gate "L" level signal of the transistor 100c in the sense unit 100 is applied, the sense unit 100
のCMOSインバータは不活性となり、貫通電流は流れない。 The CMOS inverter becomes inactive, no through current flows.

【0032】以上述べたように、第2の実施例も第1の実施例と同様の効果を有する。 [0032] As described above, the second embodiment also has the same advantages as the first embodiment.

【0033】なお、上記第1および第2の実施例においては、読出し時に読出しアドレスと読出し信号Rをほぼ同時に“L”レベルから“H”レベルに変化させたが、 [0033] In the above first and second embodiments, although substantially varied to "H" level at the same time from the "L" level to read address and a read signal R at the time of reading,
図3に示すように読出しアドレスが“H”レベルになった後に読出し信号Rを“H”レベルとなるようにしても良い。 Read address as shown in FIG. 3 may be set to be "H" to read signal R after reaching the level "H" level.

【0034】なお、1チップ内にCPUとメモリが形成されていて、読出し専用のデコーダがある半導体集積回路装置においては、図5に示すようにアドレス信号の遷移を検出して読出し信号Rを生成するアドレス遷移検出回路を設け、このアドレス遷移検出回路の出力を読出し信号Rとして利用することができる。 [0034] Note that one have CPU and the memory are formed in a chip, a semiconductor integrated circuit device has the read-only decoder, generates a read signal R to detect a transition of the address signal as shown in FIG. 5 an address transition detection circuit for providing, it is possible to use the output of the address transition detection circuit as a read signal R. 例えば図5(a) For example FIGS. 5 (a)
に示すように、アドレス信号A 01 …A nの各ビット値A i (i=0,1,…n)の遷移を2連の複数段のインバータチェインによって検出し、これらの検出信号a As shown in, the address signal A 0 A 1 ... A bit values of n A i (i = 0,1, ... n) detected by the inverter chain multiple stages of the transition the duplicate, the detection signals a
i ,b i ,c i ,d iに基づいて、図5(b)に示すように信号a iが“H”になってから信号b iが“L”になるまでの時間、又は信号c iが“H”になってから信号d iが“L”になるまでの時間だけ、読出し信号Rが“H”となるようにする。 i, b i, c i, based on the d i, the time until the signal b i is "L" from when the signal a i is "H" as shown in FIG. 5 (b), or signal c i only time until the signal d i after becoming "H" is "L", the read signal R is set to be to "H". このようにすることにより、 By doing so,
読出し信号Rが“H”になっている期間をインバータチェインの段数によって調整できる。 The period during which the read signal R is "H" can be adjusted by the number of stages of the inverter chain. このアドレス遷移検出回路50を用いた半導体記憶装置の例を図4に示す。 An example of a semiconductor memory device using this address transition detection circuit 50 in FIG.
この場合、センスアンプ回路41はクロックドインバータであり、アドレス遷移検出回路(ATD(Address tr In this case, the sense amplifier circuit 41 is clocked inverter, the address transition detection circuit (ATD (Address tr
ansition detector )回路ともいう)50から出力される読出し信号Rによって読出し動作が制御される。 Ansition detector) also referred to as circuit) read operation by the read signal R output from 50 is controlled. そして、センスアンプ回路41の出力は、クロックドインバータ54およびインバータ56からなるラッチ回路によって保持される。 The output of the sense amplifier circuit 41 is held by the latch circuit composed of clocked inverter 54 and inverter 56. これによりセンスアンプ回路41が不活性な場合でもデータが保持され、読出し信号Rが“H”以外でもセンスアンプ回路41には直流パスが生じず、電力消費を抑えることができる。 Thus data held even when the sense amplifier circuit 41 is inactive, the DC path is not generated in the sense amplifier circuit 41 other than the read signal R is "H", the power consumption can be suppressed. なお、クロックドインバータ54は、インバータ52を介して送られてくるATD回路50の出力(読出し信号R)によって制御される。 Incidentally, the clocked inverter 54 is controlled by the output of the ATD circuit 50 sent through the inverter 52 (the read signal R).

【0035】 [0035]

【発明の効果】本発明によれば、高速な読出しが可能になるとともに、消費電流を可及的に小さくすることができる。 According to the present invention, it is possible to fast readout with becomes possible to reduce the current consumption as much as possible.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるセンスアンプ回路の第1の実施例の構成を示す回路図。 Circuit diagram showing a configuration of a first embodiment of a sense amplifier circuit according to the invention; FIG.

【図2】本発明によるセンスアンプ回路の第2の実施例の構成を示す回路図。 Circuit diagram showing a configuration of a second embodiment of a sense amplifier circuit according to the invention, FIG.

【図3】アドレス信号と読出し信号Rのタイミングを示すタイミングチャート。 [Figure 3] address signals and a timing chart showing the timing of the read signal R.

【図4】アドレス遷移検出回路の構成を示す回路図。 Figure 4 is a circuit diagram of the address transition detection circuit.

【図5】アドレス遷移検出回路を用いた半導体記憶装置の例を示すブロック図。 FIG. 5 is a block diagram showing an example of a semiconductor memory device using an address transition detection circuit.

【図6】従来のセンスアンプ回路の構成を示す回路図。 Figure 6 is a circuit diagram showing a configuration of a conventional sense amplifier circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 書込み専用ビット線 3、9 トランスファゲート 5a インバータ 5b クロックドインバータ 7、10 NチャネルMOSトランジスタ 12 読出し専用ビット線 MC メモリセル N1、N2 NチャネルMOSトランジスタ P1、P2 PチャネルMOSトランジスタ R 読出し信号 1 write-only bit line 3,9 transfer gates 5a inverter 5b clocked inverter 7,10 N-channel MOS transistor 12 read-only bit line MC memory cells N1, N2 N-channel MOS transistors P1, P2 P-channel MOS transistor R read signal

Claims (2)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】PチャネルMOSトランジスタ及びNチャネルMOSトランジスタからなり、入力端がプリチャージされた読出し専用ビット線に接続されるCMOSインバータと、 読出し動作モード時には前記CMOSインバータを活性化し、読出し動作モード以外のモード時には不活性にする活性化手段と、 を備えていることを特徴とするセンスアンプ回路。 1. A a P-channel MOS transistors and N-channel MOS transistor, and a CMOS inverter input terminal connected to the read-only bit lines precharged, the read operation mode by activating the CMOS inverter, the read operation mode sense amplifier circuit during a mode other than, characterized in that it comprises a, activation means for inactive.
  2. 【請求項2】読出し動作モード以外のモード時には前記CMOSインバータの出力端の電位を所定の電位に保持し、読出し動作モード時には前記CMOSインバータの出力を保持する保持手段を備えていることを特徴とする請求項1記載のセンスアンプ回路。 The wherein during reading than operation mode mode holding the potential of the output terminal of the CMOS inverter to a predetermined potential, and characterized in that the read operation mode and a holding means for holding an output of the CMOS inverter the sense amplifier circuit according to claim 1.
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