JPH087018A - ｎ項乗算回路 - Google Patents
ｎ項乗算回路Info
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- JPH087018A JPH087018A JP13902094A JP13902094A JPH087018A JP H087018 A JPH087018 A JP H087018A JP 13902094 A JP13902094 A JP 13902094A JP 13902094 A JP13902094 A JP 13902094A JP H087018 A JPH087018 A JP H087018A
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- JP
- Japan
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- differential pair
- circuit
- pair transistor
- multiplication
- multiplication circuit
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Abstract
(57)【要約】
【目的】 ｎ項乗算回路、特に、ｎ個の入力信号に対し
て乗算を行い、該乗算結果を出力する半導体集積回路の
ｎ項乗算回路に関し、回路構成を簡略化することによ
り、３項以上の乗算においても１段の演算処理で解を得
ることができるｎ項乗算回路を提供する。 【構成】 半導体集積回路におけるギルバート型ｎ項乗
算回路において、ｎ個の（ｎ≧３）の差動対トランジス
タ部分２８，３０，３２を積み重ねて縦列接続し、ｎ項
の乗算を行うように構成する。
て乗算を行い、該乗算結果を出力する半導体集積回路の
ｎ項乗算回路に関し、回路構成を簡略化することによ
り、３項以上の乗算においても１段の演算処理で解を得
ることができるｎ項乗算回路を提供する。 【構成】 半導体集積回路におけるギルバート型ｎ項乗
算回路において、ｎ個の（ｎ≧３）の差動対トランジス
タ部分２８，３０，３２を積み重ねて縦列接続し、ｎ項
の乗算を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ｎ項乗算回路、特に、
ｎ個の入力信号に対して乗算を行い、該乗算結果を出力
する半導体集積回路のｎ項乗算回路に関する。
ｎ個の入力信号に対して乗算を行い、該乗算結果を出力
する半導体集積回路のｎ項乗算回路に関する。
【０００２】近年の電子機器では、高性能化に伴い使用
環境が変化しても一定の性能を保たせる各種補正機能
や、機能上必要な様々な内部信号処理機能の付加が要求
されている。
環境が変化しても一定の性能を保たせる各種補正機能
や、機能上必要な様々な内部信号処理機能の付加が要求
されている。
【０００３】性能補正等のために必要な信号を発生する
手段として各種演算回路があり、その１つとして乗算回
路が用いられている。
手段として各種演算回路があり、その１つとして乗算回
路が用いられている。
【０００４】
【従来の技術】従来、乗算回路として、ギルバート型乗
算回路等の２項の乗算回路が一般的に用いられており、
図５には従来の２項乗算回路が示されている。
算回路等の２項の乗算回路が一般的に用いられており、
図５には従来の２項乗算回路が示されている。
【０００５】図５において、ギルバート型乗算回路１０
は、第１段差動対トランジスタ部分１２及び該第１段差
動対トランジスタ部分１２に積み重ねて縦列接続された
第２差動対トランジスタ部分１４を含み、第１段差動対
トランジスタ部分１２は、差動対トランジスタＱ1 ，Ｑ
2 を有し、第２段差動対トランジスタ部分１４は、差動
対トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 を有する。符号
１６，１８は、それぞれ前処理回路を示し、入力電圧Ｖ
1 ，Ｖ2 はそれぞれ前処理回路１６，１８での前処理を
受けた後、第１段差動対トランジスタ部分１２、第２段
差動対トランジスタ部分１４に供給される。そして、第
２段差動対トランジスタ部分１４からの出力は、後処理
回路２０での後処理を受けた後、出力電圧Ｖ0 になる。
なお、出力電圧Ｖ0 はＫ×Ｖ1 ×Ｖ2 で示される（Ｋ：
係数）。
は、第１段差動対トランジスタ部分１２及び該第１段差
動対トランジスタ部分１２に積み重ねて縦列接続された
第２差動対トランジスタ部分１４を含み、第１段差動対
トランジスタ部分１２は、差動対トランジスタＱ1 ，Ｑ
2 を有し、第２段差動対トランジスタ部分１４は、差動
対トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 を有する。符号
１６，１８は、それぞれ前処理回路を示し、入力電圧Ｖ
1 ，Ｖ2 はそれぞれ前処理回路１６，１８での前処理を
受けた後、第１段差動対トランジスタ部分１２、第２段
差動対トランジスタ部分１４に供給される。そして、第
２段差動対トランジスタ部分１４からの出力は、後処理
回路２０での後処理を受けた後、出力電圧Ｖ0 になる。
なお、出力電圧Ｖ0 はＫ×Ｖ1 ×Ｖ2 で示される（Ｋ：
係数）。
【０００６】上記図５の乗算回路は、２項の乗算を行う
ものであり、ｎ項の乗算を行う場合には、当該２項の乗
算回路を必要個数、すなわち、ｎ−１個接続し、２項の
乗算を順次行って最終的にｎ項乗算の解を得ていた。図
６にはｎ項乗算回路の例として、従来の３項乗算回路が
示されている。
ものであり、ｎ項の乗算を行う場合には、当該２項の乗
算回路を必要個数、すなわち、ｎ−１個接続し、２項の
乗算を順次行って最終的にｎ項乗算の解を得ていた。図
６にはｎ項乗算回路の例として、従来の３項乗算回路が
示されている。
【０００７】図６において、３項乗算回路は、２個の２
項乗算回路２２，２４を接続したものであり、２項乗算
回路２２，２４は、それぞれ前記図５の２項乗算回路１
０と同様の構成であるので、同一符号を付して説明を省
略する。なお、第１の２項乗算回路２２の出力電圧Ｖ12
は、Ｋ’×Ｖ1 ×Ｖ2 でと示され（Ｋ’：係数）、第２
の２項乗算回路２４の出力電圧Ｖ0 は、Ｋ’×Ｖ12×Ｖ
3 で有り、すなわちＫ×Ｖ1 ×Ｖ2 ×Ｖ3 である（Ｋ：
係数であり、Ｋ＝Ｋ’×Ｋ’）。
項乗算回路２２，２４を接続したものであり、２項乗算
回路２２，２４は、それぞれ前記図５の２項乗算回路１
０と同様の構成であるので、同一符号を付して説明を省
略する。なお、第１の２項乗算回路２２の出力電圧Ｖ12
は、Ｋ’×Ｖ1 ×Ｖ2 でと示され（Ｋ’：係数）、第２
の２項乗算回路２４の出力電圧Ｖ0 は、Ｋ’×Ｖ12×Ｖ
3 で有り、すなわちＫ×Ｖ1 ×Ｖ2 ×Ｖ3 である（Ｋ：
係数であり、Ｋ＝Ｋ’×Ｋ’）。
【０００８】
【発明が解決しようとする課題】上述したように、ｎ項
の乗算を行う場合には、ｎ−１個の２項乗算回路を接続
する構成であるので、２項乗算回路ごとに設けられる前
処理回路及び後処理回路の個数が増加するとともに、演
算回路の個数が増加するという問題があった。更に、乗
算の項数が増加するほど誤差や処理時間が増大する等の
欠点を生じていた。
の乗算を行う場合には、ｎ−１個の２項乗算回路を接続
する構成であるので、２項乗算回路ごとに設けられる前
処理回路及び後処理回路の個数が増加するとともに、演
算回路の個数が増加するという問題があった。更に、乗
算の項数が増加するほど誤差や処理時間が増大する等の
欠点を生じていた。
【０００９】そこで、本発明の目的は、回路構成を簡略
化することにより、３項以上の乗算においても１段の演
算処理で解を得ることができるｎ項乗算回路を提供する
ことにある。
化することにより、３項以上の乗算においても１段の演
算処理で解を得ることができるｎ項乗算回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明は、半導体集積回
路におけるギルバート型ｎ項乗算回路において、ｎ個の
（ｎ≧３）の差動対トランジスタ部分（２８，３０，３
２）を積み重ねて縦列接続し、ｎ項の乗算を行うことを
特徴とする。
路におけるギルバート型ｎ項乗算回路において、ｎ個の
（ｎ≧３）の差動対トランジスタ部分（２８，３０，３
２）を積み重ねて縦列接続し、ｎ項の乗算を行うことを
特徴とする。
【００１１】図１には、本発明の原理による３項乗算回
路が示されている。図１において、３項乗算回路２６は
第１段差動対トランジスタ部分２８と、該第１段差動対
トランジスタ部分２８に積み重ねて縦列接続された第２
段差動対トランジスタ部分３０と、該第２段差動対トラ
ンジスタ部分３０に更に積み重ねて縦列接続された第３
段差動対トランジスタ部分３２とを含む。第１段差動対
トランジスタ部分２８は差動対トランジスタＱ1 ，Ｑ2
を有し、該第２段差動対トランジスタ部分３０は差動対
トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 を有し、第３段差
動対トランジスタ部分３２は差動対トランジスタＱ7 ，
Ｑ8 ，Ｑ9 ，Ｑ10，Ｑ 11，Ｑ12，Ｑ13，Ｑ14を有する。
路が示されている。図１において、３項乗算回路２６は
第１段差動対トランジスタ部分２８と、該第１段差動対
トランジスタ部分２８に積み重ねて縦列接続された第２
段差動対トランジスタ部分３０と、該第２段差動対トラ
ンジスタ部分３０に更に積み重ねて縦列接続された第３
段差動対トランジスタ部分３２とを含む。第１段差動対
トランジスタ部分２８は差動対トランジスタＱ1 ，Ｑ2
を有し、該第２段差動対トランジスタ部分３０は差動対
トランジスタＱ3 ，Ｑ4 ，Ｑ5 ，Ｑ6 を有し、第３段差
動対トランジスタ部分３２は差動対トランジスタＱ7 ，
Ｑ8 ，Ｑ9 ，Ｑ10，Ｑ 11，Ｑ12，Ｑ13，Ｑ14を有する。
【００１２】なお、符号３４，３６，３８は前処理回路
を示し、符号４０は後処理回路を示す。
を示し、符号４０は後処理回路を示す。
【００１３】
【作用】図１の本発明の原理による３項乗算回路におい
て、入力電圧Ｖ1 ，Ｖ2 ，Ｖ3は、それぞれ前処理回路
３４，３６，３８での前処理を受けた後、第１段差動対
トランジスタ部分２８、第２段差動対トランジスタ部分
３０、第３段差動対トランジスタ部分３２に供給され
る。そして、第３段差動対トランジスタ部分３２からの
出力は、後処理回路４０で後処理を受けた後、出力電圧
Ｖ0 になる。なお、出力電圧Ｖ0 は、Ｋ×Ｖ1 ×Ｖ2 ×
Ｖ3 で示される（Ｋ：係数）。
て、入力電圧Ｖ1 ，Ｖ2 ，Ｖ3は、それぞれ前処理回路
３４，３６，３８での前処理を受けた後、第１段差動対
トランジスタ部分２８、第２段差動対トランジスタ部分
３０、第３段差動対トランジスタ部分３２に供給され
る。そして、第３段差動対トランジスタ部分３２からの
出力は、後処理回路４０で後処理を受けた後、出力電圧
Ｖ0 になる。なお、出力電圧Ｖ0 は、Ｋ×Ｖ1 ×Ｖ2 ×
Ｖ3 で示される（Ｋ：係数）。
【００１４】なお、図１には３項乗算回路が示されてい
るが、ｎ項乗算回路の場合には、ｎ個の差動対トランジ
スタ部分を積み重ねて縦列接続することにより実現され
る。また、ｎ乗演算回路の場合には、ｎ個の差動対トラ
ンジスタ部分の入力端子を短絡するか、あるいは、ｎ個
の差動対トランジスタ部分の入力端子及び前処理回路を
共通化することにより実現される。
るが、ｎ項乗算回路の場合には、ｎ個の差動対トランジ
スタ部分を積み重ねて縦列接続することにより実現され
る。また、ｎ乗演算回路の場合には、ｎ個の差動対トラ
ンジスタ部分の入力端子を短絡するか、あるいは、ｎ個
の差動対トランジスタ部分の入力端子及び前処理回路を
共通化することにより実現される。
【００１５】次に、図２には従来のｎ項乗算回路と本発
明のｎ項乗算回路との比較が示されている。図２（Ａ）
の従来例１において、符号４２，４４，４６は２項乗算
器を示し、入力電圧Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖn とする
と、出力電圧Ｖ0 は、Ｋ×｛｛｛（Ｖ1 ×Ｖ2 ）×
Ｖ3 ｝×…｝×Ｖn ｝で示される（Ｋ：係数）。
明のｎ項乗算回路との比較が示されている。図２（Ａ）
の従来例１において、符号４２，４４，４６は２項乗算
器を示し、入力電圧Ｖ1 ，Ｖ2 ，Ｖ3 ，…，Ｖn とする
と、出力電圧Ｖ0 は、Ｋ×｛｛｛（Ｖ1 ×Ｖ2 ）×
Ｖ3 ｝×…｝×Ｖn ｝で示される（Ｋ：係数）。
【００１６】図２（Ｂ）の従来例２において、符号４
８，５０，５２，５４は２項乗算器を示し、入力電圧Ｖ
1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，…とすると、出力電圧Ｖ0 は、
Ｋ×｛｛（Ｖ1 ×Ｖ2 ）×（Ｖ3 ×Ｖ4 ｝×…｝で示さ
れる（Ｋ：係数）。
８，５０，５２，５４は２項乗算器を示し、入力電圧Ｖ
1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，…とすると、出力電圧Ｖ0 は、
Ｋ×｛｛（Ｖ1 ×Ｖ2 ）×（Ｖ3 ×Ｖ4 ｝×…｝で示さ
れる（Ｋ：係数）。
【００１７】図２（Ｃ）において、符号５６は本発明の
ｎ項乗算器を示し、入力電圧をＶ1，Ｖ2 ，…，Ｖn と
すると、出力電圧Ｖ0 は、Ｋ×（Ｖ1 ×Ｖ2 ×…×
Ｖn ）で示される（Ｋ：係数）。
ｎ項乗算器を示し、入力電圧をＶ1，Ｖ2 ，…，Ｖn と
すると、出力電圧Ｖ0 は、Ｋ×（Ｖ1 ×Ｖ2 ×…×
Ｖn ）で示される（Ｋ：係数）。
【００１８】上記図２の従来のｎ項乗算回路と本発明の
ｎ項乗算回路との比較から明らかなように、本発明のｎ
項乗算回路によれば、乗算の項数に関係なく乗算回路は
１ブロックだけで済んでいる。従って、回路の簡略化を
図れるとともに、ｎ項の乗算を１回の演算処理で行うこ
とができる。
ｎ項乗算回路との比較から明らかなように、本発明のｎ
項乗算回路によれば、乗算の項数に関係なく乗算回路は
１ブロックだけで済んでいる。従って、回路の簡略化を
図れるとともに、ｎ項の乗算を１回の演算処理で行うこ
とができる。
【００１９】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図３には本発明の第１実施例による３項乗
算回路が示されている。なお、図３において、前記図１
の３項乗算回路と同一部分には同一符号を付して説明を
省略する。また、図３では前記図１の３項乗算回路の後
処理回路４０を具体的な後処理回路４０で示すととも
に、図１の３項乗算回路の前処理回路３４，３６，３８
を具体的な前処理回路部５８で示す。
を説明する。図３には本発明の第１実施例による３項乗
算回路が示されている。なお、図３において、前記図１
の３項乗算回路と同一部分には同一符号を付して説明を
省略する。また、図３では前記図１の３項乗算回路の後
処理回路４０を具体的な後処理回路４０で示すととも
に、図１の３項乗算回路の前処理回路３４，３６，３８
を具体的な前処理回路部５８で示す。
【００２０】図３において、前処理回路部５８の入力端
子，，にそれぞれ入力電圧Ｖ 1 ，Ｖ2 ，Ｖ3 を印
加すると、後処理回路４０の出力端子から乗算結果Ｖ
0 ＝Ｋ×Ｖ1 ×Ｖ2 ×Ｖ3 の電圧が出力される（Ｋ：比
例定数）。
子，，にそれぞれ入力電圧Ｖ 1 ，Ｖ2 ，Ｖ3 を印
加すると、後処理回路４０の出力端子から乗算結果Ｖ
0 ＝Ｋ×Ｖ1 ×Ｖ2 ×Ｖ3 の電圧が出力される（Ｋ：比
例定数）。
【００２１】なお、前処理回路部５８の入力側に破線の
回路６０を追加し、入力端子に入力電圧Ｖ1 を印加す
ると、後処理回路４０の出力端子から３乗演算結果Ｖ
0 ＝Ｋ×Ｖ1 3 の電圧が出力される。
回路６０を追加し、入力端子に入力電圧Ｖ1 を印加す
ると、後処理回路４０の出力端子から３乗演算結果Ｖ
0 ＝Ｋ×Ｖ1 3 の電圧が出力される。
【００２２】次に、図４には本発明の第２実施例による
３項乗算回路が示されており、図４は３乗演算回路を示
す。なお、図４において、前記図１の３項乗算回路と同
一部分には同一符号を付して説明を省略する。また、図
４では前記図１の３項乗算回路の後処理回路４０を具体
的な後処理回路４０で示すとともに、図１の３項乗算回
路の前処理回路３４，３６，３８を具体的な前処理回路
部５８で示す。
３項乗算回路が示されており、図４は３乗演算回路を示
す。なお、図４において、前記図１の３項乗算回路と同
一部分には同一符号を付して説明を省略する。また、図
４では前記図１の３項乗算回路の後処理回路４０を具体
的な後処理回路４０で示すとともに、図１の３項乗算回
路の前処理回路３４，３６，３８を具体的な前処理回路
部５８で示す。
【００２３】図４において、前処理回路部５８内の回路
６２はカレントミラー回路を構成し、該カレントミラー
回路６２の第１出力６４，６４は、第１段差動対トラン
ジスタ部分２８のトランジスタＱ1 ，Ｑ2 のベースに接
続されている。また、カレントミラー回路６２の第２出
力６６，６６とダイオード６８，６８との交点７０，７
０は第２段差動対トランジスタ部分３０のベースに接続
されている。また、カレントミラー回路６２の第３出力
７２，７２とダイオード７４，７４との交点７６，７６
は第３段差動対トランジスタ部分３２のベースに接続さ
れている。なお、カレントミラー回路６２と第１段差動
対トランジスタ部分２８とをまとめて１つのカレントミ
ラー回路としてとらえることもできる。
６２はカレントミラー回路を構成し、該カレントミラー
回路６２の第１出力６４，６４は、第１段差動対トラン
ジスタ部分２８のトランジスタＱ1 ，Ｑ2 のベースに接
続されている。また、カレントミラー回路６２の第２出
力６６，６６とダイオード６８，６８との交点７０，７
０は第２段差動対トランジスタ部分３０のベースに接続
されている。また、カレントミラー回路６２の第３出力
７２，７２とダイオード７４，７４との交点７６，７６
は第３段差動対トランジスタ部分３２のベースに接続さ
れている。なお、カレントミラー回路６２と第１段差動
対トランジスタ部分２８とをまとめて１つのカレントミ
ラー回路としてとらえることもできる。
【００２４】上記図４の入力端子に入力電圧Ｖ1 を印
加すると、出力端子から３乗演算結果Ｖ0 ＝Ｋ×Ｖ1
3 の電圧が出力される。
加すると、出力端子から３乗演算結果Ｖ0 ＝Ｋ×Ｖ1
3 の電圧が出力される。
【００２５】
【発明の効果】以上説明したように、本発明によれば乗
算回路は１ブロックだけで済むので、回路構成の簡略化
を図ることができる。また、１度の演算処理でｎ項乗算
の解を求めることができるので、演算精度及び演算速度
面での性能向上に寄与するところが大である。
算回路は１ブロックだけで済むので、回路構成の簡略化
を図ることができる。また、１度の演算処理でｎ項乗算
の解を求めることができるので、演算精度及び演算速度
面での性能向上に寄与するところが大である。
【図１】本発明の原理による３項乗算回路の回路図であ
る。
る。
【図２】従来のｎ項乗算回路と本発明のｎ項乗算回路と
の比較を示し、（Ａ），（Ｂ），（Ｃ）は、それぞれ従
来例１、従来例２、本発明を示す図である。
の比較を示し、（Ａ），（Ｂ），（Ｃ）は、それぞれ従
来例１、従来例２、本発明を示す図である。
【図３】本発明の第１実施例による３項乗算回路の回路
図である。
図である。
【図４】本発明の第２実施例による３項乗算回路の回路
図である。
図である。
【図５】従来の２項乗算回路の回路図である。
【図６】従来の３項乗算回路の回路図である。
２８…第１段差動対トランジスタ部分 ３０…第２段差動対トランジスタ部分 ３２…第３段差動対トランジスタ部分
Claims (5)
- 【請求項１】 半導体集積回路におけるギルバート型ｎ
項乗算回路において、 ｎ個の（ｎ≧３）の差動対トランジスタ部分（２８，３
０，３２）を積み重ねて縦列接続し、ｎ項の乗算を行う
ことを特徴とするｎ項乗算回路。 - 【請求項２】 請求項１記載のｎ項乗算回路において、 前記ｎは３に設定されていることを特徴とするｎ項乗算
回路。 - 【請求項３】 請求項１記載のｎ項乗算回路において、 前記ｎ個の差動対トランジスタ部分（２８，３０，３
２）の各入力部（５８）は共通化され、ｎ乗演算を行う
ことを特徴とするｎ乗算回路。 - 【請求項４】 請求項３記載のｎ項乗算回路において、 前記ｎは３に設定されていることを特徴とするｎ項乗算
回路。 - 【請求項５】 請求項４記載のｎ項乗算回路において、 前記入力部（５８）はカレントミラー回路（６２）を有
し、該カレントミラー回路（６２）の第１出力は第１段
差動対トランジスタ部分（２８）のベースに接続され、
該カレントミラー回路（６２）の第２出力とダイオード
（６８，６８）との交点は第２段差動対トランジスタ部
分（３０）のベースに接続され、該カレントミラー回路
（６２）の第３出力とダイオード（７４，７４）との交
点は第３段差動対トランジスタ部分（３２）のベースに
接続されており、第３段差動対トランジスタ部分（３
２）の出力から３乗を示す信号を得ることを特徴とする
ｎ項乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902094A JPH087018A (ja) | 1994-06-21 | 1994-06-21 | ｎ項乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13902094A JPH087018A (ja) | 1994-06-21 | 1994-06-21 | ｎ項乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH087018A true JPH087018A (ja) | 1996-01-12 |
Family
ID=15235609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13902094A Withdrawn JPH087018A (ja) | 1994-06-21 | 1994-06-21 | ｎ項乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517578A (ja) * | 2011-04-29 | 2014-07-17 | マーベル ワールド トレード リミテッド | 自己混合を利用する周波数逓倍 |
| US9966937B2 (en) | 2011-04-29 | 2018-05-08 | Marvell World Trade Ltd. | Frequency multipliers |
-
1994
- 1994-06-21 JP JP13902094A patent/JPH087018A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014517578A (ja) * | 2011-04-29 | 2014-07-17 | マーベル ワールド トレード リミテッド | 自己混合を利用する周波数逓倍 |
| US9966937B2 (en) | 2011-04-29 | 2018-05-08 | Marvell World Trade Ltd. | Frequency multipliers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |