JP3102216B2 - 集積回路設計方法 - Google Patents
集積回路設計方法Info
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- JP3102216B2 JP3102216B2 JP05205006A JP20500693A JP3102216B2 JP 3102216 B2 JP3102216 B2 JP 3102216B2 JP 05205006 A JP05205006 A JP 05205006A JP 20500693 A JP20500693 A JP 20500693A JP 3102216 B2 JP3102216 B2 JP 3102216B2
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- cell
- driving
- integrated circuit
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- circuit design
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Description
【０００１】
【産業上の利用分野】本発明は、複数のスタンダードセ
ルを用いて自動配置配線を行なう集積回路設計方法に関
する。
ルを用いて自動配置配線を行なう集積回路設計方法に関
する。
【０００２】
【従来の技術】近年、集積回路設計方法は、論理設計
で、あらかじめ見積もられた駆動セルの出力端子にかか
る、ある一定の全負荷容量に対して、一定の駆動能力を
持ったセルで駆動させる。こういう負荷容量と駆動能力
とが１対１で対応したかたちで駆動セルの駆動能力が選
択されている。これをもとにしたネットリストにより、
自動配置配線を実行し、繰り返すことで最適なレイアウ
トパターンを得ている。
で、あらかじめ見積もられた駆動セルの出力端子にかか
る、ある一定の全負荷容量に対して、一定の駆動能力を
持ったセルで駆動させる。こういう負荷容量と駆動能力
とが１対１で対応したかたちで駆動セルの駆動能力が選
択されている。これをもとにしたネットリストにより、
自動配置配線を実行し、繰り返すことで最適なレイアウ
トパターンを得ている。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の方法では、駆動セルの出力端子にかかる全負
荷容量は同じでも、全負荷容量中の次段のセルの入力ゲ
ート容量の占める割合により、駆動セルの駆動能力を変
えることで、例えば回路の消費電力が減少する場合があ
るにもかかわらず、このようなことは、考慮されていな
かった。
うな従来の方法では、駆動セルの出力端子にかかる全負
荷容量は同じでも、全負荷容量中の次段のセルの入力ゲ
ート容量の占める割合により、駆動セルの駆動能力を変
えることで、例えば回路の消費電力が減少する場合があ
るにもかかわらず、このようなことは、考慮されていな
かった。
【０００４】本発明は上記問題点に鑑み、スタンダード
セルを用いた自動配置配線を実行した後で、セルの出力
端子にかかる全負荷容量中での次段の入力ゲート容量の
占める割合により、レイアウト上でセルを駆動能力を変
更して回路の性能を改善する集積回路設計方法を提供す
るものである。
セルを用いた自動配置配線を実行した後で、セルの出力
端子にかかる全負荷容量中での次段の入力ゲート容量の
占める割合により、レイアウト上でセルを駆動能力を変
更して回路の性能を改善する集積回路設計方法を提供す
るものである。
【０００５】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の集積回路設計方法は、自動配置配線を実行
して得られたレイアウトで、駆動セルの出力端子にかか
る全負荷容量中での次段のセルのゲート容量の占める割
合により、駆動セルの駆動能力を変更することで、回路
の性能を改善するものである。
めに本発明の集積回路設計方法は、自動配置配線を実行
して得られたレイアウトで、駆動セルの出力端子にかか
る全負荷容量中での次段のセルのゲート容量の占める割
合により、駆動セルの駆動能力を変更することで、回路
の性能を改善するものである。
【０００６】
【作用】本発明の集積回路設計方法によれば、自動配置
配線を実行した後でのレイアウト上で、駆動セルの出力
端子に付加された全負荷容量での次段のセルの入力ゲー
ト容量の占める割合で駆動セルの駆動能力を変更するこ
とによって、駆動セルの性能を改善した回路を得ること
となる。
配線を実行した後でのレイアウト上で、駆動セルの出力
端子に付加された全負荷容量での次段のセルの入力ゲー
ト容量の占める割合で駆動セルの駆動能力を変更するこ
とによって、駆動セルの性能を改善した回路を得ること
となる。
【０００７】
【実施例】以下本発明の一実施例の集積回路設計方法に
ついて、図面を参照しながら説明する。以下、本実施例
では、駆動セルの性能として消費電力とした場合を示
す。
ついて、図面を参照しながら説明する。以下、本実施例
では、駆動セルの性能として消費電力とした場合を示
す。
【０００８】図１は本発明の一実施例における集積回路
設計方法の、自動配置配線を実行した後に得られるレイ
アウトでの、回路の系の一部を示すものである。図１に
おいて、１１〜１３は各スタンダードセルを示す。セル
１２は、駆動セル（変更セル）で、セル１３は駆動セル
の出力端子にかかる次段のセルである。また、セル１１
は駆動セルを駆動する前段のセルである。駆動セル１２
の出力端子にかかる配線負荷容量をＣｌとし、次段のセ
ルの入力ゲート容量Ｃｇとする。この２つの和を、駆動
セル１２の出力端子にかかる全負荷容量Ｃ（＝Ｃｇ＋Ｃ
ｌ）とする。また、各セルにながれる電流を、それぞれ
Ｉ１１、Ｉ１２、Ｉ１３とする。
設計方法の、自動配置配線を実行した後に得られるレイ
アウトでの、回路の系の一部を示すものである。図１に
おいて、１１〜１３は各スタンダードセルを示す。セル
１２は、駆動セル（変更セル）で、セル１３は駆動セル
の出力端子にかかる次段のセルである。また、セル１１
は駆動セルを駆動する前段のセルである。駆動セル１２
の出力端子にかかる配線負荷容量をＣｌとし、次段のセ
ルの入力ゲート容量Ｃｇとする。この２つの和を、駆動
セル１２の出力端子にかかる全負荷容量Ｃ（＝Ｃｇ＋Ｃ
ｌ）とする。また、各セルにながれる電流を、それぞれ
Ｉ１１、Ｉ１２、Ｉ１３とする。
【０００９】図２は、全負荷容量ＣがＣ＝０．３ｐＦの
時、全負荷容量Ｃでの次段のゲート容量Ｃｇの占める割
合であるＣｇ／（Ｃｇ＋Ｃ１）と図１の各スタンダード
セルの消費電流Ｉ１１、Ｉ１２、Ｉ１３の和ｉ（＝Ｉ１
１＋Ｉ１２＋Ｉ１３）との関係を回路シミュレータＳＰ
ＩＣＥをもちいてシミュレーションした結果である。図
２のＳ１、Ｓ２、Ｓ３、Ｓ４は、それぞれ、セルの異な
った駆動能力を表しており、その駆動能力はＳ１＜Ｓ２
＜Ｓ３＜Ｓ４の大小関係である。
時、全負荷容量Ｃでの次段のゲート容量Ｃｇの占める割
合であるＣｇ／（Ｃｇ＋Ｃ１）と図１の各スタンダード
セルの消費電流Ｉ１１、Ｉ１２、Ｉ１３の和ｉ（＝Ｉ１
１＋Ｉ１２＋Ｉ１３）との関係を回路シミュレータＳＰ
ＩＣＥをもちいてシミュレーションした結果である。図
２のＳ１、Ｓ２、Ｓ３、Ｓ４は、それぞれ、セルの異な
った駆動能力を表しており、その駆動能力はＳ１＜Ｓ２
＜Ｓ３＜Ｓ４の大小関係である。
【００１０】以下方法について、図１、図２を用いて説
明する。まず、消費電力は、電流と電圧の積で求められ
るので、電圧一定の場合、消費電力の変化は、電流値の
変化で見ることができる。
明する。まず、消費電力は、電流と電圧の積で求められ
るので、電圧一定の場合、消費電力の変化は、電流値の
変化で見ることができる。
【００１１】図１で、自動配置配線後に得られたレイア
ウトの回路で、各セル間の配線長が決まることにより、
配線容量Ｃｌと、次段の入力ゲート容量Ｃｇが抽出さ
れ、駆動セル１２の駆動能力が分る。これらより、Ｃｇ
／（Ｃｇ＋Ｃｌ）を算出する。
ウトの回路で、各セル間の配線長が決まることにより、
配線容量Ｃｌと、次段の入力ゲート容量Ｃｇが抽出さ
れ、駆動セル１２の駆動能力が分る。これらより、Ｃｇ
／（Ｃｇ＋Ｃｌ）を算出する。
【００１２】前記全負荷容量Ｃが今、Ｃ＝０．３ｐＦで
あったとする。この場合、図２のような関係となる。駆
動セル１２の駆動能力が当初Ｓ３で、算出したＣｇ／
（Ｃｇ＋Ｃ１）の値が、図２での駆動セル１２の駆動能
力Ｓ３の時の曲線と、駆動能力Ｓ２の時の曲線が交わる
０．２７以下であったとする。このような時図２のシミ
ュレーション結果を用いると、駆動セル１２を駆動能力
Ｓ２のものに下げ、レイアウト上でセルを置き換えたほ
うが、系全体の消費電流ｉは減少することがわかる。つ
まり、前記したように、消費電力が低減されることにな
る。
あったとする。この場合、図２のような関係となる。駆
動セル１２の駆動能力が当初Ｓ３で、算出したＣｇ／
（Ｃｇ＋Ｃ１）の値が、図２での駆動セル１２の駆動能
力Ｓ３の時の曲線と、駆動能力Ｓ２の時の曲線が交わる
０．２７以下であったとする。このような時図２のシミ
ュレーション結果を用いると、駆動セル１２を駆動能力
Ｓ２のものに下げ、レイアウト上でセルを置き換えたほ
うが、系全体の消費電流ｉは減少することがわかる。つ
まり、前記したように、消費電力が低減されることにな
る。
【００１３】なお、本実施例では、駆動セルの性能とし
て消費電力をしたが、スピード等に着眼して駆動セルの
性能を改善するため駆動セルの駆動能力を変更してもよ
い。
て消費電力をしたが、スピード等に着眼して駆動セルの
性能を改善するため駆動セルの駆動能力を変更してもよ
い。
【００１４】また本実施例では、駆動セルが駆動すべき
対象である次段のセルを１つにしたが、複数にしても構
わなく、本発明と同様に駆動セルの駆動能力を変更すれ
ばよい。
対象である次段のセルを１つにしたが、複数にしても構
わなく、本発明と同様に駆動セルの駆動能力を変更すれ
ばよい。
【００１５】また本実施例では、一つのＣの値に対して
行なったが、Ｃが異なった値についても同様である。ま
た、駆動セルの駆動能力もＳ２と、Ｓ３のものについて
のみ行なったが、異なった複数の駆動能力について行な
っても同じである。
行なったが、Ｃが異なった値についても同様である。ま
た、駆動セルの駆動能力もＳ２と、Ｓ３のものについて
のみ行なったが、異なった複数の駆動能力について行な
っても同じである。
【００１６】また、ここでは駆動セルを置き換えるとし
たが、セルの駆動能力が可変であるものとして、駆動能
力を自由に変更するような方法を用いてもよい。
たが、セルの駆動能力が可変であるものとして、駆動能
力を自由に変更するような方法を用いてもよい。
【００１７】
【発明の効果】以上のように本発明は、複数のスタンダ
ードセルを用いて、自動配置配線を行なう集積回路設計
方法において、自動配置配線を実行して、その後レイア
ウトパターンを得て、このレイアウトより得られたスタ
ンダードセルの出力端子に付加された配線パターンの配
線負荷容量と、この配線パターンに接続された次段のス
タンダードセルの入力ゲート容量とを合わせて、前記ス
タンダードセルの出力端子にかかる全負荷容量での前記
次段の入力ゲート容量の占める割合により、前記スタン
ダードセルをレイアウト上で駆動能力が最適なものに変
更することで、回路の性能を改善（低消費電力化設計を
含む）することができる。
ードセルを用いて、自動配置配線を行なう集積回路設計
方法において、自動配置配線を実行して、その後レイア
ウトパターンを得て、このレイアウトより得られたスタ
ンダードセルの出力端子に付加された配線パターンの配
線負荷容量と、この配線パターンに接続された次段のス
タンダードセルの入力ゲート容量とを合わせて、前記ス
タンダードセルの出力端子にかかる全負荷容量での前記
次段の入力ゲート容量の占める割合により、前記スタン
ダードセルをレイアウト上で駆動能力が最適なものに変
更することで、回路の性能を改善（低消費電力化設計を
含む）することができる。
【図１】本発明の一実施例における集積回路設計方法の
対象回路のブロック図
対象回路のブロック図
【図２】同実施例における、ｉとＣｇ／（Ｃｇ＋Ｃｌ）
の関係を示す特性図
の関係を示す特性図
【符号の説明】 １１ 前段セル １２ 駆動セル １３ 次段セル Ｃｌ 配線負荷容量 Ｃｇ 入力ゲート容量
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (2)
- 【請求項１】複数のセルを用いて自動配置配線をおこな
う集積回路設計方法において、自動配置配線を実行して
得られたレイアウトより、ある駆動セルの出力端子に付
加された配線パターンの配線負荷容量と、この配線パタ
ーンに接続された次段のセルの入力ゲート容量とを合わ
せた全負荷容量中での、前記次段のセルの入力ゲート容
量の占める割合により、前記駆動セルの性能を表す消費
電力を改善するように回路シミュレータの結果を用いて
前記駆動セルの駆動能力を変更することを特徴とする集
積回路設計方法。 - 【請求項２】前記次段のセルが複数であることを特徴と
する請求項１記載の集積回路設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05205006A JP3102216B2 (ja) | 1993-08-19 | 1993-08-19 | 集積回路設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05205006A JP3102216B2 (ja) | 1993-08-19 | 1993-08-19 | 集積回路設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758206A JPH0758206A (ja) | 1995-03-03 |
| JP3102216B2 true JP3102216B2 (ja) | 2000-10-23 |
Family
ID=16499895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05205006A Expired - Fee Related JP3102216B2 (ja) | 1993-08-19 | 1993-08-19 | 集積回路設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3102216B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004327864A (ja) | 2003-04-25 | 2004-11-18 | Matsushita Electric Ind Co Ltd | 半導体集積回路の低消費電力化設計方法 |
-
1993
- 1993-08-19 JP JP05205006A patent/JP3102216B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758206A (ja) | 1995-03-03 |
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