JPH0865122A - Changeover circuit - Google Patents
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- JPH0865122A JPH0865122A JP19961394A JP19961394A JPH0865122A JP H0865122 A JPH0865122 A JP H0865122A JP 19961394 A JP19961394 A JP 19961394A JP 19961394 A JP19961394 A JP 19961394A JP H0865122 A JPH0865122 A JP H0865122A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体回路における切換
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching circuit in a semiconductor circuit.
【０００２】[0002]
【従来の技術】図２に従来の切換回路の一例を示す。入
力端子１はバイアス回路２とトランジスタ２０のベース
に接続され、トランジスタ２０のコレクタは基準電位に
接続されトランジスタ２０のエミッタは抵抗２５を介し
て電源に接続されると共に抵抗２６と抵抗２７に接続さ
れる。抵抗２６の他端はトランジスタ２３のベースとト
ランジスタ２１のコレクタに接続される。抵抗２７の他
端はトランジスタ２４のベースとトランジスタ２２のコ
レクタに接続される。トランジスタ２３のコレクタは電
源に接続され、トランジスタ２３のエミッタは、抵抗２
８を介して基準電位に接続されると共に出力端子１７に
接続される。トランジスタ２１のベースは制御端子３０
に接続されトランジスタ２１のエミッタは基準電位に接
続される。トランジスタ２４のコレクタは電源に接続さ
れ、トランジスタ２４のエミッタは抵抗２９を介して基
準電位に接続されると共に出力端子１８に接続される。
トランジスタ２２のベースは制御端子３１に接続され、
トランジスタ２２のエミッタは基準電位に接続される。2. Description of the Related Art FIG. 2 shows an example of a conventional switching circuit. The input terminal 1 is connected to the bias circuit 2 and the base of the transistor 20, the collector of the transistor 20 is connected to the reference potential, the emitter of the transistor 20 is connected to the power supply via the resistor 25, and to the resistors 26 and 27. It The other end of the resistor 26 is connected to the base of the transistor 23 and the collector of the transistor 21. The other end of the resistor 27 is connected to the base of the transistor 24 and the collector of the transistor 22. The collector of the transistor 23 is connected to the power supply, and the emitter of the transistor 23 has a resistor 2
It is connected to the reference potential through 8 and is also connected to the output terminal 17. The base of the transistor 21 is the control terminal 30
And the emitter of the transistor 21 is connected to the reference potential. The collector of the transistor 24 is connected to the power supply, and the emitter of the transistor 24 is connected to the reference potential via the resistor 29 and the output terminal 18.
The base of the transistor 22 is connected to the control terminal 31,
The emitter of the transistor 22 is connected to the reference potential.
【０００３】次に上述した従来の回路の動作を説明す
る。入力端子１に加えられた入力信号を出力端子１７に
出力し、出力端子１８に出力させない場合は、制御端子
３０の電位を下げてトランジスタ２１をカットオフ状態
にすることによりトランジスタ２３をオン状態にし、一
方、制御端子３１の電位を上げてトランジスタ２２をオ
ン状態にすることによりトランジスタ２４をカットオフ
状態にする。逆に入力信号を出力端子１８に出力し、出
力端子１７に出力させない場合は、制御端子３０の電位
を上げることによりトランジスタ２１をオン状態にする
ことによりトランジスタ２３をカットオフ状態にし、制
御端子３１の電位を下げてトランジスタ２２をカットオ
フ状態にしトランジスタ２４をオン状態にする。トラン
ジスタ２０、トランジスタ２３、トランジスタ２４はい
ずれもエミッタフォロワ形式なので、出力端子１７また
は出力端子１８に現れる信号は入力信号と極性が同じ
で、振幅もほとんどかわらない。Next, the operation of the above-mentioned conventional circuit will be described. When the input signal applied to the input terminal 1 is output to the output terminal 17 and is not output to the output terminal 18, the potential of the control terminal 30 is lowered and the transistor 21 is cut off to turn on the transistor 23. On the other hand, by raising the potential of the control terminal 31 to turn on the transistor 22, the transistor 24 is turned off. On the contrary, when the input signal is output to the output terminal 18 and is not output to the output terminal 17, the potential of the control terminal 30 is raised to turn on the transistor 21 to cut off the transistor 23 and the control terminal 31. And the transistor 24 is turned off and the transistor 24 is turned on. Since the transistor 20, the transistor 23, and the transistor 24 are all emitter follower type, the signal appearing at the output terminal 17 or the output terminal 18 has the same polarity as the input signal, and the amplitude is almost unchanged.
【０００４】しかしながら、上述した従来の切換回路で
は、出力端子の一方のみに信号を出力するために制御端
子３０と制御端子３１の２つの端子を制御しなければな
らない。またトランジスタ２３のベース・コレクタ間容
量やこの回路を半導体集積回路で実現する場合に生じる
トランジスタ２１のコレクタと基板間の容量等と抵抗２
６とで、低域通過フィルタを作るので、トランジスタ２
３のベースに加えられる信号の高周波が減衰する。した
がって、ビデオ信号等かなり高い周波数を含む信号をこ
の回路で切り換えると、信号の高域が減衰するおそれが
ある。抵抗２６の値を小さくすれば、この低域通過フィ
ルタのカットオフ周波数を高くすることができるが、信
号を出力端子１８に切り換えて出力する場合トランジス
タ２１をオン状態にするので、抵抗２６の抵抗値が小さ
いと、抵抗２６を流れる電流が大きくなってしまう。し
たがって、消費電流を少なくするためには抵抗２６はあ
まり小さくできないので、信号の高域が減衰するのは避
けがたいという問題点がある。However, in the conventional switching circuit described above, the two terminals of the control terminal 30 and the control terminal 31 must be controlled in order to output the signal to only one of the output terminals. In addition, the base-collector capacitance of the transistor 23, the capacitance between the collector and the substrate of the transistor 21 which occurs when this circuit is realized by a semiconductor integrated circuit, and the resistor 2
6 and 6 make a low pass filter, so transistor 2
The high frequencies of the signal applied to the base of 3 are attenuated. Therefore, when a signal including a considerably high frequency such as a video signal is switched by this circuit, the high frequency band of the signal may be attenuated. The cutoff frequency of this low pass filter can be increased by reducing the value of the resistor 26. However, when the signal is switched to the output terminal 18 and output, the transistor 21 is turned on. When the value is small, the current flowing through the resistor 26 becomes large. Therefore, since the resistance 26 cannot be made too small in order to reduce the current consumption, it is unavoidable that the high frequency band of the signal is attenuated.
【０００５】また、これを解決する手段の一例として、
特公平５−４２８５０号公報に記載されている技術があ
り、図３にその切換回路を示す。この切換回路ではスイ
ッチ回路４０を基準電位側に接続するとトランジスタ３
４がオン状態になり信号は出力端子１７に現れる。一方
トランジスタ３５のコレクタが基準電位となり、ベース
・コレクタ接合が順バイアスになるので導通し、トラン
ジスタ３３のエミッタの電位はほぼ０．７Ｖにある。し
たがってトランジスタ３３はカットオフ状態になり出力
端子１８に信号は現れない。またスイッチ回路４０を電
源側に接続するとトランジスタ３５がオン状態になり出
力端子１８に信号が現れる。一方トランジスタ３４のコ
レクタ・ベース接合が順バイアスになるので導通し、ト
ランジスタ３２のエミッタの電位は電源電位−０．７Ｖ
になる。したがってトランジスタ３２がカットオフ状態
になり出力端子１７に信号は現れない。また、トランジ
スタ３２のエミッタとトランジスタ３４のベースの間と
トランジスタ３３のエミッタとトランジスタ３５のベー
ス間に抵抗が入らないので、入力信号の高周波成分も減
衰しないという特長があった。Further, as an example of means for solving this,
There is a technique described in JP-B-5-42850, and a switching circuit thereof is shown in FIG. In this switching circuit, the transistor 3 is connected when the switch circuit 40 is connected to the reference potential side.
4 is turned on and the signal appears at the output terminal 17. On the other hand, since the collector of the transistor 35 becomes the reference potential and the base-collector junction becomes forward biased, the transistor 35 becomes conductive, and the potential of the emitter of the transistor 33 is approximately 0.7V. Therefore, the transistor 33 is cut off and no signal appears at the output terminal 18. When the switch circuit 40 is connected to the power supply side, the transistor 35 is turned on and a signal appears at the output terminal 18. On the other hand, since the collector-base junction of the transistor 34 becomes forward bias, the transistor 34 becomes conductive, and the potential of the emitter of the transistor 32 becomes -0.7 V of the power source potential.
become. Therefore, the transistor 32 is cut off and no signal appears at the output terminal 17. Further, since no resistance is inserted between the emitter of the transistor 32 and the base of the transistor 34 and between the emitter of the transistor 33 and the base of the transistor 35, there is a feature that the high frequency component of the input signal is not attenuated.
【０００６】しかしながらこの切換回路では、スイッチ
回路４０を基準電位側に接続するとトランジスタ３４が
オン状態になり信号は出力端子１７に現れる。一方トラ
ンジスタ３５は、コレクタが基準電位なので、過飽和と
なりベース電位を引き下げるため、トランジスタ３３は
カットオフ状態になり出力端子１８に信号は現れない。
またスイッチ回路４０を電源側に接続するとトランジス
タ３５がオン状態になり出力端子１８に信号が現れる。
一方トランジスタ３４は、コレクタが電源電位なので、
過飽和となりベース電位を引き上げるため、トランジス
タ３２はカットオフ状態になり出力端子１７に信号は現
れない。しかし、スイッチ回路４０が電源に接続された
とき、トランジスタ３２のエミッタ電位は、電源電位−
０．７Ｖの電位がかかり、またスイッチ回路４０を基準
電位側に接続させたとき、トランジスタ３３のエミッタ
電位は、０．７Ｖの電位がかかる。スイッチ回路４０を
基準電位側に接続したとき、バイアス回路２の電位が大
きければ、トランジスタ３３のベース・エミッタ間に
は、大きな逆バイアスがかかり、トランジスタ特性を劣
化させる。これを防ぐのにバイアス回路の電位を小さく
すればよいが、スイッチ回路４０が電源に接続された場
合、バイアス回路の電位を小さくしておくと、トランジ
スタ３２のベース・エミッタ間に大きな逆バイアスがか
かってしまい、同じようにトランジスタ特性が劣化す
る。上述の様に、本例では、トランジスタが、過飽和に
なり、したがって寄生素子による異常動作の恐れがある
こと、およびトランジスタ特性の劣化は避けることがで
きないため、集積化には適さないと言う問題があった。However, in this switching circuit, when the switch circuit 40 is connected to the reference potential side, the transistor 34 is turned on and a signal appears at the output terminal 17. On the other hand, since the collector of the transistor 35 has the reference potential, the transistor 35 is oversaturated and the base potential is lowered, so that the transistor 33 is cut off and no signal appears at the output terminal 18.
When the switch circuit 40 is connected to the power supply side, the transistor 35 is turned on and a signal appears at the output terminal 18.
On the other hand, since the collector of the transistor 34 has the power supply potential,
Since it becomes oversaturated and the base potential is raised, the transistor 32 is cut off and no signal appears at the output terminal 17. However, when the switch circuit 40 is connected to the power source, the emitter potential of the transistor 32 becomes −the power source potential −.
A potential of 0.7 V is applied, and when the switch circuit 40 is connected to the reference potential side, the emitter potential of the transistor 33 is 0.7 V. When the switch circuit 40 is connected to the reference potential side and the potential of the bias circuit 2 is large, a large reverse bias is applied between the base and the emitter of the transistor 33, which deteriorates the transistor characteristics. To prevent this, the potential of the bias circuit may be reduced, but if the potential of the bias circuit is reduced when the switch circuit 40 is connected to the power supply, a large reverse bias is generated between the base and emitter of the transistor 32. Therefore, the transistor characteristics are similarly deteriorated. As described above, in this example, the transistor is oversaturated, there is a risk of abnormal operation due to a parasitic element, and deterioration of the transistor characteristics cannot be avoided, which is not suitable for integration. there were.
【０００７】[0007]
【発明が解決しようとする課題】上述したように、図２
の切換回路では信号の高域が減衰するのは避けがたいと
いう問題がある。また図３の切換回路例では、トランジ
スタの過飽和動作及びトランジスタの特性劣化を伴うた
め、集積化に適さないという問題があった。As described above, as shown in FIG.
There is a problem in that it is unavoidable that the high frequency band of the signal is attenuated in the switching circuit. Further, in the switching circuit example of FIG. 3, there is a problem that it is not suitable for integration because the transistor is oversaturated and the characteristics of the transistor are deteriorated.
【０００８】それ故に本発明の課題は、周波数特性が良
好で、かつ消費電力も小さくて、集積回路に適した切換
回路を提供することにある。Therefore, an object of the present invention is to provide a switching circuit which has good frequency characteristics and low power consumption and which is suitable for an integrated circuit.
【０００９】[0009]
【課題を解決するための手段】本発明の切換回路は、第
１の入力端子が、バイアス回路と第１のトランジスタの
ベースと第２のトランジスタのベースに接続され、前記
第１のトランジスタのエミッタは、第１の抵抗を介して
電源に接続されると共に、第３のトランジスタのベース
に接続され、前記第１のトランジスタのコレクタは基準
電位に接続され、前記第２のトランジスタのエミッタ
は、第２の抵抗を介して基準電位に接続されると共に第
４のトランジスタのベースに接続され、前記第２のトラ
ンジスタのコレクタは電源に接続され、前記第３のトラ
ンジスタのエミッタは、第３の抵抗を介して基準電位に
接続されると共に、第５のトランジスタのベースに接続
され、第１の出力端子にも接続され、前記第３のトラン
ジスタのコレクタは、電源に接続され前記第４のトラン
ジスタのエミッタは、第４の抵抗を介して電源と接続さ
れると共に、第６のトランジスタのベースに接続されか
つ第２の出力端子にも接続される。前記第４のトランジ
スタのコレクタは、基準電位に接続され、前記第５のト
ランジスタのエミッタは、第５の抵抗を介して基準電位
に接続されると共に、前記第３のトランジスタのベース
と前記第１のトランジスタのエミッタと前記第１の抵抗
に接続され、前記第５のトランジスタのコレクタは、第
７のトランジスタのエミッタと接続され、前記第７のト
ランジスタのコレクタは電源に接続され、前記第６のト
ランジスタのエミッタは、第８のトランジスタのコレク
タと接続されると共に、前記第４のトランジスタのベー
スと前記第２のトランジスタのエミッタと前記第２の抵
抗と接続され、前記第６のトランジスタのコレクタは、
基準電位に接続され、前記第８のトランジスタのエミッ
タは第６の抵抗を介して電源と接続されている。前記第
７のトランジスタと第８のトランジスタのベースは、そ
れぞれ相互接続され、第２の入力端子と接続されている
構造を有し、前記第２の入力端子により前記第７のトラ
ンジスタと第８のトランジスタを制御することにより、
前記第１の出力端子と前記第２の出力端子を切り換えて
出力することを特徴とする。In a switching circuit according to the present invention, a first input terminal is connected to a bias circuit, a base of a first transistor and a base of a second transistor, and an emitter of the first transistor. Is connected to a power supply via a first resistor and to the base of a third transistor, the collector of the first transistor is connected to a reference potential, and the emitter of the second transistor is Is connected to a reference potential via a resistor 2 and to the base of a fourth transistor, the collector of the second transistor is connected to a power supply, and the emitter of the third transistor is connected to the third resistor. Connected to the reference potential via the base of the fifth transistor, and also connected to the first output terminal, the collector of the third transistor is The emitter of the fourth transistor is connected to the power supply is connected to the power supply through a fourth resistor is also connected to the sixth connection to and a second output terminal to the base of the transistor. The collector of the fourth transistor is connected to a reference potential, the emitter of the fifth transistor is connected to the reference potential via a fifth resistor, and the base of the third transistor and the first transistor are connected to each other. The emitter of the transistor is connected to the first resistor, the collector of the fifth transistor is connected to the emitter of the seventh transistor, the collector of the seventh transistor is connected to the power supply, and The emitter of the transistor is connected to the collector of the eighth transistor, the base of the fourth transistor, the emitter of the second transistor and the second resistor, and the collector of the sixth transistor. ,
It is connected to a reference potential, and the emitter of the eighth transistor is connected to the power supply via the sixth resistor. The bases of the seventh transistor and the eighth transistor have a structure in which they are connected to each other and are connected to the second input terminal, respectively, and the seventh input transistor and the eighth input terminal are connected by the second input terminal. By controlling the transistor,
It is characterized in that the first output terminal and the second output terminal are switched to output.
【００１０】また本発明の切換回路は、電源及び基準電
位間に互いに並列に接続された第１及び第２の入力トラ
ンジスタと、前記第１及び第２の入力トランジスタのベ
ースに接続された入力端子と、前記第１の入力トランジ
スタと電源との間にベースを接続された第１の出力トラ
ンジスタと、前記第２の入力トランジスタと基準電位と
の間にベースを接続された第２の出力トランジスタと、
前記第１の出力トランジスタと基準電位との間に接続さ
れ第１の出力信号を出力するための第１の出力端子と、
前記第２の出力トランジスタと電源との間に接続され第
２の出力信号を出力するための第２の出力端子と、制御
信号を入力するための制御端子と、前記第１の出力信号
と前記制御信号とに基づき第１の帰還信号を生成し、該
第１の帰還信号を前記第１の出力トランジスタのベース
に帰還させる第１の帰還回路と、前記第２の出力信号と
前記制御信号とに基づき第２の帰還信号を生成し、該第
２の帰還信号を前記第２の出力トランジスタのベースに
帰還させる第２の帰還回路とを含むことを特徴とする。Further, the switching circuit of the present invention includes first and second input transistors connected in parallel between a power supply and a reference potential, and an input terminal connected to the bases of the first and second input transistors. A first output transistor having a base connected between the first input transistor and a power supply; and a second output transistor having a base connected between the second input transistor and a reference potential. ,
A first output terminal connected between the first output transistor and a reference potential for outputting a first output signal;
A second output terminal connected between the second output transistor and a power supply for outputting a second output signal; a control terminal for inputting a control signal; the first output signal; A first feedback circuit for generating a first feedback signal based on a control signal and feeding the first feedback signal back to the base of the first output transistor; the second output signal and the control signal; A second feedback circuit for generating a second feedback signal based on the above, and feeding the second feedback signal back to the base of the second output transistor.
【００１１】[0011]
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例による切換回路を示す。こ
の切換回路において、入力端子（第１の入力端子）１
が、バイアス回路２と第１のトランジスタ３のベースと
第２のトランジスタ４のベースに接続されている。第１
のトランジスタ３のエミッタは、第１の抵抗１２を介し
て電源に接続されると共に、第３のトランジスタ５のベ
ースに接続されている。第１のトランジスタ３のコレク
タは基準電位に接続されている。第２のトランジスタ４
のエミッタは、第２の抵抗１１を介して基準電位に接続
されると共に第４のトランジスタ６のベースに接続され
ている。第２のトランジスタ４のコレクタは電源に接続
されている。第３のトランジスタ５のエミッタは、第３
の抵抗１４を介して基準電位に接続されると共に、第５
のトランジスタ１０のベースに接続され、第１の出力端
子１７にも接続されている。第３のトランジスタ５のコ
レクタは電源に接続されている。第４のトランジスタ６
のエミッタは、第４の抵抗１３を介して電源と接続され
ると共に、第６のトランジスタ８のベースに接続されか
つ第２の出力端子１８にも接続されている。第４のトラ
ンジスタ６のコレクタは基準電位に接続されている。第
５のトランジスタ１０のエミッタは、第５の抵抗１６を
介して基準電位に接続されると共に、第３のトランジス
タ５のベースと第１のトランジスタ３のエミッタと第１
の抵抗１２に接続されている。第５のトランジスタ１０
のコレクタは、第７のトランジスタ９のエミッタと接続
されている。第７のトランジスタ９のコレクタは電源に
接続されている。第６のトランジスタ８のエミッタは、
第８のトランジスタ７のコレクタと接続されると共に、
第４のトランジスタ６のベースと前記第２のトランジス
タ４のエミッタと第２の抵抗１１と接続されている。第
６のトランジスタ８のコレクタは基準電位に接続されて
いる。第８のトランジスタ７のエミッタは第６の抵抗１
５を介して電源と接続されている。第７のトランジスタ
９と第８のトランジスタ７のベースは、それぞれ相互接
続され、制御端子（第２の入力端子）１９と接続されて
いる。こうして第２の入力端子１９により第７のトラン
ジスタ９と第８のトランジスタ７を制御することによ
り、第１の出力端子１７と第２の出力端子１８を切り換
えて出力するようにしている。The present invention will be described below with reference to the drawings. FIG. 1 shows a switching circuit according to an embodiment of the present invention. In this switching circuit, the input terminal (first input terminal) 1
Are connected to the bias circuit 2, the base of the first transistor 3 and the base of the second transistor 4. First
The emitter of the transistor 3 is connected to the power supply via the first resistor 12 and is also connected to the base of the third transistor 5. The collector of the first transistor 3 is connected to the reference potential. Second transistor 4
The emitter of is connected to the reference potential via the second resistor 11 and is also connected to the base of the fourth transistor 6. The collector of the second transistor 4 is connected to the power supply. The emitter of the third transistor 5 has a third
Is connected to the reference potential via the resistor 14 of
Is connected to the base of the transistor 10 and is also connected to the first output terminal 17. The collector of the third transistor 5 is connected to the power supply. Fourth transistor 6
The emitter of is connected to the power source through the fourth resistor 13, and is connected to the base of the sixth transistor 8 and also to the second output terminal 18. The collector of the fourth transistor 6 is connected to the reference potential. The emitter of the fifth transistor 10 is connected to the reference potential via the fifth resistor 16, and the base of the third transistor 5, the emitter of the first transistor 3 and the first transistor 3 are connected to each other.
Is connected to the resistor 12. Fifth transistor 10
The collector of is connected to the emitter of the seventh transistor 9. The collector of the seventh transistor 9 is connected to the power supply. The emitter of the sixth transistor 8 is
While being connected to the collector of the eighth transistor 7,
The base of the fourth transistor 6, the emitter of the second transistor 4 and the second resistor 11 are connected. The collector of the sixth transistor 8 is connected to the reference potential. The emitter of the eighth transistor 7 is the sixth resistor 1
It is connected to the power source through 5. The bases of the seventh transistor 9 and the eighth transistor 7 are connected to each other and to the control terminal (second input terminal) 19. In this way, by controlling the seventh transistor 9 and the eighth transistor 7 by the second input terminal 19, the first output terminal 17 and the second output terminal 18 are switched to output.
【００１２】即ち、上述した切換回路は、電源及び基準
電位間に互いに並列に接続された二つのトランジスタ
（第１及び第２の入力トランジスタ）３，４と、これら
のトランジスタ３，４のベースに接続された入力端子１
と、トランジスタ３と電源との間にベースを接続された
トランジスタ（第１の出力トランジスタ）５と、トラン
ジスタ４と基準電位との間にベースを接続されたトラン
ジスタ（第２の出力トランジスタ）６と、トランジスタ
５と基準電位との間に接続され第１の出力信号を出力す
るための第１の出力端子１７と、トランジスタ６と電源
との間に接続され第２の出力信号を出力するための第２
の出力端子１８と、制御信号を入力するための制御端子
１９と、第１の出力信号と制御信号とに基づき第１の帰
還信号を生成し、該第１の帰還信号をトランジスタ５の
ベースに帰還させる第１の帰還回路と、第２の出力信号
と制御信号とに基づき第２の帰還信号を生成し、該第２
の帰還信号をトランジスタ６のベースに帰還させる第２
の帰還回路とを含む構成になっている。That is, the above-mentioned switching circuit has two transistors (first and second input transistors) 3 and 4 connected in parallel between the power supply and the reference potential, and the bases of these transistors 3 and 4. Input terminal 1 connected
A transistor (first output transistor) 5 whose base is connected between the transistor 3 and a power source; and a transistor (second output transistor) 6 whose base is connected between the transistor 4 and a reference potential. , A first output terminal 17 connected between the transistor 5 and the reference potential for outputting the first output signal, and a second output signal connected between the transistor 6 and the power supply for outputting the second output signal. Second
Output terminal 18, a control terminal 19 for inputting a control signal, a first feedback signal is generated based on the first output signal and the control signal, and the first feedback signal is applied to the base of the transistor 5. A first feedback circuit for feeding back, a second feedback signal is generated based on the second output signal and the control signal, and the second feedback signal is generated.
Second, the feedback signal of is fed back to the base of the transistor 6.
It is configured to include a feedback circuit of.
【００１３】ここで、前記第１の帰還回路は電源及び基
準電位間に直列に接続された二つのトランジスタ（第１
及び第２の帰還用トランジスタ）９，１０を含んでい
る。トランジスタ９はベースを制御端子１９に接続され
ている。トランジスタ１０はベースを出力トランジスタ
５と基準電位との間に接続されている。さらにトランジ
スタ１０と基準電位との間をトランジスタ５のベースに
接続している。一方、前記第２の帰還回路は互いに直列
に接続された二つのトランジスタ（第３及び第４の帰還
用トランジスタ）７，８を含んでいる。トランジスタ７
はベースを制御端子１９に接続されている。トランジス
タ８はベースをトランジスタ６と電源との間に接続され
ている。さらにトランジスタ７，８の間をトランジスタ
６のベースに接続している。Here, the first feedback circuit includes two transistors (the first feedback circuit) connected in series between a power source and a reference potential.
And second feedback transistors) 9 and 10. The base of the transistor 9 is connected to the control terminal 19. The base of the transistor 10 is connected between the output transistor 5 and the reference potential. Further, the base of the transistor 5 is connected between the transistor 10 and the reference potential. On the other hand, the second feedback circuit includes two transistors (third and fourth feedback transistors) 7 and 8 which are connected in series with each other. Transistor 7
Has its base connected to the control terminal 19. The transistor 8 has its base connected between the transistor 6 and the power supply. Further, the base of the transistor 6 is connected between the transistors 7 and 8.
【００１４】この切換回路において、入力端子１に加え
られた入力信号を第１の出力端子１７に出力し、第２の
出力端子１８に出力させない場合は、制御端子１９の電
位を下げてトランジスタ９をカットオフ状態にし、トラ
ンジスタ７をオン状態にすることによりトランジスタ４
のベース・エミッタ間は、０．７Ｖだけ逆にバイアスさ
れ、カットオフ状態となるので、トランジスタ４は過飽
和素子にはならない。また、トランジスタ９がカットオ
フ状態なので、トランジスタ１０もカットオフ状態とな
ることにより、トランジスタ３は、オン状態となり入力
信号は、第１の出力端子１７に出力される。次に入力端
子１に加えられた入力信号を第２の出力端子１８に出力
させ、第１の出力端子１７に出力させない場合、制御端
子１９の電位を上げることによりトランジスタ７は、カ
ットオフ状態となりトランジスタ９は、オン状態とな
る。これによりトランジスタ３のベース・エミッタ間
は、０．７Ｖだけ逆バイアスされカットオフ状態となる
ので、トランジスタ３は過飽和素子にはならない。ま
た、トランジスタ７がカットオフ状態なので、トランジ
スタ８もカットオフ状態となり、これによりトランジス
タ４は、オン状態となり入力信号は、第２の出力端子１
８に出力される。またトランジスタ３のエミッタとトラ
ンジスタ５のベース間、及びトランジスタ４のエミッタ
とトランジスタ６のベース間に抵抗が入らないので、入
力信号の高周波成分も減衰しない。しかもトランジスタ
３，４，５，６，７，１０のエミッタ抵抗値を任意に決
めることにより、消費電流も少なくすることができ、集
積回路には最適である。In this switching circuit, when the input signal applied to the input terminal 1 is output to the first output terminal 17 and is not output to the second output terminal 18, the potential of the control terminal 19 is lowered and the transistor 9 is turned on. Is turned off and the transistor 7 is turned on.
Since the base-emitter is reversely biased by 0.7 V and is in a cut-off state, the transistor 4 does not become an oversaturation element. Further, since the transistor 9 is in the cutoff state, the transistor 10 is also in the cutoff state, so that the transistor 3 is turned on and the input signal is output to the first output terminal 17. Next, when the input signal applied to the input terminal 1 is output to the second output terminal 18 and is not output to the first output terminal 17, the potential of the control terminal 19 is raised to turn the transistor 7 into a cutoff state. The transistor 9 is turned on. As a result, the base-emitter of the transistor 3 is reverse-biased by 0.7 V and is in a cut-off state, so that the transistor 3 does not become an oversaturation element. Further, since the transistor 7 is in the cut-off state, the transistor 8 is also in the cut-off state, so that the transistor 4 is in the on state and the input signal is the second output terminal 1
8 is output. Further, since no resistance is inserted between the emitter of the transistor 3 and the base of the transistor 5 and between the emitter of the transistor 4 and the base of the transistor 6, the high frequency component of the input signal is not attenuated. Moreover, the current consumption can be reduced by arbitrarily determining the emitter resistance values of the transistors 3, 4, 5, 6, 7, and 10, which is optimal for an integrated circuit.
【００１５】[0015]
【発明の効果】以上説明したように本発明の切換回路は
制御端子１つで、信号の出力端子を切り換えることがで
き、消費電流が少なく、信号の高周波成分が減衰しない
という特徴があり、集積化に適している。これらの特徴
はビデオ信号等の高周波を含む信号を切り換える場合に
特に効果的である。As described above, the switching circuit of the present invention is characterized in that the output terminal of a signal can be switched with one control terminal, the current consumption is small, and the high frequency component of the signal is not attenuated. Suitable for These features are particularly effective when switching signals including high frequencies such as video signals.
【図１】本発明の一実施例による切換回路の回路図。FIG. 1 is a circuit diagram of a switching circuit according to an embodiment of the present invention.
【図２】従来の切換回路の一例の回路図。FIG. 2 is a circuit diagram of an example of a conventional switching circuit.
【図３】従来の切換回路の他例の回路図。FIG. 3 is a circuit diagram of another example of a conventional switching circuit.
１ 入力端子 １７ 第１の出力端子 １８ 第２の出力端子 １９，３０，３１，４１ 制御端子 ３〜１０，２０〜２４，３２〜３５ トランジスタ １１〜１６，２５〜２９，３６〜３９ 抵抗 ２ バイアス回路 ４０ スイッチ回路 1 Input Terminal 17 1st Output Terminal 18 2nd Output Terminal 19, 30, 31, 41 Control Terminal 3-10, 20-24, 32-35 Transistor 11-16, 25-29, 36-39 Resistor 2 Bias Circuit 40 switch circuit
Claims (3)
のトランジスタのベースと第２のトランジスタのベース
に接続され、前記第１のトランジスタのエミッタは、第
１の抵抗を介して電源に接続されると共に、第３のトラ
ンジスタのベースに接続され、前記第１のトランジスタ
のコレクタは基準電位に接続され、前記第２のトランジ
スタのエミッタは、第２の抵抗を介して基準電位に接続
されると共に第４のトランジスタのベースに接続され、
前記第２のトランジスタのコレクタは電源に接続され、
前記第３のトランジスタのエミッタは、第３の抵抗を介
して基準電位に接続されると共に、第５のトランジスタ
のベースに接続され、第１の出力端子にも接続され、前
記第３のトランジスタのコレクタは、電源に接続され前
記第４のトランジスタのエミッタは、第４の抵抗を介し
て電源と接続されると共に、第６のトランジスタのベー
スに接続されかつ第２の出力端子にも接続され、前記第
４のトランジスタのコレクタは、基準電位に接続され、
前記第５のトランジスタのエミッタは、第５の抵抗を介
して基準電位に接続されると共に、前記第３のトランジ
スタのベースと前記第１のトランジスタのエミッタと前
記第１の抵抗に接続され、前記第５のトランジスタのコ
レクタは、第７のトランジスタのエミッタと接続され、
前記第７のトランジスタのコレクタは電源に接続され
て、前記第６のトランジスタのエミッタは、第８のトラ
ンジスタのコレクタと接続されると共に、前記第４のト
ランジスタのベースと前記第２のトランジスタのエミッ
タと前記第２の抵抗と接続され、前記第６のトランジス
タのコレクタは、基準電位に接続され、前記第８のトラ
ンジスタのエミッタは第６の抵抗を介して電源と接続さ
れて、前記第７のトランジスタと第８のトランジスタの
ベースは、それぞれ相互接続され、第２の入力端子と接
続されている構造を有し、前記第２の入力端子により前
記第７のトランジスタと第８のトランジスタを制御する
ことにより、前記第１の出力端子と前記第２の出力端子
を切り換えて出力することをを特徴とする切換回路。1. A first input terminal comprises a bias circuit and a first input terminal.
Connected to the base of the second transistor and the base of the second transistor, the emitter of the first transistor is connected to the power supply through the first resistor, and is also connected to the base of the third transistor. The collector of the first transistor is connected to the reference potential, the emitter of the second transistor is connected to the reference potential through the second resistor, and is also connected to the base of the fourth transistor,
The collector of the second transistor is connected to the power supply,
The emitter of the third transistor is connected to the reference potential through the third resistor, is connected to the base of the fifth transistor, and is also connected to the first output terminal. The collector is connected to the power supply, the emitter of the fourth transistor is connected to the power supply through the fourth resistor, and is also connected to the base of the sixth transistor and also to the second output terminal, The collector of the fourth transistor is connected to a reference potential,
The emitter of the fifth transistor is connected to a reference potential via a fifth resistor, and is also connected to the base of the third transistor, the emitter of the first transistor and the first resistor, The collector of the fifth transistor is connected to the emitter of the seventh transistor,
The collector of the seventh transistor is connected to a power supply, the emitter of the sixth transistor is connected to the collector of the eighth transistor, and the base of the fourth transistor and the emitter of the second transistor are connected. And a collector of the sixth transistor are connected to a reference potential, and an emitter of the eighth transistor is connected to a power source through a sixth resistor to connect the seventh transistor to the second resistor. The bases of the transistor and the eighth transistor are connected to each other and are connected to the second input terminal, and the second input terminal controls the seventh transistor and the eighth transistor. As a result, the switching circuit is configured to switch between the first output terminal and the second output terminal for output.
された第１及び第２の入力トランジスタと、前記第１及
び第２の入力トランジスタのベースに接続された入力端
子と、前記第１の入力トランジスタと電源との間にベー
スを接続された第１の出力トランジスタと、前記第２の
入力トランジスタと基準電位との間にベースを接続され
た第２の出力トランジスタと、前記第１の出力トランジ
スタと基準電位との間に接続され第１の出力信号を出力
するための第１の出力端子と、前記第２の出力トランジ
スタと電源との間に接続され第２の出力信号を出力する
ための第２の出力端子と、制御信号を入力するための制
御端子と、前記第１の出力信号と前記制御信号とに基づ
き第１の帰還信号を生成し、該第１の帰還信号を前記第
１の出力トランジスタのベースに帰還させる第１の帰還
回路と、前記第２の出力信号と前記制御信号とに基づき
第２の帰還信号を生成し、該第２の帰還信号を前記第２
の出力トランジスタのベースに帰還させる第２の帰還回
路とを含むことを特徴とする切換回路。2. A first and second input transistor connected in parallel between a power supply and a reference potential, an input terminal connected to the bases of the first and second input transistors, and the first A first output transistor having a base connected between an input transistor and a power supply; a second output transistor having a base connected between the second input transistor and a reference potential; and the first output A first output terminal connected between the transistor and the reference potential for outputting the first output signal; and a second output signal connected between the second output transistor and the power supply for outputting the second output signal Second output terminal, a control terminal for inputting a control signal, a first feedback signal is generated based on the first output signal and the control signal, and the first feedback signal is generated by the first feedback signal. 1 output transistor A first feedback circuit that feeds back to the base of the controller, a second feedback signal is generated based on the second output signal and the control signal, and the second feedback signal is output to the second feedback signal.
And a second feedback circuit that feeds back to the base of the output transistor of.
第１の帰還回路は電源及び基準電位間に直列に接続され
た第１及び第２の帰還用トランジスタを含み、前記第１
の帰還用トランジスタはベースを前記制御端子に接続さ
れており、前記第２の帰還用トランジスタはベースを前
記第１の出力トランジスタと基準電位との間に接続され
ており、さらに前記第２の帰還用トランジスタと基準電
位との間を前記第１の出力トランジスタのベースに接続
しており、一方、前記第２の帰還回路は互いに直列に接
続された第３及び第４の帰還用トランジスタを含み、前
記第３の帰還用トランジスタはベースを前記制御端子に
接続されており、前記第４の帰還用トランジスタはベー
スを前記第２の出力トランジスタと電源との間に接続さ
れており、さらに前記第３及び第４の帰還用トランジス
タの間を前記第２の出力トランジスタのベースに接続し
ていることを特徴とする切換回路。3. The switching circuit according to claim 2, wherein the first feedback circuit includes first and second feedback transistors connected in series between a power supply and a reference potential.
A feedback transistor of which the base is connected to the control terminal, a second feedback transistor of which the base is connected between the first output transistor and a reference potential, and the second feedback transistor Between the transistor for reference and the reference potential is connected to the base of the first output transistor, while the second feedback circuit includes third and fourth feedback transistors connected in series with each other, The base of the third feedback transistor is connected to the control terminal, the base of the fourth feedback transistor is connected between the second output transistor and the power supply, and the third feedback transistor is further connected to the control terminal. And a fourth feedback transistor is connected to the base of the second output transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199613A JP2674518B2 (en) | 1994-08-24 | 1994-08-24 | Switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6199613A JP2674518B2 (en) | 1994-08-24 | 1994-08-24 | Switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865122A true JPH0865122A (en) | 1996-03-08 |
| JP2674518B2 JP2674518B2 (en) | 1997-11-12 |
Family
ID=16410774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6199613A Expired - Lifetime JP2674518B2 (en) | 1994-08-24 | 1994-08-24 | Switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674518B2 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677151U (en) * | 1979-11-16 | 1981-06-23 | ||
| JPS62108615A (en) * | 1985-11-06 | 1987-05-19 | Nec Corp | Switching circuit |
| JPH03162122A (en) * | 1989-11-21 | 1991-07-12 | Matsushita Electric Ind Co Ltd | Switch circuit |
-
1994
- 1994-08-24 JP JP6199613A patent/JP2674518B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677151U (en) * | 1979-11-16 | 1981-06-23 | ||
| JPS62108615A (en) * | 1985-11-06 | 1987-05-19 | Nec Corp | Switching circuit |
| JPH03162122A (en) * | 1989-11-21 | 1991-07-12 | Matsushita Electric Ind Co Ltd | Switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674518B2 (en) | 1997-11-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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