JPH0851361A - 位相同期ループ用回路装置 - Google Patents

位相同期ループ用回路装置

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JPH0851361A
JPH0851361A JP7202649A JP20264995A JPH0851361A JP H0851361 A JPH0851361 A JP H0851361A JP 7202649 A JP7202649 A JP 7202649A JP 20264995 A JP20264995 A JP 20264995A JP H0851361 A JPH0851361 A JP H0851361A
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JP
Japan
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frequency
pll
circuit
frequency divider
phase
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Pending
Application number
JP7202649A
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English (en)
Inventor
Hans Eberhardt Kroebel
ハンス−エーベルハルト・クレーベル
Heinz Rinderle
ハインツ・リンデルレ
Hans Sapotta
ハンス・ザポツタ
Werner Nutz
ヴエルネル・ヌツツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TEMITSUKU TELEFUNKEN MICROELECTRON GmbH
Conti Temic Microelectronic GmbH
Original Assignee
TEMITSUKU TELEFUNKEN MICROELECTRON GmbH
Temic Telefunken Microelectronic GmbH
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Filing date
Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
    • H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Superheterodyne Receivers (AREA)

Abstract

(57)【要約】 【目的】 特に周波数変化の速度及び段階幅に関して有
利な持性を持つ簡単な位相同期ループ用回路装置を提供
する。 【構成】 位相同期ループ（ＰＬＬ）用回路装置は、位
相の安定した出力周波数を発生する１つのＰＬＬ主回路
部分３と、ＰＬＬ主回路部分３用の代替周波数として位
相の安定した基準周波数を発生する少なくとも２つのＰ
ＬＬ補助回路部分１，２と、ＰＬＬ補助回路剖分１，２
用の少なくとも１つの基準周波数を発生する基準回路部
分５とを持つている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、位相同期ループ用回路
装置に関する。
【０００２】
【従来の技術】位相同期ループ（ＰＬＬ）は、回路技術
特に電気通信及び無線技術においてますます頻繁に使用
される。なぜならば、これにより周波数選択過程が比較
的簡単に行われるからである。ＰＬＬでは、基準入力
端、位相比較器（電荷ポンプを持つ位相検出器）、制御
増幅器を持つループフイルタ、電圧制御発振器（ＶＣ
Ｏ）及び分周器によつて、出力周波数が基準入力端にか
かる基準周波数に対して位相を固定した関係にされる。
分周器の分周係数の変化によつてＶＣＯを同調させ、そ
れにより（安定な）出力周波数を特定の（規定可能な）
段階幅でラスタ化することができる。
【０００３】多くの適用事例において、出力周波数から
非常に速やかに代替周波数へ切換えられる（高い切換え
速度）と共に小さい段階幅で周波数変化を可能にするＰ
ＬＬ回路が必要とされる。例えは特に選局又はＲＤＳ付
き無線装置の無線受信機では、受信機はそれぞれの送信
機の異なる代替周波数へ精確かつ非常に速やかに設定さ
れねばならない。この代替周波数はドイツでは１００ｋ
Ｈｚのラスタで超短波周波数帯（８７．５ＭＨｚ・・・
１０８ＭＨｚ）にわたつて分布されている。しかし周波
数ラスタは可能な最高基準周波数に直接関係している
が、周波数変化の際立上り時間を決定するので、このよ
うなＰＬＬ回路の可能性は限られている。
【０００４】周波数変化の際短い跳踵時間を可能にする
ため、いわゆるＤＤＳ法（直接デイジタル合成）では、
発振周波数又は基準周波数が直接デイジタルに発生され
る。この場合高い回路費用、（高い費用に結びつく）所
要面積、大きい所要出力、及び回路全体の他の周波数選
択回路部分をＶＣＯに対してアナログに同調させること
ができる同調電圧のないことが欠点である。
【０００５】
【発明が解決しようとする課題】本発明の基礎になつて
いる課題は、前記の欠点を回避し特に周波数変化の速度
及び段階幅に関して有利な特性を持つ位相同期ループ用
回路装置を提供することである。
【０００６】
【課題を解決するための手段】この課題を解決するため
本発明による位相同期ループ用回路装置は、位相の安定
した出力周波数を発生するＰＬＬ主回路部分と、ＰＬＬ
主回路部分用の代替周波数として位相の安定した基準周
波数を発生する少なくとも２つのＰＬＬ補助回路部分
と、ＰＬＬ補助回路部分用の少なくとも１つの基準周波
数を発生する基準回路部分とを含んでいる。本発明の有
利な展開は従続請求項から明らかである。
【０００７】本発明による回路装置は、同調可能でラス
タ化可能な出力周波数を発生するＰＬＬ補助回路部分の
ほかに、ＰＬＬ主回路部分用の基準周波数を発生し従つ
て段階幅及びＰＬＬ主回路部分の次の出力周波数を規定
する少なくとも２つのＰＬＬ補助回路部分と、ＰＬＬ補
助回路部分用の基準周波数を発生する回路部分とを含ん
でいる。更に周波数変化を監視する評価回路を設けるこ
とができる。
【０００８】ＰＬＬ回路部分（ＰＬＬ主回路部分及びＰ
ＬＬ補助回路部分）は、それぞれ位相検出器、電荷ポン
プ、ループフイルタ、電圧制御発振器（ＶＣＯ）及び分
周器から成つている。位相検出器は、その出力端の回路
電圧を介して電荷ポンプを“デイジタル“に制御し、電
荷ポンプの電流は、ＰＬＬ回路部分が常にロツクされた
状態にあるように設定される。電荷ポンプと電圧制御発
振器との間にあるループフイルタ（例えば低域フイル
タ）は、電荷ポンプの外乱を抑制しかつＰＬＬ回路部分
の安定性を保証するのに投立つ。ループフイルタの出力
端にはＶＣＯ用のそれぞれの同調電圧が得られ、ＶＣＯ
の出力信号は位相の安定した出力周波数を形成する。こ
の出力周波数は位相検出器へ供給され、この帰還ループ
によりＰＬＬ回路部分の出力周波数が固定的に“ロック
“される。ＰＬＬ補助回路部分は、基準周波数を発生す
るため位相検出器の入力端にそれぞれ接続される可変分
周器と、ＰＬＬ補助回路部分の“ロツク“される（位相
の安定した）状態を検出するためのロツク検出器とを持
つている。ＰＬＬ補助回路部分は、位相検出器の両方の
入力端に接続される固定分周器又は切換え可能な分周器
と、位相検出器の他方の入力端に接続されかつ場合によ
つては評価回路により制御される切換え素子とを持つて
いる。
【０００９】ＰＬＬ補助回路部分によりそれぞれ出力信
号として発生される安定な基準周波数は、固有の発振周
波数を出力するＰＬＬ主回路部分へ代替周波数として与
えられ、必要に応じてＰＬＬ主回路部分の切換え素子を
介して、異なる代替周波数の間で非常に速やかに切換え
を行うことができ、この代替周波数が安定した周波数及
び位相で存在する時にのみ、他の周波数への切換えが可
能であるように、評価回路により切換え過程を制御する
ことができる。異なるＰＬＬ補助回路部分に出力周波数
の異なる周波数範囲を対応させて、周波数変化の際これ
らの周波数の万一の有害な相互影響を防止することがで
きる。
【００１０】代替周波数の前述した予備設定によつて、
特別な要求に応じて、速やかな切換え動作及び所望の段
階幅のために、ＰＬＬ補助回路部分の適当な変更により
ＰＬＬ回路装置を最適化することができる。更にＰＬＬ
回路部分の簡単な構成のため、ＰＬＬ回路装置を回路手
段及びチツプ面へ良好にかつ安価に集積することができ
る。
【００１１】
【実施例】位相同期ループの回路装置の実施例を図面に
ついて以下に説明する。例えば無線受信器に使用されて
２つの代替周波数の間で速やかな切換えを行う図１のＰ
ＬＬ回路装置は、発振周波数（出力周波数）ｆＯＵＴを
出力するＰＬＬ主回路部分３、ＰＬＬ主回路部分３用の
基準周波数ｆＡ１，ｆＡ２を発生する第１のＰＬＬ補助
回路部分１及び第２のＰＬＬ補助回路部分２、評価回路
としての回路部分４及びＰＬＬ補助回路部分１，２用の
基準周波数ｆＲを規定する基準回路部分５から成つてい
る。
【００１２】水晶発振器５１（周波数ｆＱ）及び可変分
周器５２を持つ基準回路部分５によつて、基準周波数ｆ
Ｒが発生されて、ＰＬＬ補助回路部分１，２へ供給され
る。例えば分周器５２の分周係数の変化により、水晶発
振器５１の４ＭＨｚの周波数ｆＱから、２．５ｋＨｚ又
は５ｋＨｚ又は１０ｋＨｚ又は２０ｋＨｚの基準周波数
ｆＲが発生される。この基準周波数ｆＲはＰＬＬ主回路
部分３にある分周器の分周係数を乗算されて、ＰＬＬ主
回路部分３の段階幅を生ずる。第１のＰＬＬ補助回路部
分１により第１の規定された出力周波数ｆＡ１が発生さ
れて、第１の基準周波数としてＰＬＬ主回路部分３の切
換え素子３９の第１の入力端へ供給される。これと同時
に可変分周器１４へ供給されるＶＣＯ１３の出力周波数
ｆＡ１は、この分周器１４により比較周波数ｆＶ１に分
周され、この比較周波数ｆＶ１は位相検出器１０におい
て基準回路部分５から与えられる基準周波数ｆＲと比較
され、この位相比較の結果が位相検出器１０の制御出力
端を介して電荷ポンプ又はループフイルタ１１及びルー
プ増幅器１２へ供給され、このループ増幅器の出力信号
（同調電圧）Ｕ１がＶＣＯ１３の出力周波数ｆＡ１を再
制御する。第１のロツク検出器１７を介して位相検出器
１０の位相偏差が検出される。ロツク検出器１７の出力
端には、第１のＰＬＬ補助回路部分１が位相を固定され
て動作する（ロツクされている）か否かに応じてデイジ
タル出力信号ＬＤ１が出力される。
【００１３】第１のＰＬＬ補助回路部分１とは全く無関
係に設定可能な第２のＰＬＬ補助回路部分２により、第
２の規定された出力周波数ｆＡ２が発生され、第２の基
準周波数としてＰＬＬ主回路部分３の切換え素子３９の
第２の入力端へ供給される。同時にＶＣＯ２３の出力周
波数ｆＡ２は可変分周器２４へ供給され、この分周器に
より比較周波数ｆＶ２に分周され、この可変分周器２４
の出力信号（分周された比較周波数ｆＶ２）は、位相検
出器２０において基準回路部分５の基準周波数ｆＲと比
較され、このループ増輻器の出力信号（同調電圧Ｕ２）
がＶＣＯ２３を制御し、従つて出力周波数ｆＡ２を再制
御する。同時に位相比較の結果が第２のロツク検出器２
７により評価され、このロツク検出器のデイジタル出力
信号ＬＤ２から、第２のＰＬＬ補助回路部分２が位相を
固定されて動作するか否かが確認される。
【００１４】ＰＬＬ主回路部分３は出力周波数ｆＯＵＴ
として位相同期ループの所望の周波数を出力する。この
出力周波数はＦＭ無線受信についてはｆＯＵＴ＝９８．
２００ＭＨｚないしｆＯＵＴ＝１１８．７００ＭＨｚの
範囲にある。基準周波数は両方のＰＬＬ補助回路部分１
及び２により規定され、これらのＰＬＬ補助回路部分に
より同時に出力周波数ｆＯＵＴの周波数変化の最小段階
幅が規定される。出力周波数ｆＯＵＴは固定分周器３４
（分周係数Ｎ３４）へ供給され、この分周器により比較
周波数ｆＶ３に分周される。この固定分周器３４の出力
信号（比較周波数ｆＶ３＝ｆＯＵＴ／Ｎ３４）は位相検
出器３０へ供給され、そこで切換え素子３９の切換え位
置に応じて、ＰＬＬ補助回路部分１に発生される基準周
波数ｆＡ１又はＰＬＬ補助回路部分２に発生される基準
周波数ｆＡ２と比較され、この位相比較の結果が位相検
出器３０の制御出力端を介して電荷ポンプ又はループフ
イルタ３１及びループ増幅器３２へ供給され、このルー
プ増幅器の出力信号が同調電圧Ｕ３としてＶＣＯ３３従
つて出力周波数ｆＯＵＴも再制御する。
【００１５】両方のロツク検出器１７及び２７のデイジ
タル出力信号ＬＤ１及びＬＤ２は評価のため評価回路４
の両方の制御入力端ＰＳ１及びＰＳ２へ供給される。切
換え入力端ＦＷへの切換え電圧ＵＦＷの印加により伝え
られる出力周波数ｆＯＵＴの周波数変化の希望によつ
て、それぞれのＰＬＬ補助回路部分（出力周波数ｆＡ１
に対してはＰＬＬ補助回路部分１、出力周波数ｆＡ２に
対してはＰＬＬ補助回路部分２）がロツクされた状態に
ある時にのみ、基準周波数ｆＲ３が代替周波数ｆＡ１又
はｆＡ２へ切換えられる。このため評価回路４に論理素
子４０が設けられ、その制御出力端か切換え素子３９の
制御入力端に接続され、許容できる周波数変化の際論理
素子４０が切換え素子３９へ制御信号Ｕ４を印加する。
出力周波数ｆＯＵＴの周波数変化（例えば帯域下端の周
波数から帯域上端の周波数への跳躍）の時間は、特に新
しい周日数と古い周波数との差及び基準周波数ｆＲに関
係し、ｍｓの範囲にある。しかし新しい周波数（代替周
波数）が既に第１のＰＬＬ補助回路部分１又は第２のＰ
ＬＬ補助回路部分２に予め設定されるかセツトされてい
る場合、（正の出力信号ＬＤ１又はＬＤ２の存在する場
合）切換え過程を、評価回路４の制御出力端により制御
される切換え素子３９によつて、これらの代替周波数自
体の設定より著しく速く行うことかできる（ｕｓの範
囲）。
【００１６】実施例において説明された回路装置を３つ
以上のＰＬＬ補助回路部分に拡張し、それに伴つて２つ
以上の代替周波数を予め設定することは、ＰＬＬ補助回
路部分の数に相当する数の入力端を持つ切換え素子を使
用することによつて容易に可能である。例えば３つのＰ
ＬＬ補助回路部分従つてＰＬＬ主回路部分に対して３つ
の基準周波数を持つ回路装諭では、付加的な第２の代替
周波数を予め設定することができる。
【００１７】ＰＬＬ回路部分１，２，３の同調電圧
Ｕ１，Ｕ２，Ｕ３及びロツク検出器信号ＬＤ１，ＬＤ２
について図２に示す時間線図により、時間的過程制御を
設明する（時間軸ｔは正しい尺度では示されていな
い）。
【００１８】時点ｔ０：出力周波数ｆＯＵＴが第２のＰ
ＬＬ補助回路部分２により規定され（ロツク検出器信号
ＬＤ２は“高レベル“にあるので、位相の安定した周波
数ｆＡ２）、第１のＰＬＬ補助回路部分１は他の周波数
ｆＡ１へ切換えられ（同調電圧Ｕ１が“高レベル“にあ
り、ロツク検出器信号ＬＤ１は“低レベル“にある）、
周波数変化は行われない（切換え電圧ＵＦＷは“低レベ
ル“）。
【００１９】時点ｔ１：第１のＰＬＬ補助回路部分１の
切換え過程が設定時間ｔＥ（例えばｔＥ＝１０ｍｓ）後
終了される。ロツク検出器信号ＬＤ１により、新しい周
波数ｆＡ１が位相を安定しているか、又は第１のＰＬＬ
補助回路部分１がロツクされた状態にある（ＬＤ１は
“高レベル“）ことが通報される。第２のＰＬＬ補助回
路部分２及びＰＬＬ主回路部分３はそのそれぞれの周波
数ｆＡ２，ｆＯＵＴで変らずにロツクされたままである
（切換え電圧ＵＦＷはまだ“高レベル“）。
【００２０】時点ｔ２：評価回路４の入力端ＦＷに加わ
る周波数変化用切換え電圧ＵＦＷにより、制御信号Ｕ４
を介して切換え素子３９の操作が行われ、それにより第
２のＰＬＬ補助回路部分２の周波数ｆＡ２から第１のＰ
ＬＬ補助回路部分１の周波数ｆＡ１へ、ＰＬＬ主回路部
分３の出力周波数ｆＯＵＴの切換えが行われる。出力周
波数ｆＯＵＴは切換え時間ｔＵ（例えばｔＵ＝１０μ
ｓ）後位相を安定して周波数ｆＡ１にロツクされる（同
調電圧Ｕ３参照）。
【００２１】時点ｔ３：周波数変化用切換え電圧ＵＦＷ
が“低レベル“になり、それにより以前の（予め設定さ
れかつ位相の安定な）周波数ｆＡ２への戻り跳躍が行わ
れる。
【００２２】時点ｔ４：周波数変化用切換え電圧ＵＦＷ
が”高レベル“になり、それにより（予め設定される）
周波数ｆＡ１への跳躍が行われる。
【００２３】時点ｔ３及び時点ｔ４における両方の切換
え過程は非常に僅かな時間遅れで可能である（μｓ範
囲）。なぜならばロツク検出器信号ＬＤ１又はＬＤ２に
より、それぞれのＰＬＬ補助回路部分１又は２がまだロ
ックされた状態にあることが通報されるからである。こ
れにより切換え素子３９の切換え時間及びＰＬＬ主回路
部分３の立上り時間のみが、切換え時間ｔＵに影響を及
ぼす。
【００２４】時点ｔ５：第２のＰＬＬ補助回路部分２が
別の周波数の値に設定される（同調電圧Ｕ２は“高レベ
ル“）。
【００２５】時点ｔ６：第２のＰＬＬ補助回路部分２の
出力周波数ｆＡ２が設定時間ｔＥ（例えばｔＥ＝１０ｍ
ｓ）後位相を安定して加わり、それがロツク検出器信号
ＬＤ２により通報される（ＬＤ２は“高レベル“）。
【００２６】時点ｔ７：切換え電圧ＵＦＷの切換え辺に
より要求される周波数変化は、釈放後制御信号ＬＤ２に
より行われ、第２のＰＬＬ補助回路部分２により規定さ
れる出力周波数ｆＡ２の新しい周波数値へ出力周波数ｆ
ＯＵＴが切換えられるようにすることができる。
【００２７】時点ｔ８：第１のＰＬＬ補助回路部分１が
別の周波数値ｆＡ１へ切換えられる（同調電圧は“低レ
ベル“）。
【００２８】時点ｔ９：出力周波数ｆＡ１の新しい周波
数値用の切換え過程が終了される（設定時間ｔＥは例え
は１０ｍｓ）。ロツク検出器信号ＬＤ１は“高レベル
“へ移行する。
【００２９】時点ｔ１０：第１の出力周波数ｆＡ１の新
しい周波数値へ向かつて切換え電圧ＵＦＷにより要求さ
れる出力周波数ｆＯＵＴの周波数変化を行うことができ
る。
【００３０】これからわかるように、ＰＬＬ主回路部分
３は非常に速やかに切換え可能である（ＰＬＬ補助回路
部分１，２の設定時間ｔＥは明らかに切換え時間ｔＵよ
り長い）。
【００３１】ＦＭ無線受信装置にこの回路装置を使用す
る場合、例えば次の数値が規定又は設定可能である。
【００３２】ＰＬＬ主回路部分３は、ｆＯＵＴ＝９８．
２００ＭＨｚないしｆＯＵＴ＝１１８．７００ＭＨｚの
範囲にある同調器の発振周波数ｆＯＵＴを出力周波数と
して供給する。
【００３３】出力周波数ｆＯＵＴの速やかな切換えのた
めに高い基準周波数ｆＲ３が必要である。基準周波数ｆ
Ｒ３の選択は、関係式ｆＯＵＴ＝ｆＲ３・Ｎ３４によ
り、分周器３４の分周係数Ｎ３４を決定する。例えば分
周係数Ｎ３４＝５に選ばれると、ＶＣＯ３３の基準周波
数の必要な範囲が得られる。 ｆＲＳ＝ｆＯＵＴ／Ｎ３＝１９．６４ＭＨｚ・・・２３．７４ＭＨｚ．
【００３４】出力周波数ｆＡ１又はｆＡ２の必要な周波
数範囲は基準周波数ｆＲ３の周波数範囲に一致する。 ｆＡ１＝ｆＡ２＝ｆＲ３＝１９．６４ＭＨｚ・・・２３．７４ＭＨｚ
【００３５】出力周波数ｆＯＵＴの段階幅ｆ
ＳＯＵＴは、基準周波数ｆＲ３の段階幅ｆＳ３により、
従つて出力周波数ｆＡ１又はｆＡ２の段階幅ｆＳ１又は
ｆＳ２により決定され、次のようになる。 ｆＳＯＵＴ＝ｆＳ３・Ｎ３４ ここでｆＳ３＝ｆＳ１＝ｆＳ２。段階幅ｆＳ１及びｆ
Ｓ２は基準周波数ｆＲにより決定される（ｆＳ１＝ｆ
Ｓ２＝ｆＲ）ので、段階幅ｆＳＯＵＴに対して式が得ら
れる。 ｆＳＯＵＴ＝ｆＲ・Ｎ３４・ 従つて例えば５ｋＨｚの基準周波数ｆＲ及びＮ３４＝５
の分周係数で、出力周波数ｆＯＵＴに対して段階幅ｆ
ＳＯＵＴ＝２５ｋＨｚが得られる。
【００３６】可変分周器１４又は２４の分周係数Ｎ１４
又はＮ２４は、出力周波数ｆＡ１又はｆＡ２の変化に応
じて可変する。分周係数Ｎ１４又はＮ２４の最大値とし
てＮ１４，ｍａｘ＝Ｎ２４，ｍａｘ＝ｆＡ１，ｍａｘ／
ｆＲ＝４７４８が得られ、これは１３ビツトのカウンタ
により実現することができる。
【００３７】発振周波数ｆＱを発生する普通の４ＭＨｚ
水晶発振器を使用すると、５ＭＨｚの基準周波数ｆＲを
発生するため１０ビツトの分周器が必要になる。
【００３８】それぞれ一方のＰＬＬ補助回路部分のＶＣ
Ｏの引込みにより他方のＰＬＬ補助回路部分の周波数変
化の際異なるＰＬＬ補助回路部分の出力周波数が互いに
影響し合うのを防止するため、基準回路部分の可変分周
器の分周係数、ＰＬＬ補助回路部分の可変分周器の分周
係数、及びＰＬＬ主回路部分の分周器の分周係数の変化
により、これらの出力周波数に異なる周波数範囲を対応
させることができる。このためＰＬＬ主回路部分の分周
器は可変分周係数を持つていなければならず、個々のＰ
ＬＬ補助回路部分に属する分周器の分周係数の間の切換
えは、切換え素子によつて制御される。更にその場合個
々のＰＬＬ補助回路部分へ、基準回路部分から異なる基
準周波数を供給して、ＰＬＬ主回路部分の切換え可能な
分周器の分周係数の変化の際にも、ＰＬＬ主回路部分の
出力周波数の段階幅が同じ大きさのままであるようにせ
ねばならない。このため基準回路部分は、切換え可能な
分周器又は可変分周器の後の分枝に接続される分周器
（各ＰＬＬ補助回路部分に対して１つの分周器）を持
ち、これらの分周器の分周係数により、ＰＬＬ補助回路
部分のためにそれぞれ必要な基準周波数が発生される。
【００３９】２つのＰＬＬ補助回路部分１，２の上述し
た実施例では、ｆＯＵＴ＝９８．２００ＭＨｚ・・・１
１８．７００ＭＨｚの出力周波数ｆＯＵＴの周波数範囲
に対して、例えば第１の出力周波数ｆＡ１に分周係数Ｎ
３４＝４が対応し（ｆＡ１＝２４．５５ＭＨｚ・・・２
９．６７５ＭＨｚの周波数範囲）、第２の出力周波数ｆ
Ａ２に分周係数Ｎ３４＝５が対応している（ｆＡ２＝１
９．６４ＭＨｚ・・・２３．７４０の周波数範囲）。第
１のＰＬＬ補助回路部分１の基準周波数ｆＲ１及び第２
のＰＬＬ補助回路部分２の基準周波数ｆＲ２は、基準回
路部分５の基準周波数ｆＲ（分周される水晶発振器周波
数ｆＱ）から、出力周波数ｆＯＵＴの固定段階幅ｆ
ＳＯＵＴに応じて、分周器２５の後に接続される２つの
並列な分周器によつて次のように発生せねはならない。 ｆＳＯＵＴ＝ｆＲ１・Ｎ３４．１＝ｆＲ２・ｆ３４．２ 従つて基準周波数に対して次式が得られ、 ｆＲ１＝ｆＳＯＵＴ／Ｎ３４．１ 及び ｆＲ２＝ｆＳＯＵＴ／Ｎ３４．２ ここでＮ３４．１及びＮ３４．２は切換え可能な分周器
３４の異なる分周係数である。
【図面の簡単な説明】
【図１】ＰＬＬ主回路部分と２つのＰＬＬ補助回路部分
とを持つ位相同期ループ用回路装置の実施例の構成図で
ある。
【図２】この回路装置の作用を説明するための時間線図
である。
【符号の説明】
１，２ ＰＬＬ補助回路部分 ３ ＰＬＬ主回路部分 ５ 基準回路部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハインツ・リンデルレ ドイツ連邦共和国ハイルブロン・ゲルデレ ルシユトラーセ82 (72)発明者 ハンス・ザポツタ ドイツ連邦共和国ハイルブロン・イム・ク ラウトガルテン20 (72)発明者 ヴエルネル・ヌツツ ドイツ連邦共和国ハイルブロン・ハンス− ムルチエル−シユトラーセ13

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】位相の安定した出力周波数（ｆＯＵＴ）を
    発生するＰＬＬ主回路部分（３）と、 ＰＬＬ主回路部分（３）用の代替周波数として位相の安
    定した基準周波数（ｆＡ１，ｆＡ２）を発生する少なく
    とも２つのＰＬＬ補助回路部分（１，２）と、 ＰＬＬ補助回路部分（１，２）用の少なくとも１つの基
    準周波数（ｆＲ）を発生する基準回路部分（５）とを含
    んでいる位相同期ループ（ＰＬＬ）用回路装置。
  2. 【請求項２】 ＰＬＬ主回路部分（３）が位相検出器
    （３０）、ループフイルタ（３１）、ループ増幅器（３
    ２）、電圧制御発振器（ＶＣＯ）（３３）、分周器（３
    ４）及び切換え素子（３９）から成り、切換え素子（３
    ９）の出力信号としての基準周波数（ｆＲ３）及び分周
    器（３４）の出力信号としての周波数（ｆＶ３）が、位
    相検出器（３０）へ供給されることを特徴とする、請求
    項１に記載の回路装置。
  3. 【請求項３】 ＰＬＬ補助回路部分（１，２）がそれぞ
    れ位相検出器（１０，２０）、ループフイルタ（１１，
    ２０）、ループ増幅器（１２，２２）、ＶＣＯ（１３，
    ２３）及び可変分周器（２４，３４）から成り、ＶＣＯ
    （１３，２３）の出力信号が位相の安定した基準周波数
    （ｆＡ１，ｆＡ２）として切換え素子（３９）のそれぞ
    れの入力端へ供給されることを特徴とする、請求項１又
    は２に記載の回路装置。
  4. 【請求項４】 ＰＬＬ補助回路部分（１，２）の出力周
    波数としての基準周波数（ｆＡ１，ｆＡ２）の位相安定
    度を検出する評価回路（４）が設けられていることを特
    徴とする、請求項１ないし３の１つに記載の回路装置。
  5. 【請求項５】 評価回路（４）が、ＰＬＬ主回路部分
    （４）の出力周波数（ｆＯＵＴ）の周波数変化を規定す
    る回路入力端（ＦＷ）と、それぞれのＰＬＬ補助回路部
    分（１，２）の位相検出器（１０，２０）により制御さ
    れる制御入力端（ＰＳ１，ＰＳ２）とを持ち、評価回路
    （４）の出力端が切換え素子（３９）の制御入力端に接
    続されていることを特徴とする、請求項４に記載の回路
    装置。
  6. 【請求項６】 ＰＬＬ補助回路部分（１，２）の位相検
    出器（１０，２０）に、位相安定度を検出するロック検
    出器（１７，２７）がそれぞれ接続され、ロツク検出器
    （１７，２７）の出力信号（ＬＤ１，ＬＤ２）が評価回
    路（４）の制御入力端（ＰＳ１，ＰＳ２）へ供給される
    ことを特徴とする、請求項４又は５に記載の回路装置。
  7. 【請求項７】 ＰＬＬ補助回路部分（１，２）が位相安
    定度を検出する周波数カウンタを持ち、これらの周波数
    カウンタの出力信号が評価回路（４）の制御入力端（Ｐ
    Ｓ１，ＰＳ２）へ供給されることを特徴とする、請求項
    ４又は５に記載の回路装置。
  8. 【請求項８】 基準回路部分（５）が水晶発振器（５
    １）及び可変分周器（５２）から成り、この可変分周器
    （５２）の出力信号が垂準周波数（ｆＲ）としてＰＬＬ
    補助回路部分（１，２）の位相検出器（１０，２０）の
    入力端の１つへ供給されることを特徴とする、請求項１
    ないし７の１つに記載の回路装置。
  9. 【請求項９】 ＰＬＬ主回路部分（３）の分周器（３
    ４）が可変分周係数（Ｎ３４）を持ち、この分周器（３
    ４）の分周係数（Ｎ３４）の変化が切換え素子（３９）
    により制御可能であることを特徴とする、請求項１ない
    し７の１つに記載の回路装置。
  10. 【請求項１０】 基準回路部分（５）が水晶発振器（５
    １）、可変分周器（５２）及びこの可変分周器の後に接
    続される切換え可能な分周器から成り、この切換え可能
    な分周器の分周係数が、ＰＬＬ主回路部分（３）の分周
    器（３４）の分周係数（Ｎ３４）の変化に応じて変化可
    能であり、切換え可能な分周器の出力信号がそれぞれの
    基準周波数（ｆＲ１，ｆＲ２）としてＰＬＬ補助回路部
    分（１，２）の位相検出器（１０，２０）の入力端の１
    つへ供給されることを特徴とする、請求項９に記載の回
    路装置。
  11. 【請求項１１】 切換え可能な分周器が並列接続される
    分周器の分枝として構成されていることを特徴とする、
    請求項１０に記載の回路装置。
  12. 【請求項１２】 ＰＬＬ補助回路部分（１，２）のそれ
    ぞれ位相の安定した基準周波数（ｆＡ１，ｆＡ２）に、
    重複しない異なる周波数範囲が対応しており、ＰＬＬ主
    回路部分（３）の分周器（３４）の分周係数（Ｎ３４）
    が可変分周器（２４，３４）の分周係数に応して変化可
    能であることを特徴とする、請求項９ないし１１の１つ
    に記載の回路装置。
  13. 【請求項１３】 無線受信機における中間周波数の発生
    に用いられることを特徴とする、請求項１ないし１２の
    １つに記載の回路装置。
  14. 【請求項１４】 ＰＬＬ主回路部分（３）の出力信号
    （ｆＯＵＴ）としてＦＭ中間周波数が発生可能であるこ
    とを特徴とする、請求項１３に記載の回路装置。
  15. 【請求項１５】 ＰＬＬ補助回路部分（１，２）の１つ
    の出力信号としてＡＭ発振器周波数が発生可能であるこ
    とを特徴とする、請求項１３に記載の回路装置。
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