JPH08512160A - データ処理装置 - Google Patents

Abstract

(57)【要約】 本データ処理装置は、第１非同期論理回路を、各々が所定の状態に対する応答を規定するルールの組によって機能が管理される複数の回路素子としてモデル化する手段を具える。レジスタ（ｘ，ｂ）として機能する素子に対して、″copy″ルールを、copyルールに対してcopyルールによって確認された他のレジスタ素子（ｂ）の出力状態の変化に応じてレジスタ素子（２１８，２２０）の出力状態を変化する関連する応答を有するレジスタ（ｘ，ｂ）の少なくとも一方（ｂ）に適用することができる。他の″identify″ルール（２２０−２２６）を、前記レジスタ（ｘ，ｂ）の対に適用することができ、このルールによって、copyルールを前記１対のレジスタ素子（２１６−２２２）の各々に他方の出力状態の変化に関連して適用する。本装置を、多数の非同期論理回路をidentifyルールの使用によって確立されているこのような回路間の相互接続によって作業用メモリ領域内でモデル化するように構成することができる。

Description

【発明の詳細な説明】 データ処理装置技術分野 本発明は、特に挙動シミュレーションのための論理回路網をモデル化するため のデータ処理装置に関するものであり、特にコンパイルされた製造ルールシステ ムの実行に用いられるが、これに限定されるものではない。背景技術 挙動シミュレーションまたはモデル化は、その最も基本的なレベルにおいて、 所定の入力信号または剌激が矛盾しない出力信号を生成する、簡単な装置のルー ルに基づくモデル化かシナリオかを具える。さらに複雑なシミュレーションは、 因子（例えば、入力信号を受ける順序または期間）の数の増加に対する考慮を、 論理回路の見地からも考えることができる。 挙動モデル化の一例を、指導対象が命令の期間に続いて質問に答えることを要 求され、質問は命令のレベルが増加してより厳しくなる、自動化指導システムに おけるものとする。質問がどのくらい速く答えられたかや、正しい答えと間違っ た答えとの比のような因子を考慮することによって、システムは、例えば、低い 解答成績に応じて現在のまたはより低いレベルの命令および質問を反復し、良好 な解答成績に応じて命令レベルを急激に上昇させることによって、ある程度自分 自身で指導対象を作り変えることができる。 指導ファイル（制御ステートメントの組）によって制御される編集機構を有す る、ネットワークにおいて互いに接続された複数の設計ユニットのような論理シ ステムのシミュレーションの一例が、International Computers Limitedの欧州 特許出願公開明細書第０５９２０７６号に記載されている。ＩＣＬシステムにお いて、各ステートメントは、設計ユニットを、サブネットワークとして拡張すべ きか否か、および／または挙動仕様書によって表すべきか否かを指定する。サブ ネットワークおよび挙動仕様書選択の両方を選択した場合、個々の出力信号を比 較してシミュレーションの正確さを確実にするチェック（ＣＨＥＣＫ）命令が供 給され、設計ユニットに対する存在シミュレーションの使用によってモデル化す るシステム全体の大きさおよびランタイムが減少する。しかしながら、このシス テムの欠点は、固定論理回路の世代向けであり、動作の柔軟さという見地からは 制限されるということである。 製造ルールシステム（前記例におけるリアルタイムＡＢＬＥ（ＲＴＡ））の論 理回路の形式における表現への編集は、European Simulation Multiconference 1991の議事録の２２６〜２３１ページに記載されている。ＡＢＬＥは、Agent be haviour Langage（エージェント挙動言語）を意味し、エージェント（ルールに 基づく挙動に従って作用を与える）および多エージェントシステムをシミュレー トする製造ルール言語である。ＡＢＬＥは、製造ルールシステムによるより密な 時間積分を提供する。この言語を、ＡＮＤ素子やＯＲ素子や遅延素子等のような 多数の相互接続された素子を具える表現に、適切にコンパイルしてもよい。ＲＴ Ａは、探索手法に対抗する伝播技術を使用して、高速な設計ルールシステムを得 る。 しかしながら、非同期論理回路表現におけるようなコンパイル製造ルールシス テムの実行は、実行できる機能の点である程度限定され、製造システムの柔軟性 も制限されることが分かっている。発明の開示 したがって本発明の目的は、この制限を減少させることである。 本発明によれば、第１非同期論理回路を、各々が所定の状態に対する応答を規 定するルールの組によって機能が管理される複数の回路素子としてモデル化する 手段を具え、満足されているいずれかの前記状態に対して関連する応答を発生す ることによって応答する手段を具えるデータ処理装置において、２つまたはそれ 以上のレジスタとしての素子機能の各々が、２つまたはそれ以上の出力状態を有 し、前記装置が、前記レジスタ素子の少なくとも１つに適用される他のルール（ ″copy″ルール）を発生する手段をさらに具え、このcopyルールに対する応答を 、前記copyルールによって確認された他のレジスタ素子の出力状態の変化に応じ た前記少なくとも１つのレジスタ素子における出力状態の変化としたことを特徴 とするデータ処理装置が提供される。実行中のコンパイル製造ルールシステムの 表現の動的な変更を効果的に与えることによって、相当により柔軟性のあるデー タ処理装置を、特に製造ルールシステムを実行するために提供することができる 。 衝突を避けるために、copyルールによる素子の状態の変化を、状態命令のより 早い変化が存在し、まだ実行されている場合には生じさせないことができる。代 わりに、状態命令のより早い変化が存在し、すでに実行されている場合には、co pyルールによって生じる状態命令の変化が発生した場合、copyルールによる命令 を実行し、前期より早い命令を取り消すことができる。 好適には、１対のレジスタ素子に他のルール（″identify（確認）″ルール） を適用する手段を設け、このルールによって、前期１対の素子の各素子に他方の 出力状態の変化に関連してcopyルールを適用する。実際には、このようなidenti fyルールは、１対のレジスタ素子を、最も最近変化した方の素子の状態に従わせ る。identifyルールの最初の適用において、好適には１対のレジスタ素子を、第 １および第２素子として指名し、第２素子の出力状態を、第１素子の出力状態に 応じて変化させる。この変化はすぐに生じてもよいが、より適切には、第２素子 のイベント待ち行列に加えられるべきであろう。 このようなidentifyルールのツリー構造を形成することができ、この構造にお いて、各々のidentifyルールを１つの第１素子と複数の第２素子の各々１つとか ら形成される対に適用することができる。２つまたはそれ以上の他の素子の出力 状態における変化を続けることを試みる素子から生じる恐れがある問題を防止す るために、好適には最初のidentifyルールにおいて第２素子として指名された素 子への他のidentifyルールの適用が前期最初のidentifyルールを取消し、前期第 ２素子が前期他のidentifyルールにおいて指定されるようにする。すなわち、各 素子は、いかなる数の第２素子に対しても第１素子として振る舞ことができ、た だ１つの第１素子に対して第２素子として振る舞うことができる。 identifyルールを適用する手段は、他の（″制御″）レジスタ素子を具えるこ とができ、このようにした場合、制御レジスタ素子の出力状態が第１の値を有す る場合、identifyルールを適用し、制御レジスタ素子の出力状態が第２の値を有 する場合、２つのレジスタ素子の間のcopyルールを取り消す。 本装置は、複数の他の非同期論理回路をモデル化する手段を具えることができ 、前期第１および他の回路をモデル化する作業用メモリ領域とデータ記憶手段と を含むことができ、このデータ記憶手段から、さらに他の非同期論理システムを 規定するデータを前期作業用メモリ領域に呼び出すことができる。したがって、 これらの特徴を有するデータ処理装置は、比較的小規模な作業用メモリ空間にお いて大きい製造ルールシステムを実行することができる。もし、完全な製造ルー ルシステムの一部のみをどの時間においても実行する必要があるならば、本シス テムを多数のモジュール（回路）として構成することができ、これらのモジュー ルに関するデータを作業用メモリにロードし、実行し、次の回路に置き換えるこ とができる。 本発明による装置の実施例は、互いにリンクされた２つの素子にcopyルールを 適用する（identifyルール）ことによって、素子の動的なリンクを提供すること ができる。copy命令は、伝播機能を加えられた″ホスト″装置の出力状態の変化 に従って、″ターゲット″装置の出力状態の変化に作用し、identify命令の場合 には、１対の素子の各々を、他のホストに対するターゲットとして振る舞わせる 。 本発明による装置を、専用ハードウェアによって、または適切にプログラムさ れたマイクロプロセッサによって実現することができる。 伝播機能は、起点素子の状態変化によって影響を受ける可能性がある素子であ る素子の身元のリストを含むことができる。記憶手段を、イベント待ち行列とし て適切に構成し、将来のリストされた時間において状態が変化する素子の逐次リ ストとすることができる。 将来の素子状態の変化またはイベントは、待ち行列されて後に発生し、このよ うにすることによって、現在時間周期において生じる待ち行列されたすべてのイ ベントが、これらによる結果として生じるすべてのイベントの前に行われること が保証される。将来のイベントを特別に待ち行列し、例えば遅延素子によって必 要とされるより後に発生する。 上述したレジスタ素子に加えて、用途によって規定されるＡＮＤ、ＯＲ、遅延 等のような慣例的な論理回路機能を、他の素子として設けてもよい。このような 素子機能の一つはAND THENであり、２つまたはそれ以上の他の素子の出力端子 が特定された順番でオンになる場合、オンになる素子出力端子を与える。 素子の伝播機能において、１つまたは複数の呼び出し機能を設けることもでき る。このようにすることは、データ処理装置内または関連するプロセッサにおい てソフトウェアコードの一部を実行し、現在のまたはホスト素子における状態変 化の影響の測定に戻るのに特に有用である。図面の簡単な説明 本発明を、添付した図の参照とともに例として記述する。ここで、 図１は、簡単な製造ルールシステムの論理表現であり、 図２は、図１のシステムの表現を説明する表であり、 図３は、図１の製造ルールシステムのより詳細な表現であり、 図４は、図３の表現に関する図２の表を拡張したものであり、 図５は、本発明によるデータ処理装置のブロック図であり、 図６は、図５の装置の待ち行列イベント記憶手段の表であり、 図７は、検証素子を示し、 図８は、図５のプロセッサによって実行されるステップを説明するフローチャ ートであり、 図９は、検証命令を実行する図５のプロセッサによって実行されるステップを 説明するフローチャートであり、 図１０は、コピー命令を実行する図５のプロセッサによって実行されるステッ プを説明するフローチャートであり、 図１１は、しきい値論理ユニット（ＴＬＵ）を示す。発明を実施するための最良の形態 図１は、簡単なＲＴＡシステムからコンパイルされた非同期論理回路の論理表 現の基本的な形式を示す。レジスタ１０は、複数の独立した開始または保持入力 端子１２と、複数の独立した停止または拒絶入力端子１４（開始と停止との違い と、停止と拒絶との違いとは、後述する）と、出力端子１６とを有する。出力端 子１６を、遅延素子１８の入力端子２０と、ＡＮＤ素子２４の第１入力端子２６ とに接続する。遅延素子１８は、１０．０秒（他の時間単位を使用してもよいこ とは容易に理解されるだろう）遅延し、素子１８の出力端子が、素子１８の入力 端子がオンになった１０秒後にオンになり、しかしながら入力端子がオフになる と直ぐに出力端子がオフになるようにする。遅延素子１８の出力端子２２を、レ ジスタ４４の複数の開始または保持入力端子４６，４７の１つに接続する。レジ スタ４４は、停止または拒絶入力端子４８と、出力端子５０も有する。他のレジ スタ５２は、複数の開始または保持入力端子５４と、複数の停止または拒絶入力 端子５６と、出力端子５８とを有する。出力端子５８を、ＡＮＤ素子２４の第２ 入力端子２８に接続する。ＡＮＤ素子２４は、１．０秒の遅延を有する他の遅延 素子３２の入力端子３４に接続された出力端子３０を有する。遅延素子３２の出 力端子３６を、レジスタ４４の複数の開始入力端子４６の他のものと、インバー タ３８の入力端子４０とに接続する。インバータ３８は、レジスタ４４の停止入 力端子４８に接続された出力端子４２を有する。レジスタ１０、５２および４４ の状態を、文字ａ、ｂおよびｃによって各々表す。 図１の簡単なシステムは、以下のＲＴＡプログラムルールを提供する。 ａ／１０．０−−＞ｃ （１） （ａ＆ｂ）／１．０＝＝＞ｃ （２） （１）は、許可（licence）と呼ばれるルールの形式であり、レジスタ１０の 状態が１０秒間連続して設定されている場合、レジスタ４４の状態ｃを設定する 効果を有する。図１において、この許可は、レジスタ１０の出力端子１６とレジ スタ４４の開始入力端子の一方との間に接続された遅延素子１８によって生じる 。 （２）は、設計（schema）と呼ばれるルールの形式であり、許可と同様である が、この設計を満足する状態が存在しなくなるとすぐ、設計の結果が取り消され るという追加の効果を提供する。本例において、レジスタ１０および５２の状態 ａおよびｂが両方とも１．０秒間連続して設定されると、レジスタ４４の状態ｃ が設定される。この効果は、ＡＮＤ素子２４の出力端子３０が遅延素子３２を経 てレジスタ４４の他方の開始または保持入力端子４７に結合されていることによ ってもたらされる。しかしながら、レジスタ１０の状態ａまたはレジスタ５２の 状態ｂのいずれかがリセットされた場合には、レジスタ４４の状態ｃもリセット しなければならない。この効果は、ＡＮＤ素子３２の出力端子３６とレジスタ４ ４の停止または拒絶入力端子４８との間に接続されたインバータ３８によって達 成される。 この表現の素子は、本装置の伝播するまたは順方向に連鎖する性質によってエ ッジトリガされると考えることができる。一般に、レジスタ素子１０，５２の入 力端子と、レジスタ素子４４の出力端子とを、より大きい非同期論理表現の他の 部分に接続する。 このような論理表現を、本発明による装置に、図２に示すような表の形式で格 納することができる。図１に示すレジスタ素子１０，５２，４４と、遅延素子１ ８，３２と、論理機能素子２４、３８の各々は、この表の１行を有する。この表 の各行は、素子番号ＥＮ（明確にするために、図１の素子を確認するのに使用し た参照符を、ここでも使用する）と、装置の状態フラグＳと、（後に説明するよ うな）装置の待ち行列状態フラグＱと、内部状態ＩＮＴと、伝播機能開始アドレ スＳＡと関係する。この表の行が関係する装置（起点またはホスト装置）の状態 が変化する場合、伝播機能が実行され、このような変化によって影響を受けるか もしれない、すべての素子に対するいかなる固有の変化も影響を受ける。これら の伝播機能を、所定のメモリ位置または開始アドレスＳＡにおいて、適切に配置 する。 図１の素子の伝播機能を、 としてもよい。 このリストのこれらの素子の状態のみを、起点装置の状態の変化に応じて調査す る必要がある。状態の変化によって影響を受けるすべての素子に対する探索によ るよりもむしろ、このような方法における伝播によって素子の状態を変化させる ほうが、装置は能率的に動作する。 図１のシステムのより詳細な表現を図３に、図４に示す対応するより詳細な格 納表とともに示す。図１におけるのと同様に実行されるこれらの素子には対応し て番号をつけ、これらについてさらには記述しない。図４における減少した間隔 ／開始アドレスＳＡ値の再割り当ては、考慮する素子の数の増加のみを反映し、 図２および４における所定の素子に対するＳＡ値の不一致が生じることを意味し ない。 レジスタ４４の入力端子からみたシステムの挙動は、次のように記述すること ができる。 ここで分かるように、開始または保持（および停止または拒絶）としての入力 端子の区別は、これらが設計の結果を受けるかどうかに依存する。入力端子４６ Ａおよび４６Ｂは、許可の結果を受けるので開始入力端子であり、一方、保持入 力端子４７は、設計の結果を受ける。図３において示す追加の素子は、ＡＮＤ素 子８０、８２および８４であり、これらは、ルール機能８６、８８および９０を 特定の挙動に結合するＲＡＴに必要である。これらの機能は、存在するものとみ なされ、したがって状態Ｓ＝１（図４）を有する。追加の小さい遅延素子（代表 的に１０マイクロ秒）９２および９４を、読み出しを行う前に状態を決定するた めに設ける。図１のＡＮＤ素子２４は、ＡＮＤゲート２４ＢとＡＮＤ ＴＨＥＮ 素子２４Ａの双方の機能を果たし、レジスタ１０および５２からの正確な順序の 受け取りを保証する追加の遅延素子９６とともに以下に詳述する。図４の表にお いて、小さい遅延素子９２、９４および９６は、すでに伝播したものとみなし、 したがってこれらの素子を、Ｑ＝０の待ち行列状態とともに示す。 図５は、本発明を具体的に示すデータ処理装置のブロック図である。ランダム アクセスメモリ（ＲＡＭ）６０は、図２および４の参照とともに記述したような 、素子番号ＥＮ、状態Ｓ、待ち行列状態Ｑおよび開始アドレスＳＡのリストを含 む記憶手段６２を具える。開始アドレスにおいて開始する伝播機能ＰＦを、他の 記憶手段６３に記憶する。ＲＡＭ６０は、今後起こる素子状態の変化を記憶する さらに他の記憶手段６４と、プログラム記憶６６も具える。もし望むなら、プロ グラム記憶および伝播機能を、例えばリードオンリメモリである他のメモリ装置 に記憶することができる。ＲＡＭ６０を、中央処理ユニット（ＣＰＵ）６８に、 データバス７０およびアドレスバス７２によって、既知の方法で接続する。既知 の方法で、クロック（ＣＬＫ）７４を、ＣＰＵ６８に接続する。 前記さらに他の記憶手段６４を、図６に示すように、複数の時間周期Ｔと素子 番号ＥＮとを含む２行の表として構成してもよい。どのような数の素子番号ＥＮ を記憶して、個々の時間周期Ｔに対応させることもでき、これらの素子の状態は 、この時間周期の間にすべて変化する。しかしながら、メモリを有効に使用する ために、この表を、上述していない時間周期を挿入する設備によって、素子状態 の変化が待ち行列する時間周期のみのリストとして形成してもよい。 一般に、遅延素子に対応する素子状態変化を除くすべての素子状態変化は、た とえ他の素子状態変化も、もし望むなら遅延できるとしても、現在時間周期にお いて実行される。時間遅延なしに発生するこれらの素子状態変化を、将来（すな わち、現在時間周期より後）だが、イベントが指定される次の時間周期に移る前 に実行するためにイベントスタック６５（図５）に配置してもよい。 プログラム記憶部分６６は、ＣＰＵ６８によって実行され、メモリ６２に記憶 されている装置状態の変更を行い、その結果として装置状態変化を決定する命令 を含む。図８は、プログラム記憶部分６６に記憶される本発明によるＣＰＵ６８ の動作のフローチャートを示す。このフローチャートの番号をつけたステップは 、以下の機能を有する。 １００− 開始 １０２− メモリ６４からホスト素子の素子番号ＥＮを読み出す １０４− ホスト素子の外部状態Ｓを変更する １０６− ホスト素子の待ち行列状態Ｑを変更する １０８− ホスト素子の伝播係数から次のアイテムを読み出す １１０− アイテムはＡＮＤ機能か？ １１２− 特定されたＡＮＤ素子の内部状態を変更し、ホスト素子状態変化が オフからオンの場合減少させ、オンからオフの場合増加させる １１４− ＡＮＤ装置の内部状態は０か？ １１５− ＡＮＤ装置の出力状態は０か？ １１６− ＡＮＤ素子の出力状態の変更を待ち行列し、ＡＮＤ素子の待ち行列 フラグを設定する １１７− ＡＮＤ装置の出力状態は０か？ １１８− アイテムはＯＲ機能か？ １２０− 特定されたＯＲ素子の内部状態を変更し、ホスト素子状態変化がオ フからオンの場合増加させ、オンからオフの場合減少させる １２２− ＯＲ素子の内部状態は０か？ １２３− ＯＲ装置の出力状態は０か？ １２４− ＯＲ素子の出力状態の変更を待ち行列し、ＯＲ素子の待ち行列フラ グを設定する １２５− ＯＲ装置の出力状態は０か？ １２６− アイテムは呼び出し機能か？ １２８− 指示機能を呼び出し、戻る １３０− 現在のアイテムは、ホスト素子の伝播機能における最後の１つか？ １３２− 現在時間におけるイベント待ち行列において（または、もし存在す るなら、イベントスタック中に）、なにか他の素子が存在するか？ １３４− リアルタイムに同期すべきシステムに対する現在時間周期中に十分 な時間が経過したか？ １３６− 短時間待機する １３８− Ｔの値を増加する 図８のルーチンは、次のように動作する。ステップ１０２において、アイテム をメモリ６４から読み出し、ステップ１０４、１０６において、関連した素子出 力状態Ｓとその待ち行列状態Ｑとを更新する。次にステップ１０８において、メ モリ６３の関連したＰＦ部分から、素子の伝播機能における次のアイテムを読み 出す。このアイテムがＡＮＤ機能である場合（ステップ１１０）、特定されたＡ ＮＤ素子の内部状態を変更する（ステップ１１２）。ＡＮＤ素子の内部状態は、 オフまたは論理ゼロの素子への入力端子の数に等しい。したがって、素子の内部 状態がゼロの場合、ＡＮＤ機能が満たされ、出力状態をオンまたは論理１とすべ きである。ステップ１０４において作用を受けたホスト素子の状態の変化が、ホ スト素子をオンに変えること（または、論理０から論理１への変化）であった場 合、その伝播機能におけるＡＮＤ素子の内部状態を、１減少する。反対に、この 状態の変化が、ホスト素子をオフに変えること（または、論理１から論理０への 変化）であった場合、その伝播機能において特定されたＡＮＤ素子の内部状態を 、１増加する。ＡＮＤ素子の重大な内部状態変化は、０から１へ、そして１から ０への変化である（ステップ１１４、１１５および１１７で試験された）。これ らの変化のいずれかが生じた場合、この素子の出力状態も適宜に変更すべきであ る。出力状態の変化は、装置内のクラッシュを回避するためにすぐには作用しな いが、同じ時間周期中に将来実行するために待ち行列する（ステップ１１６）。 素子の待ち行列状態Ｑを、メモリ６２において、オンにするか、論理１に設定す る。 メモリ６２のＰＦから読み出されたアイテムがＯＲ素子の場合（ステップ１１ ８）、特定されたＯＲ素子の内部状態も、適宜に変更する（ステップ１２０）。 ステップ１０４におけるホスト素子の状態の変化が、ホスト素子をオンにするこ とであった場合、ＯＲ素子の内部状態を、１増加する。再び、重大な内部状態の 変化は、０から１へ、および１から０への変化であるが（ステップ１２２、１２ ３および１２５において試験した）、装置の出力状態に対する重大さは逆になる 。すなわち、内部状態における０から１への変化は、出力状態を１にし、１から ０への変化は、出力状態を０にする。再び、状態の現在の変更を、次の時間周期 において実行するために、メモリ６４において待ち行列に配置してもよい。 図８のフローチャートを終了すると、ステップ１３０は、丁度処理されたイベ ントが、ホスト素子の伝播機能における最後のものであるかをチェックし、もし 違う場合には、シーケンスは、次のイベントを読み出すステップ１０８に戻る。 伝播機能の最後である場合、次のステージ（ステップ１３２）は、現在時間周期 Ｔ内に状態変化を待ち行列しているなにか他の素子があるかどうかをチェックす る。もしある場合、ステップ１０２において、メモリから素子番号を読み出し、 ない場合、この時間周期がリアルタイムに同期しているかどうかをチェックし（ ステップ１３４）、同期するまで短い待機ループ（ステップ１３６）をループさ せる。最後に、ステップ１３８において、時間周期Ｔを、すぐ次の時間周期に増 加するか、図６の参照とともに上述したように、なにかイベントが待ち行列して いる次の時間周期に増加する。 イベント伝播機能は、ＰＦメモリに配置することができ、（ステップ１２６お よび１２８の呼び出し機能によって表されるように）図８のフローチャートに効 果的に付加することができる次のような命令をさらに具える。これらを、ホスト 素子がオンまたはオフにされた場合のこれらの効果の見地から、以下に記述する 。 伝播機能が属するホスト素子をオンにした場合、 伝播機能が属するホスト素子をオフにした場合、 copy、identify、ＴＬＵおよびＡＮＤ ＴＨＥＮ命令を、さらに拡張する。co py命令は、特定された素子の状態を、代表的にすぐ次の時間周期において実行す るためにホスト素子の状態変化をこの特定された素子の待ち行列するイベントに 加えることによって丁度変化した状態を有するホスト素子の状態と同じにしする 。identify命令は、２つの素子の伝播機能の先頭において与えられる１対のcopy 命令を生成する。このようにすることによって、本発明による装置は、２つのレ ジスタ素子を、これらが１つの素子として動作するように、互いに効果的に接続 またはリンクすることによって、動的な適合性を示すようになる。２つのレジス タ素子を、伝播機能がcopyまたはidentify命令を含む素子または複数の素子をオ フにすることによって、互いに遮断するかリンクしないようにすることができる 。このようにすると、例えば、大きい製造システムを限られた物理メモリ空間に おいて実行する場合、これらの命令が特に有用になる。どの瞬間においても、デ ータ処理装置のワーキングメモリ領域内にロードする必要があるのは、全体のシ ステムのいくつかのセクション（回路）のみであり、どの瞬間においてロードさ れるこれらの回路のレジスタ間の相互接続も、その直後にロードされる回路との 相互接続も、identify命令を使用して生じさせることができる。 identify素子（代表的に他のレジスタ素子）を、図７において示す。この素子 の目的は、２つの他の素子の出力状態を互いにリンクし、これらの２つの素子の 出力状態を、最も最近変更された状態を有する方の出力状態に等しくすることで ある。 identify素子は、コンパイルされた製造ルールシステムを、使用時に動的に変 化させる。本例において、identify命令は、以下のように現れる。 identify ｘ，ｂ ここで、状態がリンクされてる２つの素子を、ｘおよびｂと呼ぶ。identifyルー ルによって行われるステップを、図９のフローチャートにおいて示し、これらの ステップは、以下の効果を有する。 ２００− 開始 ２０２− 第１素子（ｘ）読み出し、第２素子（b）読み出し ２０４− 第２素子（ｂ）の伝播機能は、existing copy命令を有しているか ？ ２０６− このcopy命令は、ｂに対して第１にリストされたものか？ ２０８− 第２素子（ｂ）の開始アドレスＳＡを、第２素子（ｂ）に対する元 の伝播機能か、ｂに対してリストされた次のcopy命令かを示すよう に変更する ２１０− copy命令がｂに対して第１にリストされたものでない場合、この命 令を除去し、前のcopyと次のcopyとの間か、前のcopyとｂに対する 伝播機能との間に交換リンクを形成する ２１２− copy命令は、ｂがcopyによって現在リンクされている素子（例えば 、ｋ）に対して第１にリストされたもの、すなわちｋに対して第１ にリンクされたものであるか？ ２１４− もしそうである場合、existing copy命令によって特定されたｋに 対する開始アドレスＳＡを、素子（ｋ）の元の伝播機能か、この素 子に対してリストされた次のcopy機能かを示すように変更する ２１６− copy命令がｋに対して第１にリストされたものでない場合、これ を除去し、交換リンクを形成する ２１８− ｋおよびｂのリンクのidentifyを取り消す ２２０− アドレスａ１において第２素子（b）の独立変数とのcopyルーチン を発生し、第１素子（x）の伝播機能に対する開始アドレスＳＡに 等しいアドレスに戻る ２２２− アドレスａ２において第２素子（ｘ）の独立変数とのcopyルーチン を発生し、第２素子（ｂ）の伝播機能に対する開始アドレスＳＡに 等しいアドレスに戻る ２２４− 第１素子（ｘ）に対する開始アドレスＳＡを、アドレスａ１を示す ように変更する ２２６− 第２素子（ｂ）に対する開始アドレスＳＡを、アドレスａ２を示す ように変更する ２２８− identify素子の出力状態をオンにする ２３０− 元に戻る identify命令は、出力状態が互いにリンクされた２つの素子（ｘ，ｂ）に対す る伝播機能の極めて初期において、copy命令を発生するように動作する。copy命 令は、特定された素子の状態変化を上述したようなイベント待ち行列に配置する ことによって、起点またはホスト素子の出力状態変化を、特定されたまたはター ゲット素子に負担させる。copy命令については、さらに詳細に後述する。ステッ プ２２２において、identify命令は、第２素子の独立変数を有するアドレスａ１ と、第１素子（ｘ）の元の伝播機能に対する開始アドレスとにおいて、identify 命令において特定された第１素子（ｘ）に対するcopyルーチンを発生する。ステ ップ２２４において、第１素子に対する伝播機能の開始アドレスＳＡを、アドレ スａ１と等しいアドレスに変更する。したがって、第１素子（ｘ）が状態を変更 し、その伝播機能が呼ばれた場合、copyルーチンが実行され、処理制御が第１素 子の伝播機能の残りの部分にジャンプし、通常のように続く。ステップ２２０に おいて、identify命令は、identify命令において特定された第２素子に対する対 応するcopy機能も発生し、ステップ２２６において、第２素子の伝播機能に対す る開始アドレスＳＡを変更する。ステップ２２８において、identify動作の状態 も設定し、ステップ２３０において、ルーチンは終了する。 図９のフローチャートの残りのより早いステップ２０２から２１８は、互いに 排他的に設けられるように実行されることにより、障害を生じる恐れがある、第 ２素子の出力状態が２つ以上の他の素子の出力状態にリンクされることが回避さ れる。したがってステップ２０４において、identify命令は、identify命令にお いて特定された第２素子（ｂ）の伝播機能が、copy命令をすでに有しているかど うかを確かめる。もし有している場合、ステップ２０８および２１４において、 copy命令（ｂに対するＰＦにおける）と、素子（ｂ）がリンクされている素子（ ｋ）の伝播機能における対応するものとを、これらの素子の開始アドレスＳＡを 元の伝播機能を示すようにリセットすることによって、無効にする。無効copy命 令を、もし望むなら、メモリにおいて消去するか上書きすることができる。第２ 素子が、２つ以上の他の素子によってコピーされるかもしれない場合、ステップ ２０６および２１２において、作用を受けたcopy命令が各素子の第１のものであ るか次のものであるかを確認し、第１copy命令でない場合、前のcopyから次のco pyか適切な開始アドレスかへのリンクに置き換える。 copy命令を、図１０のフローチャートにおいて示す。これらのステップは、以 下のような機能を有する。 ２５０− 開始 ２５２− ターゲット素子を読み出し、copy独立変数からのアドレスに戻る ２５４− ターゲット素子の待ち行列フラグが設定されているか？ ２５６− ホスト素子およびターゲット素子の状態は、同一か？ ２５８− ターゲット素子の状態を待ち行列中に配置し、ターゲット素 子の待ち行列フラグを設定する ２６０− 特定されたリターンアドレスに戻る copy命令待ち行列は、ターゲット素子の出力状態を、ホスト素子の伝播機能が 実行されるところはどこでも、すなわちホスト素子の出力状態が変化するところ ならどこでも、起点またはホスト素子の出力状態にただ単に変更する。すでに待 ち行列されているターゲット素子の出力状態の変化をともなうポテンシャルクラ ッシュを回避するために、ステップ２５４において、copy命令を、ターゲット装 置の出力状態のすでに待ち行列された変更に従うように取り決める。この″弱い ″copyの代わりに、ターゲット素子の出力状態が変更しても作用し、イベント待 ち行列からすでに待ち行列された状態変化を除去する″強い″copyを供給しても よい。ホスト素子の出力状態の変化が急激である場合、最後の状態変化のみが待 ち行列されるのをできる限り防ぐように、″強い″copyを選択する注意が必要で ある。本発明による装置の実施例を、例えばしきい値論理ユニット（ＴＬＵ）の 形式の他の素子とともに動作するように構成してもよい。ＴＬＵ３００を図１１ に示す。このＴＬＵ３００は、個々の重み付け装置３０８、３１０および３１２ に接続された多くのバイナリ入力端子３０２、３０４および３０６を具える。重 み付け装置３０８、３１０および３１２は、バイナリ入力信号に係数ｗ１、ｗ２ およびｗ３を各々乗算し、ＴＬＵは、重み付けされた入力信号を合計する。重み 付けされた入力信号の和がしきい値以上である場合、ＴＬＵの出力端子３１４を オンにし、重み付けされた入力信号の和がしきい値より下の場合、ＴＬＵの出力 端子をオフにする。 起点素子の伝播機能におけるＴＬＵ命令は、 ＴＬＵ，３００，ｗ の形式を有してもよく、ここでｗは、ＴＬＵに用いる起点素子のバイナリ出力端 子に加えられる重みである。ＴＬＵ命令を慣例的に、特定された重みを、内部Ｔ ＬＵ状態に加算する（起点素子をオンにする場合）か、内部ＴＬＵ状態から減算 する（起点素子をオフにする場合）ことのみをするように構成してもよい。内部 状態が、しきい値より増加するか、しきい値より減少する場合、ＴＬＵ３００の 出力状態を変更し、それ自身の伝播機能を実行する。 AND THEN機能は、第１の特定された入力端子をセットした場合、第２の特定 された入力端子をセットする出力状態を与える。内部状態ビットを使用し、上述 したAND THEN left命令によって影響を受けて第１の特定された入力端子がセ ットされるのに応じて、中間状態を規定する。第２の特定された入力端子が、上 述したAND THEN right命令によってセットされ、この内部状態ビットがすでに セットされている場合、AND THEN素子の出力端子をオンにする。いずれかの入 力端子をオフにすると、AND THEN素子の出力状態がオフになる。 装置に対する伝播機能を、メモリ６０から分離して記憶してもよく、このよう にした場合、メモリ６２のＳＡ部分は、メモリの関連する部分のアドレスを含む 。このようにすることは、伝播機能が大きいか繰り返される場合、特に有益であ る。２つの装置が同一の伝播機能を有する（そして１つのコピーを共有する）可 能性は、システムのサイズとともに増加する。このような重複を利用するために 、伝播機能を、相対的なアドレス指定を使用することによって、ターゲット素子 を特定するように構成してもよい。 本発明による装置を、自分自身のイベント待ち行列を有し、copyおよび／また はidentify命令を使用して相互接続されている多数の異なったシステムを支持す るように構成してもよい。このようにした場合、identifyおよびcopy命令を、タ ーゲット装置が位置するシステムを特定するために拡張する必要がある。このよ うな異なるシステムを異なる機械において実行し、多重処理を提供することがで きる。このようにした場合、identifyおよびcopy命令は、ターゲット装置が位置 する機械も特定する必要がある。 本明細書を読むことによって、等業者には、他の変形例が明らかであろう。こ のような変形例は、データ処理装置およびその構成部分の技術分野において既知 の他の特徴と、本明細書に記載した特徴の代わりに、または追加して使用するこ とができる他の特徴とを含むことができる。たとえ請求の範囲が、本願において 、特徴の個々の組み合わせに対して明確に述べられているとしても、本願明細書 の範囲は、どのような新規な特徴や、本明細書において明白に、または言外に開 示された特徴のどのような組み合わせも含み、いずれにせよ、いずれかの請求の 範囲において現在請求されているような同様の発明に関係し、いずれにせよ、同 様の技術的な問題のいずれかまたはすべてを軽減することを理解されたい。これ によって本出願人は、本願またはそれから得られた他の出願の審査中に、このよ うな特徴またはこのような特徴の組み合わせに対して新たな請求の範囲を明確に 述べることができるという注意を与える。

Claims (1)

1. 【特許請求の範囲】 １．第１非同期論理回路を、各々が所定の状態に対する応答を規定するルールの 組によって機能が管理される複数の回路素子としてモデル化する手段を具え、満 足されているいずれかの前記状態に対して関連する応答を発生することによって 応答する手段を具えるデータ処理装置において、２つまたはそれ以上のレジスタ としての素子機能の各々が、２つまたはそれ以上の出力状態を有し、前記装置が 、前記レジスタ素子の少なくとも１つに適用される他のルール（″copy″ルール ）を発生する手段をさらに具え、このcopyルールに対する応答を、前記copyルー ルによって確認された他のレジスタ素子の出力状態の変化に応じた前記少なくと も１つのレジスタ素子における出力状態の変化としたことを特徴とするデータ処 理装置。 ２．請求の範囲１に記載の装置において、copyルールによる素子状態の変化が、 他のcopyルールによるより早い状態変化命令が存在し、依然として実行しなけれ ばならない場合、行われないように構成したことを特徴とする装置。 ３．請求の範囲１に記載の装置において、より早い状態変化命令が他の素子に対 して存在し、この状態変化命令を依然として実行しなければならない場合に、co pyルールによって生じる状態変化命令が発生した場合、このcopyルールによる命 令を実行し、前記より早い命令を取り消すようにしたことを特徴とする装置。 ４．請求の範囲１に記載の装置において、１対の前記レジスタ素子に他のルール （″identify″ルール）を適用する手段を具え、このルールによって、copyルー ルを前記１対のレジスタ素子の各々に他方の出力状態の変化に関連して適用する ことを特徴とする装置。 ５．請求の範囲１に記載の装置において、１対の前記レジスタ素子を、第１およ び第２素子として指定し、identifyルールの最初の適用によって、前記第２素子 の出力状態を、前記第１素子の出力状態に対応して変化させることを特徴とする 装置。 ６．請求の範囲５に記載の装置において、１つの第１素子と複数の第２素子の各 々１つとによって形成される対に対して、各々のidentifyルールを適用できるよ うにしたことを特徴とする装置。 ７．請求の範囲５に記載の装置において、第１のidentifyルールにおいて第２素 子として指定された素子に対する他のidentifyルールの適用により、前記第２素 子が前記他のidentifyルールにおいて指定されている場合、前記第１identify命 令を取り消すようにしたことを特徴とする装置。 ８．請求の範囲４に記載の装置において、前記identifyルールを適用する手段が 、他の（″制御″）モデル化レジスタ素子を具え、前記制御レジスタ素子が第１ の値を有している場合、前記identifyルールを適用し、前記制御レジスタ素子が 第２の値を有している場合、前記２つのレジスタ素子間のcopyルールを取り消す ようにしたことを特徴とする装置。 ９．請求の範囲１に記載の装置において、複数の他の非同期論理回路をモデル化 する手段を具え、この手段が、前記第１および他の回路をモデル化する作業用メ モリ領域を含み、前記装置が、他の非同期論理回路を規定するデータを前記作業 用領域内に呼ぶことができるデータ記憶手段を具えることを特徴とする装置。 １０．請求の範囲９に記載の装置において、他のルール（″identify″ルール） を１対のレジスタ素子に適用する手段を具え、このルールにより、前記１対の素 子の各素子に、他方の出力状態の変化に関連してcopy命令を適用し、１つまたは それ以上のidentifyルールを、前記作業用メモリ領域中でモデル化された非同期 論理回路の別個のものからのレジスタ素子によって形成されたレジスタ素子対に 適用することを特徴とする装置。