JPH0850791A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0850791A JPH0850791A JP7180480A JP18048095A JPH0850791A JP H0850791 A JPH0850791 A JP H0850791A JP 7180480 A JP7180480 A JP 7180480A JP 18048095 A JP18048095 A JP 18048095A JP H0850791 A JPH0850791 A JP H0850791A
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- Japan
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- write
- circuit
- level
- data
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Abstract
(57)【要約】
【課題】書き込み終了後ビツト線のイコライズ，プリチ
ヤージ，プリチャージの終了をＷＥ信号のみで制御でき
るようにする。 【解決手段】書き込み回路６は、遅延インバータ１０〜
１２を有することにより、スイッチングトランジスタＱ
１４、Ｑ１５のオンオフと書込み回路８、９の出力の変
化をずらすことができる。したがって、書き込み回路６
はＷＥがＬレベルの時はＮＡＮＤ回路８，９が相補デー
タを出力し、Ｈレベルになると書込み回路がプリチャー
ジ電圧を出力し、Ｈレベルになって所定の期間が経つと
自動的にプリチャージを終了する。
ヤージ，プリチャージの終了をＷＥ信号のみで制御でき
るようにする。 【解決手段】書き込み回路６は、遅延インバータ１０〜
１２を有することにより、スイッチングトランジスタＱ
１４、Ｑ１５のオンオフと書込み回路８、９の出力の変
化をずらすことができる。したがって、書き込み回路６
はＷＥがＬレベルの時はＮＡＮＤ回路８，９が相補デー
タを出力し、Ｈレベルになると書込み回路がプリチャー
ジ電圧を出力し、Ｈレベルになって所定の期間が経つと
自動的にプリチャージを終了する。
Description
【０００１】
【発明の属する技術分野】本発明はスタティック型の半
導体記憶装置に関するものである。
導体記憶装置に関するものである。
【０００２】
【従来の技術】スタティック型半導体記憶装置の従来技
術は図５に示すようなものであった。デコーダ回路２の
出力３はアドレス入力Ａｉによりワード線（Ｗ0 、
Ｗ1 、…）、カラムゲート（Ｙ0 、Ｙ1 、…）を選択す
る。
術は図５に示すようなものであった。デコーダ回路２の
出力３はアドレス入力Ａｉによりワード線（Ｗ0 、
Ｗ1 、…）、カラムゲート（Ｙ0 、Ｙ1 、…）を選択す
る。
【０００３】読出し動作は書込み信号ＷＥ￣がＨレベル
の状熊でＡｉの論理変化が起きるとアドレス選移検出回
路（ＡＴＤ回路）４が動作し、パルス発生回路５からイ
コライズパルスφ1 、φ2 、が発生してビット線（Ｂ0
・Ｂ0 ￣、Ｂ1 ・Ｂ1 ￣、…）とデータ線（Ｄ・Ｄ￣）
はイコライズされる。そして選択されたワード線上のメ
モリセルＭＣのデータがビット線に現れ、データ線には
選択されたカラムゲートにつながるメモリセルのデータ
が現れる。
の状熊でＡｉの論理変化が起きるとアドレス選移検出回
路（ＡＴＤ回路）４が動作し、パルス発生回路５からイ
コライズパルスφ1 、φ2 、が発生してビット線（Ｂ0
・Ｂ0 ￣、Ｂ1 ・Ｂ1 ￣、…）とデータ線（Ｄ・Ｄ￣）
はイコライズされる。そして選択されたワード線上のメ
モリセルＭＣのデータがビット線に現れ、データ線には
選択されたカラムゲートにつながるメモリセルのデータ
が現れる。
【０００４】書込みはＷＥ￣をＬレベルにして書込み回
路６から相補の電圧をデータ線Ｄ・Ｄ￣に供給し、選択
されているカラムゲート、ワード線を通してメモリセル
のフリップフロップを書込みデータの状態にすることに
より行われる。
路６から相補の電圧をデータ線Ｄ・Ｄ￣に供給し、選択
されているカラムゲート、ワード線を通してメモリセル
のフリップフロップを書込みデータの状態にすることに
より行われる。
【０００５】次に図６のタイミングで書込みを行う場合
について説明する。ここでカラムゲートはＹ0 が選択さ
れておりＴ1 でワード線Ｗ0 のメモリセルの読出し、Ｔ
2 でＷ1 のメモリセルにＤin＝Ｈレベルを書込み、再び
Ｔ3 でＷ0 の読出しを行うものとする。図中でＷＥ￣の
立下がりに対してＴ1 で選択されていたメモリセルへの
書込みを行わないのに必要なＷＥ￣とＡｉの変化の時間
差をアドレスセットアップ時間ｔASと言い、ＷＥ￣の立
上りに対してＴ3 で選択されるメモリセルへ書込みを行
わないために必要なＷＥ￣とＡｉの変化の時間差をライ
トリカバリ時間ｔWRと言う。一般にｔAS、ｔWR共にＯｎ
Ｓが規格値である。
について説明する。ここでカラムゲートはＹ0 が選択さ
れておりＴ1 でワード線Ｗ0 のメモリセルの読出し、Ｔ
2 でＷ1 のメモリセルにＤin＝Ｈレベルを書込み、再び
Ｔ3 でＷ0 の読出しを行うものとする。図中でＷＥ￣の
立下がりに対してＴ1 で選択されていたメモリセルへの
書込みを行わないのに必要なＷＥ￣とＡｉの変化の時間
差をアドレスセットアップ時間ｔASと言い、ＷＥ￣の立
上りに対してＴ3 で選択されるメモリセルへ書込みを行
わないために必要なＷＥ￣とＡｉの変化の時間差をライ
トリカバリ時間ｔWRと言う。一般にｔAS、ｔWR共にＯｎ
Ｓが規格値である。
【０００６】アドレスセットアップはワード線Ｗ0 の立
下りａとＷg が立上リビット線に相補のデータが現れる
タイミングｂで決まるが、図５の回路ではインバータｌ
０、ｌｌを通してＷg の立上りを遅らせることによりｔ
ASを確保している。
下りａとＷg が立上リビット線に相補のデータが現れる
タイミングｂで決まるが、図５の回路ではインバータｌ
０、ｌｌを通してＷg の立上りを遅らせることによりｔ
ASを確保している。
【０００７】またライトリカバリのタイミングにおいて
はＷＥ￣の立上りでＷg は速やかに立下り、書込み期間
にＬレベルになっていたビット線Ｂ0 ￣とデータ線Ｄ￣
は負荷トランジスタＱ2 とＱ12を通して充電される。ア
ドレス入力Ａｉの変化で発生したイコライズパルスφ1
とφ2 でＱ5 とＱ13がオンしてビット線とデータ線がイ
コライズされる。このときＨレベルのビット線Ｂ0 とデ
ータ線Ｄの電荷が一時放電されるが、Ｑ1 とＱ11で再び
充電されていく。Ｔ3 で選択されるメモリセルへの書込
みを防ぐためにはワード線Ｗ0 が立上る前にビット線Ｂ
0 ・Ｂ0 ￣のイコライズおよびプリチャージが十分に行
われている必要がある。通常、メモリセルの書込みはセ
ルの電荷を放電して行うため、ビッ卜線のイコライズが
されていても放電状態であるとメモリセルは不安定な状
態に陥ってしまう。従ってこの回路のライ卜リカバリ時
間はビット線のプリチャージが充分な点Ｃとワード線の
立上りｄのタイミンダで制限を受ける。
はＷＥ￣の立上りでＷg は速やかに立下り、書込み期間
にＬレベルになっていたビット線Ｂ0 ￣とデータ線Ｄ￣
は負荷トランジスタＱ2 とＱ12を通して充電される。ア
ドレス入力Ａｉの変化で発生したイコライズパルスφ1
とφ2 でＱ5 とＱ13がオンしてビット線とデータ線がイ
コライズされる。このときＨレベルのビット線Ｂ0 とデ
ータ線Ｄの電荷が一時放電されるが、Ｑ1 とＱ11で再び
充電されていく。Ｔ3 で選択されるメモリセルへの書込
みを防ぐためにはワード線Ｗ0 が立上る前にビット線Ｂ
0 ・Ｂ0 ￣のイコライズおよびプリチャージが十分に行
われている必要がある。通常、メモリセルの書込みはセ
ルの電荷を放電して行うため、ビッ卜線のイコライズが
されていても放電状態であるとメモリセルは不安定な状
態に陥ってしまう。従ってこの回路のライ卜リカバリ時
間はビット線のプリチャージが充分な点Ｃとワード線の
立上りｄのタイミンダで制限を受ける。
【０００８】
【発明が解決しようとする課題】従来のスタティック型
半導体記憶装置は以上のように構成されていたためビッ
ト線のプリチャージに時間がかかり、ライトリカバリ時
間を確保する上でワード線の立上りを速めることができ
ず高速化が困難であった。ビット線とデータ線の負荷ト
ランジスタの能力を挙げればプリチャージに要する時間
は短くなるが、メモリセルとの能力差が大きくなり読出
しの信号電圧差が小さくなってノイズの影響を受けやす
くなる。
半導体記憶装置は以上のように構成されていたためビッ
ト線のプリチャージに時間がかかり、ライトリカバリ時
間を確保する上でワード線の立上りを速めることができ
ず高速化が困難であった。ビット線とデータ線の負荷ト
ランジスタの能力を挙げればプリチャージに要する時間
は短くなるが、メモリセルとの能力差が大きくなり読出
しの信号電圧差が小さくなってノイズの影響を受けやす
くなる。
【０００９】本発明は上記の問題点を解決するためにな
されたもので、ライトリカバリ時間を大きくすることな
く高速動作が可能なスタティック型半導体記憶装置を提
供することを目的とする。
されたもので、ライトリカバリ時間を大きくすることな
く高速動作が可能なスタティック型半導体記憶装置を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明のスタティック型
の半導体記憶装置は、 （１）アドレス信号の論理変化を検出してパルスを発生
するアドレス遷移検出同路と、ビッ卜線につながるデー
タ線に書込み信号を提供する書込み回路を備え、この書
込み回路は一対のデータ線に相補信号を供給してメモリ
セルへのデータ書込みを行う手段と、一対のデータ線に
同時に読出しのプリチャージ電圧を供給する手段と、デ
ータ線への電圧の供給を停止する手段を備えたことを特
徴とする。
の半導体記憶装置は、 （１）アドレス信号の論理変化を検出してパルスを発生
するアドレス遷移検出同路と、ビッ卜線につながるデー
タ線に書込み信号を提供する書込み回路を備え、この書
込み回路は一対のデータ線に相補信号を供給してメモリ
セルへのデータ書込みを行う手段と、一対のデータ線に
同時に読出しのプリチャージ電圧を供給する手段と、デ
ータ線への電圧の供給を停止する手段を備えたことを特
徴とする。
【００１１】（２）上記（１）の書込み回路は書込み期
間は一対のデータ線に相補信号を供給し、書込み終了後
の一定期間一対のデータ線に読出しのプリチャージ電圧
を供給した後、データ線への電圧供給を停止することを
特徴とする。
間は一対のデータ線に相補信号を供給し、書込み終了後
の一定期間一対のデータ線に読出しのプリチャージ電圧
を供給した後、データ線への電圧供給を停止することを
特徴とする。
【００１２】（３）上記（ｌ）、（２）の書込み回路は
アドレス信号の論理変化時に、アドレス遷移検出回路の
パレス信号を受けて一定期間一対のデータ線に読出しの
プリチャージ電圧を供給することを特徴とする。
アドレス信号の論理変化時に、アドレス遷移検出回路の
パレス信号を受けて一定期間一対のデータ線に読出しの
プリチャージ電圧を供給することを特徴とする。
【００１３】
【発明の実施の形態】以下本発明の実施例を図面を用い
て説明する。
て説明する。
【００１４】図１は本発明の一実施例のスタティック型
半導体記憶装置を示す。書込み回路６からデータ線Ｄ・
Ｄ￣に供給するＨレベルはＱ14、Ｑ15を経由しているた
め電源電圧Ｖddよリトランジスタのしきい値電圧ＶTHだ
け低く、ビット線、データ線のプリチャージ電圧に等し
い。従って一対のデータ線Ｄ・Ｄ￣に同時にＨレベルを
供給することにより、ビット線、データ線をプリチャー
ジ状態にすることが可能である。
半導体記憶装置を示す。書込み回路６からデータ線Ｄ・
Ｄ￣に供給するＨレベルはＱ14、Ｑ15を経由しているた
め電源電圧Ｖddよリトランジスタのしきい値電圧ＶTHだ
け低く、ビット線、データ線のプリチャージ電圧に等し
い。従って一対のデータ線Ｄ・Ｄ￣に同時にＨレベルを
供給することにより、ビット線、データ線をプリチャー
ジ状態にすることが可能である。
【００１５】書込み回路６はＷＥ￣がＬレべルの時はイ
ンバータｌ３の出力はＨレベルであり、ＮＡＮＤ回路
８、９は相補データを出力する。ＷＥ￣がＨレベルの時
は８、９の出力はＨレベルであるがＷg がＬレベルのた
めＱ14、Ｑ15はオフでデータ線に対して電圧の供給は行
わない。ただしＷＥ￣が立上る時８、９の出力はすぐに
ＨレベルになりＷgは遅延回路ｌ０、ｌｌ、ｌ２を通し
て立上るため、この期間はデータ線にＨレベルが供給さ
れてプリチャージが行われる。
ンバータｌ３の出力はＨレベルであり、ＮＡＮＤ回路
８、９は相補データを出力する。ＷＥ￣がＨレベルの時
は８、９の出力はＨレベルであるがＷg がＬレベルのた
めＱ14、Ｑ15はオフでデータ線に対して電圧の供給は行
わない。ただしＷＥ￣が立上る時８、９の出力はすぐに
ＨレベルになりＷgは遅延回路ｌ０、ｌｌ、ｌ２を通し
て立上るため、この期間はデータ線にＨレベルが供給さ
れてプリチャージが行われる。
【００１６】次に図２に従ってアドレスセットアップ、
ライトリカバリの動作を説明する。書込み期間に移る時
ＷＥの立下りからＷg は遅れて立上るため、この間にＴ
1 で選択されていたワード線Ｗ0 が立下ればメモリセル
への書込みは防ぐことができる。これは従来の方法と同
じ原理である。Ｔ2 ではＷ9 はＨレベルでデータ線には
相補信号が供給されて選択されたメモリセルへデータの
書込みが行われる。書込み終了の時はＷＥ￣の立上り
後、速やかに書込み回路よリデータ線にチャージ電圧が
供給されてＬレべルにあったビット線Ｂ0 ￣、データ線
Ｄ￣を充電する。書込み回路の電流供給能力はビット線
負荷、データ線負荷より強力であり、急速な充電が可能
であるためＣでビット線のプリチャージが十分に行われ
ておリワード線の立上りはｄまで速めることが可能であ
る。
ライトリカバリの動作を説明する。書込み期間に移る時
ＷＥの立下りからＷg は遅れて立上るため、この間にＴ
1 で選択されていたワード線Ｗ0 が立下ればメモリセル
への書込みは防ぐことができる。これは従来の方法と同
じ原理である。Ｔ2 ではＷ9 はＨレベルでデータ線には
相補信号が供給されて選択されたメモリセルへデータの
書込みが行われる。書込み終了の時はＷＥ￣の立上り
後、速やかに書込み回路よリデータ線にチャージ電圧が
供給されてＬレべルにあったビット線Ｂ0 ￣、データ線
Ｄ￣を充電する。書込み回路の電流供給能力はビット線
負荷、データ線負荷より強力であり、急速な充電が可能
であるためＣでビット線のプリチャージが十分に行われ
ておリワード線の立上りはｄまで速めることが可能であ
る。
【００１７】図３は本発明の他の実施例が示してある。
この実施例はアドレス変化の時、ワード線の変化に先ん
じてＡＴＤパルスが発生するのを利用して、パルス発生
回路５から信号φ3 を導入して書込み回路６よリプリチ
ャージを行っている。φ3 はアドレス変化の時にＨレベ
ルになるパルスであり、このときＮＯＲ回路ｌ３の出力
はＬレべルになるためＮＡＭＤ回路８、９の出力は両方
共Ｈレベルになってプリチャージが行われる。
この実施例はアドレス変化の時、ワード線の変化に先ん
じてＡＴＤパルスが発生するのを利用して、パルス発生
回路５から信号φ3 を導入して書込み回路６よリプリチ
ャージを行っている。φ3 はアドレス変化の時にＨレベ
ルになるパルスであり、このときＮＯＲ回路ｌ３の出力
はＬレべルになるためＮＡＭＤ回路８、９の出力は両方
共Ｈレベルになってプリチャージが行われる。
【００１８】図４はこの実施例のタイミング図である。
φ3がＨレベルの時はビット線Ｂ0・Ｂ0 ￣のプリチャー
ジが行われてメモリセルのデータが保たれるためアドレ
スセットアップ、ライトリカバリはφ3 の分だけのびる
ことになり図の様にアドレスの変化が書込み期間に大き
く入り込むことが可能である。
φ3がＨレベルの時はビット線Ｂ0・Ｂ0 ￣のプリチャー
ジが行われてメモリセルのデータが保たれるためアドレ
スセットアップ、ライトリカバリはφ3 の分だけのびる
ことになり図の様にアドレスの変化が書込み期間に大き
く入り込むことが可能である。
【００１９】
【発明の効果】以上、述べたように本発明によれば書込
み終了後ビット線のイコライズ、プリチャージが急速に
行われるため、ワード線上の立上りを速めることが可能
でありアクセスタイムを高速化できる。また書込み期間
中であってもアドレス変化時にビット線のプリチャージ
を行うことにより、アドレスセットアップ、ライトリカ
バリのマージンが十分に得られる効果がある。
み終了後ビット線のイコライズ、プリチャージが急速に
行われるため、ワード線上の立上りを速めることが可能
でありアクセスタイムを高速化できる。また書込み期間
中であってもアドレス変化時にビット線のプリチャージ
を行うことにより、アドレスセットアップ、ライトリカ
バリのマージンが十分に得られる効果がある。
【図１】本発明の一実施例を示すスタティック型半導体
記憶装置の回路図。
記憶装置の回路図。
【図２】そのアドレスセットアップとライトリカバリの
タイミンダ図。
タイミンダ図。
【図３】本発明の他の実施例を示すスタティック型半導
体記憶装置の回路図。
体記憶装置の回路図。
【図４】そのアドレスセットアップとライトリカバリの
タイミング図。
タイミング図。
【図５】従来のスタティック型半導体記憶装置の回路
図。
図。
【図６】そのアドレスセットアップとライトリカバリの
タイミング図。回路図において破線で囲った６の部分は
書込み回路を示す。
タイミング図。回路図において破線で囲った６の部分は
書込み回路を示す。
１・・・・アドレス入力回路 ２・・・・デコーダ回路 ４・・・・ＡＴＤ回路 ６・・・・書き込み回路
【手続補正書】
【提出日】平成７年８月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関するものであり、特にその書込み回路に関するもので
ある。
関するものであり、特にその書込み回路に関するもので
ある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルと、前記メモリセルに接続されるビット
線対と、前記ビット線対に接続されるデータ線対と、前
記データ線対を介して前記メモリセルにデータを書き込
まれる相補信号を出力する書込み回路とを有する半導体
記憶装置において、前記書込み回路は、該書込み回路に
入力される制御信号が第１の状態のときに、前記相補信
号を前記データ線に出力可能であり、前記制御信号が第
２の状態のときに、前記データ線対及び前記ビット線対
をプリチャージするプリチャージ電圧を前記データ線に
出力可能であり、前記制御信号の伝搬を遅らせる遅延回
路を有し、前記遅延回路から遅延されて出力される前記
制御信号が前記第２の状態であるときは、前記書込み回
路からの前記データ線対への出力が禁止されることを特
徴とする。
は、メモリセルと、前記メモリセルに接続されるビット
線対と、前記ビット線対に接続されるデータ線対と、前
記データ線対を介して前記メモリセルにデータを書き込
まれる相補信号を出力する書込み回路とを有する半導体
記憶装置において、前記書込み回路は、該書込み回路に
入力される制御信号が第１の状態のときに、前記相補信
号を前記データ線に出力可能であり、前記制御信号が第
２の状態のときに、前記データ線対及び前記ビット線対
をプリチャージするプリチャージ電圧を前記データ線に
出力可能であり、前記制御信号の伝搬を遅らせる遅延回
路を有し、前記遅延回路から遅延されて出力される前記
制御信号が前記第２の状態であるときは、前記書込み回
路からの前記データ線対への出力が禁止されることを特
徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】
【発明の効果】以上の説明の様に、本発明によれば、書
込み回路からプリチャージを行うことが可能となる。ま
た、遅延回路を有することにより、第１の状態・第２の
状態を有する制御信号の状態を変えるだけで、書込み動
作、プリチャージ、書込み回路からのデータ線対への出
力の禁止の３つ動作の制御を行うことが可能となる。
込み回路からプリチャージを行うことが可能となる。ま
た、遅延回路を有することにより、第１の状態・第２の
状態を有する制御信号の状態を変えるだけで、書込み動
作、プリチャージ、書込み回路からのデータ線対への出
力の禁止の３つ動作の制御を行うことが可能となる。
Claims (1)
- 【請求項１】 スタティック型の半導体記憶装置におい
て、アドレス信号の論理変化を検出してパルスを発生す
るアドレス遷移検出回路と、ビット線につながるデータ
線に書込み信号を供給する書込み回路を備え、この書込
み回路は一対のデータ線に相補信号を供給してメモリセ
ルへのデータ書込みを行う手段と、ー対のデータ線に同
時に読出しのプリチャージ電圧を供給する手段と、デー
タ線への電圧の供給を停止する手段を備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180480A JP2563893B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7180480A JP2563893B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62241104A Division JP2572607B2 (ja) | 1987-09-25 | 1987-09-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0850791A true JPH0850791A (ja) | 1996-02-20 |
| JP2563893B2 JP2563893B2 (ja) | 1996-12-18 |
Family
ID=16083967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7180480A Expired - Lifetime JP2563893B2 (ja) | 1995-07-17 | 1995-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563893B2 (ja) |
-
1995
- 1995-07-17 JP JP7180480A patent/JP2563893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563893B2 (ja) | 1996-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
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Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 12 |