JPH08507188A - 構成自在なアナログデジタルアレイ - Google Patents

Abstract

(57)【要約】 構成自在なアナログデジタルアレイは、少なくとも２つの平面を有する階層に構成される。このアレイは、少なくとも２つの１次マトリクスアレイと、少なくとも１つの２次マトリクスアレイとを備える。各１次マトリクスアレイは、行方向または列方向または行列に配列され、少なくとも一部にアナログ基本素子を含む複数の基本素子と、基本素子の信号入力および／または信号出力の相互接続を制御するとともに、信号入力および／または信号出力とマトリクス入力および／またはマトリクス出力との相互接続を制御する第１スイッチマトリクスとを含む。２次マトリクスアレイは、１次マトリクスアレイのマトリクス入力および／またはマトリクス出力の相互接続を制御するとともに、マトリクスアレイとアレイ入力および／またはアレイ出力との相互接続を制御する第２スイッチマトリクスを含む。

Description

【発明の詳細な説明】 構成自在なアナログデジタルアレイ 本発明は、構成自在なアナログデジタルアレイに関し、特に、構成自在なモジ ュール型のアナログ／デジタルアレイに関する。 ユーザーによってプログラム可能な回路として、構成自在なアレイから構成さ れるものが既に何年も前から公知である。一般に市場に出回っているプログラム 可能な回路は構成自在なデジタルアレイから構成されている。このようなプログ ラム可能な回路は、主に、デジタル処理の領域に供される。こういったデジタル 処理用のプログラム可能な回路では、たいてい、ゲートレベルまたはレジスタレ ベルに複数個のセルが設けられ、これらのセルは、ユーザーによってプログラム されたり、予め設けられた配線を通じて様々な形で互いに接続されることができ る。 このようなプログラム可能な回路では、使用事例ごとに「相応しい」モジュー ルを決定することが特に問題となる。様々なシステムが存在し、一旦システムを 構成してしまうと他のシステムへの切換が非常に困難だからである。 こういったプログラム可能な回路を単に回路設計の善し悪しを吟味するだけに 用いることもしばしばである。この場合、最終的に決定された回路は、いわゆる 「フルカスタムＩＣ」に変換される必要がある。回路のプロトタイプが様々なモ ジュールから構成されている場合には、このような変換はたいてい容易ではなく 、いわゆる再設計が必要になる場合が多々ある。 アナログ処理の分野では、構成自在なデジタルアレイから構成されるプログラ ム可能なデジタル回路に対応するものはこれまでのところ存在しない。適切な接 続によってプログラムまたは最適化することができるのは、例えばフィルタとい った特殊なモジュールにおいて、適切な接続によってユーザーがプログラムした り最適化したりすることができるだけである。さらに、特定ユーザーの配線に向 けたアナログ素子またはセルを備えた集積アレイも存在する。この場合、アルミ ニウムマスクを用いて製造業者が配線を行い、顧客自身は配線を行わない。欧州 特許公開公報ＥＰ０４９９３８３Ａ２には、ユーザーによって配列されるアナロ グ回路モジュールを有するアナログ部と、ユーザーによって配列されるデジタル 回路モジュールを有するデジタル部と、ユーザーによって配列されるＡ／Ｄ変換 およびＤ／Ａ変換用インターフェース回路を有するインターフェース部とを備え るプログラム可能な集積回路や、ユーザーによって配列される接続アーキテクチ ャおよび入出力アーキテクチャが開示される。この回路を用いた場合、限られた 素子間ネットワークしか実現することができない。例えば、回路素子間のフィー ドバックは不可能である。この既知の回路では、既存の基本ブロックと信号経路 とが多重化されるだけであって、非常に限られた変更しか許されない。例えばこ の公報の図３ａや図３ｂに示されるように、この回路のプログラム可能性や制御 性は、固定された基本素子を他の素子に接続することによって与えられる。例え ば抵抗器やコンデンサが既存の回路ブロックに選択的に接続されるといった具合 である。すなわち、この既知の技術を用いた場合、１つのまとまったシステムの 中で、階層構造を用いて次々とまとまりあるアナログサブシステムを接続してい くことは不可能である。 ドイツ特許公開公報ＤＥ３４１７６７０Ａ１に開示されるプログラム可能なア ナログ回路としてのプログラム可能フィルタでは、ユーザーのプログラムに沿っ て多数のフィルタモジュールと、減衰器と、分離増幅器とが相互に接続されるこ とができる。しかし、このプログラム可能なアナログ回路によっても、予め決め られた基本的な回路構造には非常に限られた変更しか許されない。 ドイツ特許公開公報ＤＥ３６１５９８１Ａ１には、パラメータを設定すること によってプログラム可能に音響信号を処理するシステムとプログラム可能スイッ チマトリクスとを組み合わせたものが開示される。このシステムは、音響信号の アナログ処理およびデジタル処理の領域で用いられる。しかし、このシステムは 、プリント回路基板レベルでは実現されているが、チップレベルでは実現するこ とができない。 上記の先行技術を考慮して、本発明は、アナログ基本素子や、所望する場合に はアナログ基本素子およびデジタル基本素子を備える１つのまとまったシステム をユーザーが実質的な制約なく構成するために用いられる構成自在なアナログデ ジタルアレイを提供することを目的とする。 この目的は、請求の範囲１に従う構成自在なアナログデジタルアレイによって 達成される。 本発明に係る構成自在なアナログデジタルアレイは、少なくとも２つの１次マ トリクスアレイと、少なくとも１つの２次マトリクスアレイとを含む階層構造を 備える。 各１次マトリクスアレイは、複数の基本素子と第１スイッチマトリクスとを含 む。基本素子は、行または列や行列に配列され、少なくともその一部はアナログ 基本素子である。第１スイッチマトリクスは、基本素子の信号入力や信号出力の 相互接続を制御するとともに、１次マトリクスアレイのマトリクス入力やマトリ クス出力と基本素子との接続を制御する。２次マトリクスアレイが備える第２ス イッチマトリクスアレイは、１次マトリクスアレイのマトリクス入力やマトリク ス出力の和互接続を制御するとともに、１次マトリクスアレイとアレイ入力やア レイ出力との接続を制御する。 このように定義されるシステムでは、アーキテクチャおよび複雑さの異なる制 御可能なアナログおよびデジタル機能ブロックを集積回路として共通基板上に形 成することができる。このシステムでは、しかも、既設のサブモジュールおよび 基本素子を意のままにかつ反転可能に相互接続することができるとともに、それ らのサブモジュールや基本素子によって完全な１つのシステムを構成することが できる。その完全なシステムを用いればアナログ信号処理とデジタル信号処理と を混在させることができ、そのシステムは様々な形で予め任意に設定される。こ のシステムは、アナログブロックおよびデジタルブロックとしての任意の基準量 の基本素子を備える「構成セット」を画成する。アナログブロックおよびデジタ ルブロックは、パラメータを用いて表示されることから補正可能であって、任意 の範囲で相互に接続されたり形作られたりして１つの完成したシステムを構成す る。 基本素子は、信号入力および信号出力に加えて、アナログ制御入力やデジタル 制御入力を有することが好ましい。これによって基本素子の任意の特性を所定の 範囲で変更することができる。すなわちパラメータ値を設定することができる。 基本素子のアナログ制御入力やデジタル制御入力への信号は、書き込み、読み出 しおよび消去が可能な記憶素子にプログラム設定され、いつでもリセットや消去 が可能である。ここで、この記憶素子がパラメータ設定用レジスタとして機能す る。記憶素子は基本素子に近接配置される。例えば、基本素子が増幅器の場合、 この増幅器の利得、帯域幅、電力損失、オフセット等の特性を必要に応じて調整 することができる。 １次マトリクスアレイは、所望により乗算Ｄ／Ａ変換器を含んでもよい。この Ｄ／Ａ変換器は、パラメータ設定用レジスタからバイナリデータワードを受け取 って、出力側からアナログ制御信号を発生させる。この制御信号によって、基本 素子のアナログ制御入力は制御される。 本発明の一実施例では、基本素子のアナログ制御入力やデジタル制御入力を制 御するとともに、マトリクス入力やアレイ入力を通じて第１および第２マトリク スアレイのスイッチを制御することによって、基本素子は１つのまとまったシス テムに構成されていく。 好ましくはシフトレジスタが設けられる。このシフトレジスタは、構成データ をシリアルに読み込み、パラメータ設定用レジスタを構成する。 他の実施例では、アレイに対して構成データを並列に入力することができる並 列インターフェイスを設けてもよい。いずれの場合も、構成データを発生させる ホストコンピュータを用いて制御データを発生させることができる。 さらに一歩進んで、ルーチング（構成レジスタの設定）を行う１チップマイコ ンを設けてもよい。マイコンは、例えばネットリストといった外部から与えられ る情報を評価する。こういった情報は、別領域（ＲＡＭ、ＥＰＲＯＭなど）に一 時的に記憶されてもよい。 基本素子同士の間や、これらの基本素子によって形作られる１次マトリクスア レイ同士の間には、多数のスイッチング可能な接続部が形成される。かかる接続 部によって個々の基本素子同士を非常に恣意的に結線することが可能となる。基 本素子の入力線および出力線がマトリクス形成されたアレイ内に備えられている ことから、１次マトリクスアレイ内に基本素子のフィードバック構造を作ること も可能である。 １次マトリクスアレイに配設された基本素子から構成される１次回路アレイは 、２次または高次のマトリクスアレイを用いて、実質的な制限なく１つのまとま ったシステムに構成されてもよい。 本発明によれば、構成自在なアレイの階層構造は、１次マトリクスアレイと、 少なくとも１つの２次マトリクスアレイとからなり、通常主として構成自在デジ タルアレイの分野で用いられる方法を用いれば、個々の基本素子を検査したり、 構成したシステムを検査したりすることができる。この目的のため、デジタル構 成では、全ての組合せロジック機能は最小限の機能として実行され、その結果、 これらの機能は完全に検査可能である。これらの組合せ基本ロジック素子の間に はレジスタが設けられ、レジスタ同士はスキャンパスで相互に接続される。さら に、プログラム可能特徴レジスタ（ｓｉｇｎａｔｕｒｅ ｒｅｇｉｓｔｅｒ）お よび境界スキャンパス（ｂｏｕｎｄａｒｙ ｓｃａｎ ｐａｔｈ）を設けてもよ い。 アナログ構成では、システムの特別な内部ノードを観察することができる。こ の観察は、例えば増幅器といった付加的なデカップリング素子を用いて行われる 。このデカップリング素子は、出力ピンまたはアナログ基本素子に対して選択的 に切り替えられる。これによって、ほとんど負荷なくネットワークノードを測定 することができる。同様に、本発明に係るアレイ構造によって、モジュール内の ある特定の接続同士を分離したり、モジュールのチップ外入力またはモジュール 出力を用いて内部ノードを設定したりすることができる。本発明に係るアレイの 構成は自由に変更可能なことから、オンチップテストを実行したり、適切な状況 の下では広範囲にわたって徹底的にシステムの動作をテストしたりするテストシ ステムの構築を可能にする。このような自己検査システムにはアナログ構成要素 とデジタル構成要素とを混在させてもよい。 本発明の特徴によれば、少なくとも基本素子の一部に評価レジスタが関連づけ られる。この評価レジスタは、読み出し／書き込みメモリまたは読み出し専用メ モリとして構成され、少なくとも基本素子の完全な故障に関する情報を含み、場 合によっては、基本素子の動作特性に関する情報を含む。本発明に係るアレイの 一実施例によれば、機能テストに続いて、特別な処置を通じて、アレイを構成す る個々のチップごとに構成素子パラメータおよび回路パラメータを抽出すること ができる。パラメータ抽出の結果は、パラメータ決定可能な機能マクロモデルへ 組み入れられ、その後のシミュレーションに用いられる。プロセス変動に基づく 構成素子パラメータや回路パラメータのばらつきは、シミュレーション環境下で 個々に調整されて、十分に補償される。続いて、各チップには、所定の切り替え 特性についての特性プランが作成される。この特性プランは、特定のタスクに関 する各部分回路の評価の基礎として構成ソフトウェアによって用いられることが できる。このために、各チップには、はっきりとした識別コードを格納してもよ い。この格納は、例えば、ユーザーによって焼き込まれるＰＲＯＭ領域、すなわ ち、読み出し専用メモリとして書き込むことのできるＰＲＯＭ領域によってなさ れる。 １つの評価レジスタを全ての基本素子に関連させることによって、基本素子の 動作可能性に関する情報を記憶させることができる。前述したように、評価レジ スタ内の評価には、例えば、基本素子の完全な故障や、他の特性を示す特徴につ いての情報などが含まれる。一方では、製造業者がテストの間にこういった情報 を確認して、評価レジスタ内に用意しておくことができる。その結果、チップの 収率を上げることができる。各モジュールタイプはチップ上で何回も出現するこ とから、十分な冗長性が与えられる。他方では、ユーザーもいつでも評価を行う ことができる。事情に応じて評価を行ったり行わなかったりすることができる。 この処置を用いれば、動作中に発生する故障個所を突き止め、その故障個所をマ ークし、システムを再構築して故障を回避することができる。その際、全ての評 価レジスタは考慮されるべきである。かかる観点から、システムの信頼性を高め ることができる。ハードウェアに介入せずにシステムを「修復」することができ るからである。 本発明の特別な態様によれば、電力遮断入力を用いて、増幅器やインターフェ イス回路といった静的に無損失ではない素子を動作電圧から切り離すことができ る。この態様では、使用されていない基本素子や故障した基本素子を不能化させ ることができ、システム全体の電力損失を減少させることができる。特定ユーザ ー向け回路の構成にはアレイの基本素子が非常に部分的にしか使用されないこと が多いことを考慮すれば、この態様は非常に重要な意味を持つ。かかる電力遮断 入力は、電力損失を抑えるために、動作中の特定の時間間隔で制御することもで きる。また、基本素子を不能化するためには、基本素子内で別個にプログラムさ れる別の記憶素子を用いることが好ましい。 本発明に係るアレイは適応システム（適応系）を提供する。構成されたシステ ムは、特定の態様でシステム自身を変更する出力信号、すなわち自動的にシステ ムを再構成することができる出力信号を発生する。出力信号の発生は、例えば、 プログラム可能配線を変更したり、モジュールの特性を変更したりすることによ って達成される。構造の設計が適切であれば、リアルタイム動作中にアレイを変 更することができる。 本発明に係るアレイはＢＩＣＭＯＳ技術を用いて実現されることが好ましい。 ＢＩＣＭＯＳ技術は、バイポーラ素子を用いて高度なアナログ機能を実行できる ことや、損失の少ないＣＭＯＳ技術によって超大規模集積が可能なことから特に 適している。さらに、柔軟な相互接続といった観点から、優れたドライバ特性が 求められる。ドライバは負荷容量に柔軟に応答しなければならない。基本的には 、ＣＭＯＳ技術または超大規模集積に適した他の技術での解決も考えられる。 簡単な方法で、本発明に係るアレイ上に構成されたプロトタイプを一層多数の 素子用に最適化された回路へ移行するには、適切なＣＡＤ環境下で、構成時に見 出されたデータをアナログライブラリ素子およびデジタルライブラリ素子と組み 合わせて１つのまとまったシステムを形成する。この工程では、使用されない素 子は省略され、マルチプレクサやレジスタいった配線やプログラム可能性に用い られる付加的なユニットは固定の配線に交換される。本発明に係る構成自在なモ ジュールアレイを用いてシステムが十分にシミュレートされていることを考慮す れば、本発明に係る技術を用いることによって、他のモジュールへの移行によっ て問題が生じることはない。 本発明に係るアレイのアナログ基本素子は、例えば、積分器や比較器、増幅器 、位相検出器、調整可能な基準を含む。調整可能な基準は乗算Ｄ／Ａ変換器によ って実現される。 以下、添付図面を参照しつつ、本発明に係る構成自在なアナログデジタルアレ イの好ましい実施例を詳細に説明する。 図１は１次マトリクスアレイに配設された基本素子によって規定される２次ル ープフィルタを示す。 図２は１次マトリクスアレイに配設された基本素子によって規定される位相検 出器を示す。 図３は２次マトリクスアレイを用いて、図１および図２に従う回路によって規 定される周波数ロックループ（ＦＬＬ）を示す。 図４は制御可能な相互コンダクタンスオペアンプを示す。 図５は本発明に係る最小単位のアレイの実施例を示す。 図６は本発明に係るアレイの１次マトリクスアレイで規定される２次ループフ ィルタを示す。 図７は本発明に係るアレイの１次マトリクスアレイで規定される位相検出器を 示す。 図８は図５に対応し、本発明に係るアレイが周波数ロックループとしてプログ ラムされる場合のアレイを示す。 図１は、本発明に係るアレイの第１平面に配設可能な第１構造を示す。この第 １平面は、後述するように、１次マトリクスアレイを通じて形成される。ここで 、第１平面としたのは、この平面内には基本素子１１、１２、Ｖ１の構成のみが 設けられるからである。図示した構成では、２つの積分器１１、１２すなわち１ 次ローパスフィルタが設けられ、粗調整はデジタルで制御され、微調整はアナロ グで制御される。増幅器Ｖ１は制御可能である。参照符号Ｖｄｃはデジタル制御 入力、Ｖａｃはアナログ制御入力を示す。 図２は、本発明に係るアレイの他の第１平面、すなわち、基本素子のサブ構成 を示す。この第１平面もまた１次マトリクスアレイを通じて形成される。この回 路例では、２つの電圧比較器Ｋ１、Ｋ２が設けられ、これらに続いて位相検出器 ＰＤが設けられる。 図３はＦＬＬ（周波数ロックループ）のブロック図を示す。この回路は３つの ブロックからなり、各ブロックは、図１および図２に示される本発明に係るデジ タルアレイの第１平面上に形成される。図３に示す回路は第２平面回路と呼ぶこ とができる。図３のブロック図によって、本発明に係るアレイ全体のアナログ／ デジタル設計の階層構造が明確に示される。基本素子を土台として第１平面のマ クロが形成され、このマクロによって第２平面のシステムが構成される。その際 、下層平面の基本素子と協働して第２平面のシステムを構成することもできる。 本実施例は２つの階層平曲にわたる構造を備えている。当業者であれば、階層 アレイといった本発明の概念を一層多くの階層平面にわたって適用することがで きよう。 図４には、プログラム可能かつ構成自在な相互コンダクタンスオペアンプＯＴ Ａの回路構成が示される。このオペアンプＯＴＡは差動経路技術（ｄｉｆｆｅｒ ｅｎｔｉａｌ ｐａｔｈ ｔｅｃｈｎｉｑｕｅ）を用いている。かかる構成は、 他の基本素子の代表例として、原則的に基本素子の制御可能性を明確に示すもの である。デジタル調整によって粗調整がなされる。この粗調整にはデータワード Ｗ２が用いられる。微調整には、プログラム可能な乗算Ｄ／Ａ変換器ＭＤＡＣを 通じてデータワードＷ１が用いられる。このアナログ制御電圧を外部から供給す ることもできる。１０ビットラッチを用いて粗調整および微調整のデジタルプロ グラムが設定される。ラッチＬは、図５を参照しつつ後述するように、基本素子 のＢＢＢ行列に含まれる。 図示されるように、基本素子（ＢＢＢ：基本ビルディングブロック）のアナロ グ微調整は、バイナリデータワードＷ１を用いたＡ／Ｄ変換器の乗算や、外部ア ナログ制御電圧（外部制御または適応制御）によって実行される。いずれの方法 でもまず第１に相互コンダクタンスに影響を及ぼす。 デジタル制御では、データワードＷ２を用いて、１次マトリクスアレイの基準 電流や基準電圧を接続したり切断したりしてデジタル粗調整が行われる。これに よって、同様に、例えば相互コンダクタンスがプログラム可能となる。しかも、 基準は動力学適応（ｄｙｎａｍｉｃ ａｄａｐｔａｔｉｏｎ）に対して評価され る。 図５に示す具体例は、本発明に係る構成自在なアナログデジタルアレイ配列と 、４つの１次マトリクスアレイＭ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄と、１つの２次マトリク スアレイＭ₂とを備える。１次マトリクスアレイＭ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄は、そ れ ぞれ複数の基本素子ＢＢＢを含む。基本素子ＢＢＢは、図５では、ＢＢＢ行／Ｂ ＢＢ列１〜１２として示される。各１次マトリクスアレイＭ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄ では、第１スイッチマトリクスＳ１〜Ｓ４によって基本素子が互いに接続され る。この例では、第１スイッチマトリクスＳ１〜Ｓ４は８ｘ８スイッチマトリク スから構成される。スイッチマトリクスユニットＭＳＵに関するネットワークロ ジックによって交差なしの相互接続が可能になる。このような相互接続は、１次 マトリクスアレイではｍ²ビット長（ｍ＝交差なしの相互接続数）のシフトレジ スタ１３〜１６を用いて個々にプログラムされる。いかなる接続経路をも付加せ ずに、マトリクスの周囲に整列させられた基本素子の数を増加させるには、デコ ード可能なラインセレクタを周辺に設けることができる。このラインセレククに よって、入力時や出力時の信号／供給経路を接続したり切断したりする。マトリ クスの外部接続は、いずれも、入力や出力、双方向接続としてプログラムされる 。セレクタのマルチプレクサによって信号／供給の構成を可変にすることができ る。 信号／供給経路のプログラミングの多様性を可能な限り広げるには、２つの異 なる基本ネットワーク状態すなわち交差と相互接続とが理解される。１つの交差 点ＭＳＵがプログラムされると、水平導電セグメントと縦導電セグメントとによ って導電性の双方向接続が確立される。これらの導電セグメントで、他の交差点 ＭＳＵを接続させれば、平行に延びる導電セグメントを実現することができる。 マトリクス境界でラインセレクタが非作動状態であれば、このマトリクス周辺部 で導電セグメントは終了する。図示例では、スイッチマトリクスは他の分離単位 を持たない。特に別記しない限り、いずれの構成でも信号経路はマトリクス周辺 で終了する。 再び図５を参照し、２次マトリクスアレイＭ₂は、１次マトリクスアレイＭ₁₁ 、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄と協働して、２層平面からなる構成自在なデジタルアレイを 構成する。この２次マトリクスアレイＭ₂は、図示例では１６ｘ１６スイッチマ トリクスからなるスイッチマトリクスを備えている。このスイッチマトリクスの 縦方向信号ラインは、１次マトリクスアレイのスイッチマトリクスＳ₁〜Ｓ₄の入 出力ラインである。２次マトリクスアレイのスイッチマトリクスの水平方向信号 ラインは、２５６ビットシフトレジスタ１７の出力と、アレイ入力ラインおよび アレイ出力ラインによって画成される。アレイ入力ラインおよびアレイ出力ライ ンはアレイのインターフェイス１８を画成する。 スイッチマトリクスＳ₁〜Ｓ₅は、１ビットスイッチおよび１ビットメモリから なり、パネル上に配列される。「１」や「０」を設定すれば、信号経路や供給経 路の接続や断線がそれぞれ達成される。 図６には、アレイの第１平面に配設される１次マトリクスアレイＭ₁₁として構 成される図１のループフィルタが示される。同一の参照符号で示される回路素子 は全図を通じて同じ構成要素を指すため、その機能および構造の説明を繰り返さ ない。図６から明らかなように、シフトレジスタ１３の内容に応じて予め決めら れる構成によってＢＢＢ行／ＢＢＢ列１〜３から任意の基本素子が選択される。 それらの基本素子は所望通りに相互に接続される。図６は、アナログ構成用の６ ４ビットシフトレジスタ１３の機能や、デジタル粗制御用の１６ビットシフトレ ジスタ１９の機能を特に明確に示す。 図７には、２つの電圧比較器を有する図２の位相検出器が示される。この位相 検出器は、第３の１次マトリクスアレイＭ₁₃によって形成される。この場合でも 、アナログ構成用に６４ビットシフトレジスタ１５を用い、デジタル粗制御用に １６ビットシフトレジスタ２０を用いる。 図８は、図５のアレイを用いて形成される配線ネットワークの全体を示す。こ の配線ネットワークを通じて、アレイの２次平面に周波数ロックループが実現さ れる。個々の構成要素について図７までを参照して説明してきたので、ここでは 個々のマトリクスアレイの説明は省略する。

【手続補正書】 【提出日】１９９５年１２月２５日 【補正内容】 （１）請求の範囲を別紙の通り補正する。 （２）明細書第２頁２５行〜２６行記載の「〜チップレベルでは実現することが できない。」の後に改行して以下を挿入する。 『米国特許公報ＵＳ−Ａ−４８４７６１２に開示される構成自在なアレイは、少 なくとも２つの１次マトリクスアレイと少なくとも１つの２次マトリクスアレイ とを有する。１次マトリクスアレイは、行列状に配置された複数の基本素子と第 １スイッチマトリクスとを備え、２次マトリクスアレイは第２スイッチマトリク スを備える。その第２スイッチマトリクスは１次マトリクスアレイ同士を接続す る。全ての基本素子はデジタルであって、出力同士は１次マトリクスアレイを通 じて結合される。 Ｅ Ｐｒｅｉｓｓ著「Ｄｉｇｉｔａｌｅｓ ｕｎｄ Ａｎａｌｏｇｅｓ ａｕ ｆ ｅｉｎｅｍ Ｃｈｉｐ」（Ｅｌｅｋｔｒｏｎｉｋ、Ｖｏｌ．３６、Ｎｏ．１ ０、１９８７年５月１５日発行、ミュンヘン）にはアナログ／デジタルＣＭＯＳ 基本セルが開示される。この既知の基本セルでは、アナログ／デジタル機能素子 同士が２つの固定の接続層を通じて接続される。』 請求の範囲 １．行方向または列方向または行列に配列される複数の基本素子（ＢＢＢ）およ び第１スイッチマトリクス（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄）をそれぞれ含む少なくとも２ つの１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）と、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）を相互接続する第２ス イッチマトリクス（Ｓ₅）を含む少なくとも１つの２次マトリクスアレイ（Ｍ₂） とを備える構成自在なアレイにおいて、 前記基本素子は、デジタル基本素子および少なくとも一部にアナログ基本素子 を含み、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）および２次マトリクス アレイ（Ｍ₂）は共通基板上に形成され、 この構成自在なアレイは、構成データを取り入れるとともにアレイを構成する データ取り入れ装置（１３、１４、１５、１６）を有し、 前記第１スイッチマトリクス（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄）は、前記データ取り入れ 装置（１３、１４、１５、１６）を通じて制御され、前記基本素子の信号入力お よび／または信号出力を相互に接続するとともに、前記基本素子と１次マトリク スアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）のマトリクス入力および／またはマトリク ス出力とを接続し、 前記第２スイッチマトリクス（Ｓ₅）は、アレイ入力およびアレイ出力（１７ 、１８）に直接に接続されて前記データ取り入れ装置（１３、１４、１５、１６ ）を通じて制御され、前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）の マトリクス入力および／またはマトリクス出力と相互に接続するとともに、前記 １次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）のマトリクス入力およびマト リクス出力とアレイ入力およびアレイ出力（１８）とを相互接続することを特徴 とする構成自在なアレイ。 ２．請求の範囲１に記載のアレイにおいて、 前記基本素子（ＢＢＢ）はアナログ制御入力および／またはデジタル制御入力 をさらに含むことを特徴とするアレイ。 ３．請求の範囲２に記載のアレイにおいて、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）は、各々、前記基本素 子（ＢＢＢ、１９、２０）のデジタル制御入力へのデジタル制御信号と、スイッ チ（１３、１４、１５、１６）の制御ビットとを含むパラメータ設定用レジスタ （１３、１４、１５、１６、１９、２０）を含むことを特徴とするアレイ。 ４．請求の範囲２または３に記載のアレイにおいて、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）は、各々、バラメータ 設定用レジスタ（１９、２０）からのバイナリデータワード（Ｗ１）に応じて作 動し、前記基本素子（ＢＢＢ）のアナログ制御入力にアナログ制御信号（Ｖａｃ ）を発生する乗算Ｄ／Ａ変換器（ＭＤＣ）を含むことを特徴とするアレイ。 ５．請求の範囲２〜４のいずれかに記載のアレイにおいて、 前記基本素子（ＢＢＢ）は、この基本素子（ＢＢＢ）のアナログ制御入力およ びデジタル制御入力を制御するとともに、前記マトリクス入力およびアレイ入力 を通じて前記第１および第２マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄、Ｍ₂ ）の前記スイッチ（ＭＳＵ）を制御することによって、完成したシステムに構成 されることを特徴とするアレイ。 ６．請求の範囲５に記載のアレイにおいて、 構成用データをシリアルに読み込み、前記パラメータ設定用レジスタを構成す るシフトレジスタ（１３、１４、１５、１６、１７）が設けられることを特徴と するアレイ。 ７．請求の範囲５に記載のアレイにおいて、 前記アレイに対して前記構成用データを並列に入力することができる並列イン ターフェイスが設けられることを特徴とするアレイ。 ８．請求の範囲１〜７のいずれかに記載のアレイにおいて、 少なくとも前記基本素子（ＢＢＢ）の一部に関連づけられる評価レジスタが設 けられ、この評価レジスタは、読み出し／書き込みメモリまたは読み出し専用メ モリとして構成されるとともに、少なくとも前記基本素子（ＢＢＢ）の完全な故 障に関する情報を含むことを特徴とするアレイ。 ９．請求の範囲８に記載のアレイにおいて、 前記評価レジスタは、前記基本素子（ＢＢＢ）の動作特性に関する情報をさら に含むことを特徴とするアレイ。 １０．請求の範囲１〜９のいずれかに記載のアレイにおいて、 少なくとも静的に無損失ではない前記基本素子（ＢＢＢ）は、電力遮断入力を 用いて動作電圧から分離されることを特徴とするアレイ。 １１．請求の範囲１〜１０のいずれかに記載のアレイにおいて、 前記アレイはＢＩＣＭＯＳ技術を用いて実現されることを特徴とするアレイ。 １２．請求の範囲１〜１１のいずれかに記載のアレイにおいて、 前記アナログ基本素子（ＢＢＢ）は、積分器、比較器、増幅器、位相検出器お よび調整可能な基準のうちの少なくとも一つを含むことを特徴とするアレイ。 １３．請求の範囲１２に記載のアレイにおいて、 前記調整可能な基準は乗算Ｄ／Ａ変換器からなることを特徴とするアレイ。 １４．請求の範囲１〜１３のいずれかに記載のアレイにおいて、 前記第１スイッチマトリクス（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄）および前記第２スイッチ マトリクス（Ｓ₅）は、マトリクスに配列された複数個の１ビットスイッチおよ び１ビットメモリ（ＭＳＵ）からなることを特徴とするアレイ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベークハウス ベルトホルト ドイツ連邦共和国 デインスラーケン ニ コラウス―グロース―ストラーセ １

Claims (1)

1. 【特許請求の範囲】 １．少なくとも２つの１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）と、少 なくとも１つの２次マトリクスアレイ（Ｍ₂）とを備える構成自在なアナログデ ジタルアレイであって、 前記１次マトリクスアレイは、 行方向または列方向または行列に配列され、少なくとも一部にアナログ基本素 子を含む複数の基本素子（ＢＢＢ）と、 前記基本素子の信号入力および／または信号出力の相互接続を制御するととも に、信号入力および／または信号出力とマトリクス入力および／またはマトリク ス出力との和互接続を制御する第１スイッチマトリクス（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄） とを含み、 前記２次マトリクスアレイは、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）のマトリクス入力およ び／またはマトリクス出力の相互接続を制御するとともに、前記マトリクスアレ イとアレイ入力および／またはアレイ出力（１８）との和互接続を制御する第２ スイッチマトリクス（Ｓ₅）を含むアナログデジタルアレイ。 ２．請求の範囲１に記載のアレイにおいて、 前記基本素子（ＢＢＢ）はアナログ制御入力および／またはデジタル制御入力 をさらに含むことを特徴とするアレイ。 ３．請求の範囲２に記載のアレイにおいて、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）は、各々、前記基本素 子（ＢＢＢ、１９、２０）のデジタル制御入力へのデジタル制御信号と、スイッ チ（１３、１４、１５、１６）の制御ビットとを含むパラメータ設定用レジスタ （１３、１４、１５、１６、１９、２０）を含むことを特徴とするアレイ。 ４．請求の範囲２または３に記載のアレイにおいて、 前記１次マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄）は、各々、パラメータ 設定用レジスタ（１９、２０）からのバイナリデータワード（Ｗ１）に応じて作 動し、前記基本素子（ＢＢＢ）のアナログ制御入力にアナログ制御信号（Ｖａｃ ）を発生する乗算Ｄ／Ａ変換器（ＭＤＣ）を含むことを特徴とするアレイ。 ５．請求の範囲２〜４のいずれかに記載のアレイにおいて、 前記基本素子（ＢＢＢ）は、この基本素子（ＢＢＢ）のアナログ制御入力およ びデジタル制御入力を制御するとともに、前記マトリクス入力およびアレイ入力 を通じて前記第１および第２マトリクスアレイ（Ｍ₁₁、Ｍ₁₂、Ｍ₁₃、Ｍ₁₄、Ｍ₂ ）の前記スイッチ（ＭＳＵ）を制御することによって、完成したシステムに構成 されることを特徴とするアレイ。 ６．請求の範囲５に記載のアレイにおいて、 構成用データをシリアルに読み込み、前記パラメータ設定用レジスタを構成す るシフトレジスタ（１３、１４、１５、１６、１７）が設けられることを特徴と するアレイ。 ７．請求の範囲５に記載のアレイにおいて、 前記アレイに対して前記構成用データを並列に入力することができる並列イン ターフェイスが設けられることを特徴とするアレイ。 ８．請求の範囲１〜７のいずれかに記載のアレイにおいて、 少なくとも前記基本素子（ＢＢＢ）の一部に関連づけられる評価レジスタが設 けられ、この評価レジスタは、読み出し／書き込みメモリまたは読み出し専用メ モリとして構成されるとともに、少なくとも前記基本素子（ＢＢＢ）の完全な故 障に関する情報を含むことを特徴とするアレイ。 ９．請求の範囲８に記載のアレイにおいて、 前記評価レジスタは、前記基本素子（ＢＢＢ）の動作特性に関する情報をさら に含むことを特徴とするアレイ。 １０．請求の範囲１〜９のいずれかに記載のアレイにおいて、 少なくとも静的に無損失ではない前記基本素子（ＢＢＢ）は、電力遮断入力を 用いて動作電圧から分離されることを特徴とするアレイ。 １１．請求の範囲１〜１０のいずれかに記載のアレイにおいて、 前記アレイはＢＩＣＭＯＳ技術を用いて実現されることを特徴とするアレイ。 １２．請求の範囲１〜１１のいずれかに記載のアレイにおいて、 前記アナログ基本素子（ＢＢＢ）は、積分器、比較器、増幅器、位相検出器お よび調整可能な基準のうちの少なくとも一つを含むことを特徴とするアレイ。 １３．請求の範囲１２に記載のアレイにおいて、 前記調整可能な基準は乗算Ｄ／Ａ変換器からなることを特徴とするアレイ。 １４．請求の範囲１〜１３のいずれかに記載のアレイにおいて、 前記第１スイッチマトリクス（Ｓ₁、Ｓ₂、Ｓ₃、Ｓ₄）および前記第２スイッチ マトリクス（Ｓ₅）は、マトリクスに配列された複数飼の１ビットスイッチおよ び１ビットメモリ（ＭＳＵ）からなることを特徴とするアレイ。