JPH0677814A - セル状のプログラマブル論理集積回路をプログラミングするための方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 プログラミング構造を簡単にすると共に、そ
の構造のテスティングを容易に行えるセル状のプログラ
マブル論理集積回路を得る。 【構成】 セル状のプログラマブル論理集積回路の部分
集合は、データレジスタ１４内の要素３２Ａ，…とそれ
ぞれテストレジスタ１８内の要素５０Ａ，…との間のプ
ログラマブル要素３０Ａ１−３０Ａｎ，…の直列接続さ
れた各要素間にスイッチ３４Ａ１−３４Ａｎ，…を備え
て構成される。前記各直列接続が正しくデータを通すか
をテストできるように最初全部のスイッチをアドレスレ
ジスタ１６によりイネーブルにし、その後スイッチは再
度データ源から最も遠いプログラマブル要素から始まっ
て連続するプログラマブル要素へデータが記憶されるよ
うにデータ源から最も遠いスイッチから累進的にディス
エーブルされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フィールドプログラ
マブルゲートアレイ（”ＦＰＧＡｓ”）や多くの種類の
プログラマブル論理デバイス（”ＰＬＤｓ”）のような
セル状のプログラマブル論理集積回路をプログラミング
するための方法及び装置に関する。

【０００２】

【従来の技術】非常に強力で柔軟性のあるセル状のプロ
グラマブル論理回路アーキテクチャは、例えば、譲渡さ
れた係属中の１９９１年９月３日に出願された米国特許
出願第７５４，０１７号及び１９９２年５月８日に出願
された第０７／８８０，９４２号によって周知であり、
ここではこの両者が参考にされる。これらのアーキテク
チャは、多数の論理モジュールを含み、その各々はどん
な多くの比較的基本の論理機能をも実行するようプログ
ム可能である。もっと複雑な論理機能を提供するため
に、これらの論理モジュールをプログラマブルに相互接
続する広範な導体のネットワークが提供される。これら
の論理回路は、非常に多数のプログラマブル要素を備え
る。各論理モジュールは実質的に多数のこれらの要素を
有し、そしてその相互接続ネットワークはまた論理モジ
ュール間の所望の相互接続を生成するために多くのその
ような要素を必要とする。

【０００３】

【発明が解決しようとする課題】上記したタイプのデバ
イス内のプログラマブル要素をプログラムするための代
表的な技術は、例えば、ウォールストロムの米国特許第
３，４７３，１６０号及びフリーマンの米国特許第４，
８７０，３０２号内に示されるようにシフトレジスタを
用いることである。各シフトレジスト段は、連結された
論理またはスイッチング要素を制御する。プログラミン
グデータはシフトレジスタまたは複数のレジスタ内を、
その要素に連結されたシフトレジスタ段に記憶された各
論理またはスイッチング要素を制御するために要求され
るデータまでシフトされる。このアプローチの不利な点
はシフトレジスタが比較的複雑であり、中間段のデータ
転送、クロック、等のために実質的に多数の導体を必要
とすることである。従って複雑な論理回路構造におい
て、プログラミングに対するシフトレジスタアプローチ
は過剰のスペースや他の資源を取るかもしれないし、そ
のデバイスの設計における制限要素になりさえするかも
しれない。シフトレジスタは、ずっとその中を通るデー
タをシフトすることによってのみテストし得るだけなの
で、プログラムされたデバイスのシフトレジスタのテス
ティングもまたやっかいである。非常に複雑な論理回路
においては当たり前であるが、シフトレジスタが長い場
合、その中をテストデータがシフトするのに比較的長い
時間が掛かり得る。

【０００４】前述した観点から、この発明の一つの目的
は、セル状のプログラマブル論理回路をプログラミング
するための改良された技術を提供することである。

【０００５】この発明のもっと特別な目的は、セル状の
プログラマブル論理回路をプログラミングするために使
用される構造を簡単化することである。

【０００６】さらに別のもっと特別な目的は、そのデバ
イスのテスティングを容易にするセル状のプログラマブ
ル論理回路のプログラミング技術を提供することであ
る。

【０００７】

【課題を解決するための手段と作用】この発明のこれら
及び他の目的は、シリアル相互接続がアドレス指定可能
なスイッチにより制御されるよう、本発明の原理に従っ
てセル状のプログラマブル論理集積回路内のマルチプル
プログラマブル要素を直列に接続することにより達成さ
れる。各々直列にした第１のアドレス指定可能なスイッ
チは、データレジスタの１要素のようなデータソースに
接続される。各直列にした最後のプログラマブル要素の
出力は、テストレジスタの１要素のようなテストポイン
トに接続され得る。各直列の動作をテストするために、
プログラマブルスイッチの全部がオン状態にされる。直
列にしたプログラマブル要素の全部が適正に動作してい
る場合、データソースからのデータはその直列を通して
流れると共にそのテストポイントに現れる。直列内のど
のプログラマブル要素でも欠陥がある場合、これは生じ
ない。

【０００８】直列にしたプログラマブル要素は、データ
ソースから最も遠い要素から始まって次々とプログラム
される。この最も遠い要素は、全部のプログラマブルス
イッチをオンすると共に、データソースにその最も遠い
プログラマブル要素に記憶するための所望のデータを供
給させることによりプログラムされる。プログラマブル
スイッチの全部がオン状態であるから、このデータはプ
ログラマブル要素の全部を通って最も遠い要素まで流れ
る。最も遠いプログラマブル要素から丁度上流にあるプ
ログラマブルスイッチはこの時オフとなり、データソー
スは２番目に最も遠いプログラマブル要素に記憶するた
めの所望のデータを供給する。このデータは、直列のプ
ログラマブル要素を介して２番目に最も遠いプログラマ
ブル要素へ流れる。上流にあるプログラマブルスイッチ
はオフされてしまっているので、最も離れたプログラマ
ブル要素は影響されずに、先に印加されたデータを続い
て記憶する。２番目に最も遠いプログラマブル要素から
上流にあるプログラマブルスイッチが今やオフし、デー
タソースは３番目に最も遠いプログラマブル要素に記憶
されるべきデータを供給する。このプロセスは所望のデ
ータがプログラマブル要素の全部に記憶されて、プログ
ラマブルスイッチの全部がオフ状態となるまで続く。プ
ログラマブル要素の直列接続の数が幾つでも、並列に同
時にプログラムすることができる。

【０００９】上記した方法及び装置がプログラマブル要
素の各直列接続のための別々のシフトレジスタの必要性
を排除し、それによりプログラミング構造が簡単化する
ことは明かであろう。更に、プログラマブル要素のテス
ティングは、同時にかつ事実上瞬時にこれらのプログラ
マブル要素の全部をテストするために、最初に直列接続
された数個のプログラマブル要素を通させることにより
非常に容易になる。

【００１０】更に、この発明の特徴、性質および種々の
利益は、添付図面と共に次の好適な実施例の詳細な説明
によりもっと明らかになるであろう。

【００１１】

【実施例】図１は、本発明の原理に従って追加された特
徴と共に、上記米国特許出願第０７／８８０，９４２号
に示されるタイプのセル状のプログラマブル論理集積回
路１０を示す。例示のために本明細書ではこの特別なタ
イプの回路が示されるけれども、この発明の原理はフィ
ールドプログラマブルゲートアレイ（”ＦＰＧＡｓ”）
やプログラマブル論理デバイス（”ＰＬＤｓ”）のよう
な広く種々のプログラマブル論理回路に等しく適用可能
であり、これらの全部をここでは総称的にセル状のプロ
グラマブル論理回路と称する。

【００１２】回路１０は、メイン論理部１２、データレ
ジスタ１４、アドレスレジスタ１６、およびテストレジ
スタ１８を備える。メイン部分１２は、１行当り２２個
の論理アレイブロックすなわちＬＡＢの６行に配置され
た１３２個のＬＡＢ２０を備える。各ＬＡＢは、８個の
論理モジュール２４を備える。各論理モジュールは、所
望の比較的基本の論理機能を実行するようプログラムす
ることができる。例えば、各論理モジュールは、４入力
の可能な１６通りの組み合わせの内のどの１つにも応じ
てどんな所望の出力をも供給するためにルックアップテ
ーブルを含み得る。もっと複雑な論理機能は、個々の論
理モジュールとＬＡＢを広く種々のどのような経路でも
相互接続するために導体のプログラマブルネットワーク
（図示されない）を使用することにより実行することが
できる。回路１０のメイン部分１２に関してのもっと詳
細については、即座に上記文献内に見いだされるであろ
うが、これら詳細は本発明を理解したり或いは実行する
ためには必要でない。メイン部分１２（この一般的なタ
イプの多くの他のデバイスのように）は、プログラミン
グを必要とする多くの要素（上記すぐ前の文献では機能
制御要素すなわちＦＣＥと称される）を有する。例え
ば、上記ルックアップテーブルの各々は１６個のプログ
ラマブル要素を有する。追加のプログラマブル要素は、
論理モジュール２４とＬＡＢ２０間で行われるべき相互
接続を選択したり、論理モジュールとＬＡＢ内のスイッ
チを制御したり、論理モジュールがレジスタか単にデー
タを通すだけかを決定したり等のような回路のいたると
ころで多くの他の目的に使用し得る。上記した大きさと
タイプの回路において、容易にプログラマブル要素の行
及び列は３００行以上かつ７００列以上とすることがで
きる。

【００１３】図２は、回路１０で使用され得る典型的な
プログラブル要素３０を示す。プログラマブル要素３０
は、従来のスタティックランダムアクセスメモリすなわ
ちＳＲＡＭ要素である。データは端子３２に印加され
る。Ｎチャネルトランジスタ３４は、端子３６に印加さ
れる適当なアドレス信号によりオン状態にできる。トラ
ンジスタ３４がオン状態にされると、端子３２に印加さ
れたデータは比較的強力なインバータ３８の入力端子に
印加される。インバータ３８とフィードバック関係に接
続された比較的弱いインバータ４０は、インバータ３８
が端子３２からのデータに応答しないようにするほど十
分には強くないが、再度トランジスタ３４がオフ状態に
された場合に端子３２のデータによりどんな状態に置か
れてもインバータ３８を維持するには充分な強さであ
る。従って、プログラマブル要素３０は、それに印加さ
れるデータを記憶する。データは、端子４２で（反転さ
れた形で）利用可能である。

【００１４】別々のデータ入力導体を、図１に示される
タイプのフィードプログラマブルゲートアレイ回路に典
型的に要求される多数のプログラマブル要素の各々に供
給しなければならないのを避けるために、これらのプロ
グラマブル要素の部分集合が図３に示されるようにこの
発明に従って直列に接続される。代表的な直列接続が、
垂直方向の系列で図３に示される。これらの最初の直列
接続はデータレジスタ要素３２Ａ、プログラマブル要素
３０Ａ１乃至３０Ａｎ、およびテストレジスタ要素５０
Ａを備える。二番目の直列接続は、データレジスタ要素
３２Ｂ、プログラマブル要素３０Ｂ１乃至３０Ｂｎ、お
よびテストレジスタ要素５０Ｂを備える。要素３２は集
合的に、図１のデータレジスタ１４から構成され、所望
ならば、左から右に延びる矢印により示唆されるように
シフトレジスタを形成し得る。要素５０は図１において
ひとまとめにしてテストレジスタ１８から構成され、ま
た所望ならばシフトレジスタを形成するために互いに接
続されることもできる。トランジスタ３４Ａ１，３４Ｂ
１，等の全部は、アドレス導体３７／１を介してアドレ
スレジスタ要素３６／１により制御される。トランジス
タ３４Ａ２，３４Ｂ２，等の全部は、アドレス導体３７
／２を介してアドレスレジスタ要素３６／２により制御
される。このアドレス要素の分割は直列の端部まで続
く。要素３６は図１においてアドレスレジスタ１６から
ひとまとめに構成され、図３において下から上に矢印に
より示唆されるようにまたシフトレジスタにもなり得
る。

【００１５】典型的な動作では、テストデータが最初に
データレジスタ１４にロードされ、そしてトランジスタ
３４の全部がアドレスレジスタ１６内の適当なアドレス
情報により導通させられる。直列に接続されたプログラ
マブル要素３０Ａの全部と導通するトランジスタ３４Ａ
の全部と共に、要素３０Ａの全部が適正に動作している
とすれば、データレジスタ要素３２Ａ内のデータは、要
素３０Ａを介してテストレジスタ要素５０Ａへ通り抜け
る。（要素５０Ａによって受け取られたデータは、ｎが
奇数ならば反転され、ｎが偶数ならば反転されない。）
このＢ系列も同様にデータレジスタ３２Ｂからのデータ
をテストレジスタ要素５０Ｂへ通す。従って、テストレ
ジスタ１８内のデータレジスタのデータの適正な複製
は、プログラマブル要素３０が少なくともデータを受け
取りそしてデータを伝える程度までは適正に動作してい
ることを示す。要素３０のどの直列接続でもこの程度に
適正に動作していない場合、そのことは連結されたテス
トレジスタ要素５０が連結されたテストレジスタ要素３
２から予定されたデータを受け取らないことによって示
される。プログラマブル要素３０の各直列接続は、両極
性のデータを用いてテストされ得る。レジスタ１４およ
び１８がシフトレジスタである場合、所望のデータはデ
ータレジスタ１４内へ左から右へシフトされて入り、そ
してシフトレジスタ１８からもまた左から右へシフトさ
れて出る。

【００１６】上記のようにテストした後、データはこれ
から述べるようにプログラマブル要素３０内に記憶する
ことができる。プログラマブル要素３０Ａｎ，３０Ｂ
ｎ，等は、最初にデータを記憶する。これはデータレジ
スタ１４内の所望のデータ（またはデータを受け取る上
記プログラマブル要素のインバータ段の数に依存して、
その相補のデータ）をロードすることによって行われ
る。トランジスタ３４Ａ１−３４Ａｎ，３４Ｂ１−３４
Ｂｎ，等の全部が、アドレスレジスタ１６に記憶された
適切なアドレス情報によってオン状態にされる。従っ
て、各データレジスタ要素３２内のデータは、連結され
た全部のプログラマブル要素３０を介して最下位の要素
３０Ａｎ，３０Ｂｎ等へ通り抜ける。次に、要素３０Ａ
ｎ，３０Ｂｎ，等の直ぐ上のトランジスタ３４Ａｎ，３
４Ｂｎ，等は、データを要素３０Ａｎ，３０Ｂｎ，等に
ラッチするために、アドレス要素３６／ｎ内のアドレス
情報における適切な変化によってオフ状態にされる。

【００１７】データを記憶する次のプログラマブル要素
は、要素３０Ａｎ−１，３０Ｂｎ−１，等である。所望
のデータが、レジスタ１４にロードされる。トランジス
タ３４Ａｎ，３４Ｂｎ，等を除いたトランジスタ３４の
全部がオン状態にされる。これが、データをレジスタ１
４から要素３０Ａｎ−１，３０Ｂｎ−１，等へ転送す
る。このデータは、トランジスタ３４Ａｎ−１，３４Ｂ
ｎ−１，等をオフ状態にすることによってこれらのプロ
グラマブル要素にラッチされる。

【００１８】前述した処理が繰り返され、データが全部
のプログラマブル要素内に記憶されてしまうまで、図３
に示すように、プログラマブル要素３０の直列接続が作
り上げられる。この処理は、トランジスタ３４を累進的
にオフにするために、アドレスレジスタ１６をシフトレ
ジスタとして構築し、図３に示すように下位から上位ま
でゼロを徐々に満たして行くことにより容易に行われる
（レジスタ１６内のゼロがトランジスタ３４をオフする
と仮定する）。各プログラマブル要素３０内に記憶され
たデータは、連結されたフィールドプログラマブルゲー
トアレイ１０内のルックアップテーブル要素、スイッ
チ、または他のどのプログラマブル機能でも制御して使
用するために、連結された端子４４において利用でき
る。例えば、上記した米国特許出願第０７／８８０，９
４２号によれば、端子４４に印加された信号は、ＦＣＥ
４４（同出願の図４）の出力として、ＦＣＥ５１と５７
（同出願の図２）、等の出力として種々に使用すること
ができる。

【００１９】前述したことは、この発明の原理の単に例
示であり、種々の変更がこの発明の範囲及び精神にそむ
くことなく、当業者により行われることができることは
理解されるであろう。例えば、この発明は特定のセル状
のプログラマブル論理回路アーキテクチャという面にお
いて説明してきたが、この発明は他の多くのセル状のプ
ログラマブル論理回路に等しく適用できることは理解さ
れるであろう。

【図面の簡単な説明】

【図１】この発明の原理に従って構築されたセル状のプ
ログラマブル論理集積回路の一実施例を示す簡単化され
たブロック図である。

【図２】図１の回路で使用できるプログラマブル要素の
回路図である。

【図３】図２に示されたタイプの複数のプログラマブル
要素をこの発明に従ってどのように相互接続すると共に
制御し得るかを示す回路図である。

【符号の説明】

１０ プログラマブル論理集積回路 １２ メイン論理部 １４ データレジスタ １６ アドレスレジスタ １８ テストレジスタ ２０ 論理アレイブロック（ＬＡＢ） ２４ 論理モジュール ３０ プログラマブル要素 ３２ 端子 ３４ Ｎチャネルトランジスタ ３６ 端子 ３８ インバータ ４０ インバータ ４２ 端子

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数の電気的なプログラマブル要素であ
   って、各々はスイッチ手段に印加されたデータを連結さ
   れたデータ記憶手段に選択的に印加するデータ記憶手段
   とスイッチ手段とを備え、前記プログラマブル要素は各
   プログラマブル要素における記憶手段内のデータが次の
   直列に接続されたスイッチ手段に印加されるように各々
   が互いに直列に接続され、各プログラマブル要素におけ
   る記憶手段内のデータはセル状のプログラマブル論理回
   路内のプログラマブル機能のそれぞれを制御する、前記
   複数の電気的なプログラマブル要素と、 直列内の第１のプログラマブル要素のスイッチ手段にデ
   ータを印加するための手段と、および最初に前記スイッ
   チ手段の全部をイネーブルにし、次に前記第１のプログ
   ラマブル要素から最も遠いプログラマル要素のスイッチ
   手段から開始して累進的に前記スイッチ手段をディスエ
   ーブルにし、前記印加するための手段からのデータがイ
   ネーブルされたスイッチ手段を有する前記プログラマブ
   ル要素の全部を介してシリアルに通過するように前記第
   １のプログラマブル要素に向って進み、そしてそのスイ
   ッチ手段が次にディスエーブルされるプログラマブル要
   素に記憶されるための手段と、 から構成されるセル状のプログラマブル論理回路内の複
   数のプログラマブル機能を制御するための装置。
2. 【請求項２】 前記記憶手段の各々は、 連結されたプログラマブル要素のスイッチ手段に接続さ
   れた入力端子と、次の直列に接続されたプログラマブル
   要素のスイッチ手段に接続された出力端子とを有する第
   １の比較的強いインバータと、および第１のインバータ
   の出力端子に接続された入力端子と、第１のインバータ
   の入力端子に接続された出力端子とを有し、連結された
   プログラマブル要素のスイッチ手段により印加されるデ
   ータに応答して前記第１のインバータがスイッチングす
   るのを阻止するには弱いが、連結されたプログラマブル
   要素のスイッチ手段がディスエーブルされたときに前記
   データによって生成された状態に前記第１のインバータ
   を保持するには十分強い第２の比較的弱いインバータ
   と、 からなる請求項１記載の装置。
3. 【請求項３】 前記印加するための手段は、データレジ
   スタ要素からなる請求項１記載の装置。
4. 【請求項４】 前記データレジスタ要素は、データシフ
   トレジスタの要素である請求項３記載の装置。
5. 【請求項５】 前記直列に接続された前記プログラマブ
   ル要素の全部を通過したデータを受取り記憶するための
   テストレジスタ要素と、 から更に構成される請求項１記載の装置。
6. 【請求項６】 前記テストレジスタ要素は、テストシフ
   トレジスタの要素である請求項５記載の装置。
7. 【請求項７】 最初にイネーブリングするための前記手
   段は、複数のアドレスレジスタ要素を有するアドレスレ
   ジスタからなり、アドレスレジスタ要素の各々は前記ス
   イッチ手段のそれぞれ一つを制御する請求項１記載の装
   置。
8. 【請求項８】 前記アドレスレジスタ要素は、アドレス
   シフトレジスタを形成するように互いに接続される請求
   項７記載の装置。
9. 【請求項９】 前記直列接続は、プログラマブル要素の
   複数の同じ直列接続の一つであり、最初にイネーブリン
   グするための前記手段は同時に同じ方法で前記直列接続
   の各々の中のスイッチ手段を制御する請求項１記載の装
   置。
10. 【請求項１０】 各プログラマブル要素内のデータが直
    列接続された隣接プログラマブル要素間に接続されたス
    イッチを介して直列に接続された次のプログラマブル要
    素に印加されることができるように、直列に接続された
    複数のプログラマブル要素によってそれぞれ制御される
    複数の機能を有するセル状のプログラマブル論理回路を
    プログラミングする方法であって、前記方法は、 （ａ）前記スイッチの全部をイネーブルにするステップ
    と、 （ｂ）前記データが前記プログラマブル要素の全部を通
    り抜け前記第１のプログラマブル要素から最も遠いプロ
    グラマブル要素へ通るように直列接続された第１のプロ
    グラマバル要素へデータを印加するステップと、 （ｃ）前記データが前記最も遠いプログラマブル要素に
    記憶されるように前記最も遠いプログラマブル要素から
    直ぐ上流のスイッチをディスエーブルするステップと、 （ｄ）イネーブルされたスイッチの直列接続の後にある
    前記プログラマブル要素の全部を通過するように前記第
    １のプログラマブル要素にデータを再度印加するステッ
    プと、 （ｅ）データが前記最も最近にディスエーブルされたス
    イッチの直前のプログラマブル要素に記憶されるように
    前記直列接続の最も最近にディスエーブルされたスイッ
    チの直前のスイッチをディスエーブルするステップと、
    および （ｆ）データが前記プログラマブル要素の全部に記憶さ
    れるまでステップ（ｄ）と（ｅ）を繰り返すステップ
    と、 からなるセル状のプログラマブル論理回路をプログラミ
    ングする方法。
11. 【請求項１１】 前記直列接続が適正にデータを通して
    いるかどうかをテストするために、ステップ（ｂ）の実
    行に応じて前記第１のプログラマブル要素から最も遠い
    前記プログラマブル要素内のデータを検出するステップ
    から更になる請求項１０記載の方法。