JPH08500225A

JPH08500225A - BICMOS ECL-CMOS level converter and buffer

Info

Publication number: JPH08500225A
Application number: JP6506231A
Authority: JP
Inventors: バンパクウォン，
Original assignee: マイクロユニティシステムズエンジニアリング，インコーポレイテッド
Priority date: 1992-08-13
Filing date: 1993-05-28
Publication date: 1996-01-09
Also published as: EP0655177A1; EP0655177A4; CA2141058A1; AU4397293A; WO1994005085A1

Abstract

(57)【要約】ＢＩＣＭＯＳのＥＣＬ−ＣＭＯＳレベル変換器及びバッファについて説明する。第１の入力ＰＭＯＳトランジスタ（Ｐ１）から供給される電流は、第１及び第２のＮＭＯＳトランジスタ（Ｎ１及びＮ２）から構成されるカレント・ミラーへの入力電流である。カレント・ミラーは、変換器の電流供給及び引込み能力を制御する。第３及び第４のＮＭＯＳトランジスタ（Ｎ３及びＮ４）は、カレント・ミラーの第１及び第２のＮＭＯＳトランジスタに接続され、第１及び第２のＮＭＯＳトランジスタのソース・本体（ｂｏｄｙ）電圧を変化させるように機能し、、また、その結果として電流駆動及び引込み能力を増加させるそれらの利得を変化させるように機能する。本願発明に係るＢｉＣＭＯＳ差動バッファは、第１及び第２の出力ノード（１１５及び２１５）上の差動出力信号を供給する。それは、第１及び第２のクロス接続されたバッファ（１００Ｂ及び２００Ｂ）を具備する。バッファのクロス接続は、ハイからローへの遷移時間を改善する。 (57) [Summary] A BICMOS ECL-CMOS level converter and a buffer will be described. The current provided by the first input PMOS transistor (P1) is the input current to the current mirror composed of the first and second NMOS transistors (N1 and N2). The current mirror controls the current supply and sink capability of the converter. The third and fourth NMOS transistors (N3 and N4) are connected to the first and second NMOS transistors of the current mirror to change the source-body voltage of the first and second NMOS transistors. , And consequently their gain, which increases current drive and draw capability. The BiCMOS differential buffer according to the present invention provides differential output signals on the first and second output nodes (115 and 215). It comprises first and second cross-connected buffers (100B and 200B). The buffer cross connection improves the high to low transition time.

Description

【発明の詳細な説明】〔発明の名称〕ＢＩＣＭＯＳのＥＣＬ−ＣＭＯＳレベル変換器及びバッファ〔発明の分野〕本発明は、バイポーラ相補形金属酸化物半導体（ＢｉＣＭＯＳ）回路、特にレべル変換回路及び関連するバッファ回路に関する。〔発明の背景〕バイポーラ／金属酸化物半導体（ＢｉＣＭＯＳ）プロセス及び設計技術は、バイポーラ及び相補形金属酸化物半導体（ＣＭＯＳ）のディスクリート・デバイスの双方を備える回路を生成するために開発されてきた。ＢｉＣＭＯＳ回路は、バイポーラ・デバイスのスピードとＣＭＯＳデバイスの低消費電力／少面積の特性を同時に満たす利点がある。一般に、バイポーラ・エミッタ・カップルド・ロジック（ＥＣＬ）回路及びＣＭＯＳデバイスは、多くのＢｉＣＭＯＳメモリの設計において有用である。このような融合技術に存在する１つの問題は、ＥＣＬ及びＣＭＯＳデバイスは、通常、異なった入力／出力（Ｉ／Ｏ）特性を有することである。結果として、ＥＣＬのＩ／Ｏ特性は通常ほとんどのＣＭＯＳ回路と適合しない。これは、例えばＥＣＬの出力信号は、最初にある種の論理レベルの整合を行うことなく直接ＣＭＯＳの入力に結合することはできない。即ち、あるタイプのデバイスの出力特性を他のタイプのデバイスの入力特性に整合させるためにはインターフェース回路が必要である。ＥＣＬ及びＣＭＯＳ論理段間のこのようなインターフェース回路は、しばしばＥＣＬ−ＣＭＯＳレベル変換器と称される。例を挙げると、一般的な従来のＢｉＣＭＯＳ変換器は、２つのｐチャネル金属酸化物半導体（ＰＭＯＳ）の電流スイッチング・トランジスタ、及び２つのｎチャネル金属酸化物半導体（ＮＭＯＳ）のトランジスタを入力デバイスとして用いる。ＮＭＯＳトランジスタは、カレントミラーに構成されている。変換されるＥＣＬ入力信号とその反転は２つの電流スイッチ入力に結合されている。結果として、入力ＰＭＯＳトランジスタの１つがオンし、他のトランジスタはオフする。ＰＭＯＳトランジスタの１つの状態が、カレントミラーの第一のＮＭＯＳトランジスタに対する入力電流を決定する。カレントミラーの第一のＮＭＯＳトランジスタの電流は、カレントミラーの第二のＮＭＯＳトランジスタの出力に反映され、このようにして、出力ＣＭＯＳ電圧レベルが発生する。一般的に利用されているもう１つのタイプのレベル変換器は、比較器と基準電圧発生器から構成される。基準電圧発生器は比較器に基準電圧を供給する。基準電圧は、入力論理信号に相当するハイとローの電圧レベルの中心点と等しい。もし比較器に結合された入力論理信号が基準電圧レベルを超えている場合には、比較器は出力バッファを第一のＣＭＯＳ論理レベルに駆動する。同様に、入力論理信号が基準電圧より低い場合には、比較器は出力バッファを第二のＣＭＯＳ論理レベルに駆動する。比較器／基準電圧型の変換器は、米国特許No.4,937,476発明の名称”自己バイアスされたフィードバック型高ゲイン差動アンプ” （Ｓｅｌｆ-Biased, High Gain Differential Amplifier with Feedback)において開示されている。U.S Patent No.4,937,476の差動増幅器は、前述のレベル変換器の一部の比較器として機能する。この型のレベル変換器の主たる欠点は、一貫した電圧レベル変換を保証するために、基準電圧は様々な温度に対して相対的に安定していなければならないことである。従来の変換器のもう１つの限界は、従来の変換器は、一般的に、集積回路の次段を駆動するための十分な電流を供給できないことである。従って、前述の基本的な変換器回路の電流利得を大きくすることが、しばしば望まれた。変換器の電流駆動能力は、変換器のファンアウトに影響を与えるため重要である（即ち、提供される電流レベルで駆動されるゲート数）。また、電流駆動は、次段の容量を充電する変換器の能力に依存するレベル変換のスピードに関係する。変換器の低い電流駆動を補償するために一般的に利用される方法は、変換器の出力に幾つかのＣＭＯＳインバータをカスケード接続することである。しかしながら、この手法は各々の段に付加されるゲートディレイが加算され、また、結果として過渡的消費電力が増加する。それ故に、ゲートディレイの数を削減する一つの試みとして、回路設計者は、カスケード接続されたＣＭＯＳインバータの設計を、ＣＭＯＳインバータとバイポーラトランジスタを有する一つのＢｉＣＭＯＳバッファに置換えてきた。しかしながら、この設計はまだ１つのインバータのゲートディレイとバイポーラバッファのターン・オン時間を加算した時間を生じる。前述の従来のＢｉＣＭＯＳバッファは、シングルエンドの出力を生成することは可能である（即ち、１つの非反転出力信号のみ）。しばしば、対の出力を供給する必要がある（即ち、非反転出力信号と反転出力信号）。対の出力信号が要求される場合には、２つのＢｉＣＭＯＳバッファが必須となる。各々のＢｉＣＭＯＳバッファ段が１つの変換器回路に結合される。非反転及び反転ＥＣＬ入力信号は、変換器の１つは非反転ＣＭＯＳ信号を出力し、他の変換器は反転ＣＭＯＳ信号を出力するように、各々の変換器回路に結合される。このような方法で、２つの極性の出力ＣＭＯＳ信号が利用可能になる。従来技術の欠点を克服する本発明のＥＣＬ−ＣＭＯＳ変換器は、２つの電圧制御ＮＭＯＳ抵抗を追加し、入力デバイスのカレントミラーに結合するという手段による電流駆動能力の増加を提供する。電圧制御ＮＭＯＳ抵抗は、カレントミラーのＮＭＯＳトランジスタのソース・本体（ｂｏｄｙ）バイアス電圧（Ｖｓｂ）を制御する。カレントミラーのＮＭＯＳトランジスタのＶｓｂを、入力ＥＣＬ信号と同時に変化させる効果が、カレントミラーのトランジスタの導電率の調整を補助する。結果として、カレントミラーの利得が増加し、また、本発明に係る変換器の電流利得能力が改善される。更に、本発明に係る差動ＢｉＣＭＯＳバッファもまた従来のＢｉＣＭＯＳバッファ回路設計のＣＭＯＳインバータ段（及びそれに付随するゲートディレイ）を削減する。〔発明の概要〕ＥＣＬ−ＣＭＯＳレベル変換器及び差動ＢｉＣＭＯＳバッファ回路について説明する。一つの実施例において、変換されるＥＣＬ入力レベル及びそれらの反転は、変換器の第一及び第二の入力ＰＭＯＳ電流スイッチング・トランジスタに結合される。第一のＰＭＯＳトランジスタを介して流れる電流は、第一及び第二のＮＭＯＳトランジスタから構成されるカレントミラー回路の入力に供給される。カレントミラーは、第一のＮＭＯＳトランジスタを介して流れる電流が、カレントミラーにおける第二のＮＭＯＳトランジスタに影響を与えるように動作する。２つのＮＭＯＳトランジスタに加え、第３のＮＭＯＳトランジスタが、変換器の電流利得を増加するために利用される。第３のＮＭＯＳトランジスタは、カレントミラーの第１のＮＭＯＳトランジスタのソースに結合される。また、第３のＮＭＯＳトランジスタのゲートは、ＥＣＬ入力レベル信号の１つによって制御される。第３のＮＭＯＳトランジスタは、第１のＮＭＯＳカレントミラー・トランジスタのソースに可変電圧を供給する機能がある。結果として、第１のＮＭＯＳトランジスタの電圧利得が増加する。第１のＮＭＯＳトランジスタの電圧利得の増加は、第２のＮＭＯＳトランジスタ（変換器の出力デバイス）のゲートの電圧上昇をもたらす。第２のトランジスタのゲートの電圧は第１のＮＭＯＳトランジスタにおいて同じ駆動電流を流すよりもはるかに高いので、変換器の出力で有効な全電流は、その駆動電流を増加することなく増加する。第４の電圧制御ＮＭＯＳトランジスタは、出力ＮＭＯＳトランジスタに結合される。前述の第３と第１のＮＭＯＳトランジスタの関係と同様の関係が第４と第２のＮＭＯＳトランジスタの間に存在する。第４のＮＭＯＳトランジスタにおける電圧降下はＥＣＬ入力レベル信号の１つによって制御される。結果として、第４の電圧制御されるＮＭＯＳトランジスタは、変換器の全電流動作に影響を与える第２のＮＭＯＳ出力トランジスタのソースに可変抵抗を供給するように機能する。変換器が電流を供給しているとき、第４のＮＭＯＳトランジスタは、第２のＮＭＯＳトランジスタのソースに高抵抗を供給して、第２のＮＭＯＳトランジスタをオフさせるようにバイアスする補助を行う。変換器が電流を引いているときは、第４のトランジスタは、第２のトランジスタに低抵抗を供給して、第２のＮＭＯＳトランジスタの逆バイアスの効果を低減する。本発明に係る差動ＢｉＣＭＯＳバッファ回路は、差動出力を有する構成とする場合、本発明の変換器か、その他従来の変換器の何れかと共に用いることができる。バッファは次の論理段に電流駆動するように機能する一方、従来の変換器バッファの設計において一般的に用いられていたＣＭＯＳインバータを削減する。更に、変換時間は、バッファ間でクロス結合する入力信号によって改善される。このクロス結合された設計は各々のバッファのプルダウン回路の入力にＶｂｅ（ベース・エミッタ電圧）と等しい電圧を供給する。結果として、バッファのプルダウン段はより速く活性化され、バッファ全体の遅延は低減される。〔図面の簡単な説明〕図１は、本発明のＥＣＬ−ＣＭＯＳレベル変換器の回路図を示している。図２は、２つの変換器と２つのバッファが差動ＣＭＯＳ出力を供給するために構成されているブロック図である。バッファはクロス結合されて示されている。図３は、本発明の差動ＢｉＣＭＯＳバッファの回路図を示している。図４Ａ−４Ｃは、本発明のバッファの出力信号及び他の関係する内部信号のタイミング図である。図５は、従来のＣＭＯＳレベル駆動装置を示している。〔詳細な説明〕ＥＣＬ−ＣＭＯＳレベル変換器を説明する。以下の説明において、本発明を完全に理解するために、典型的なＥＣＬ及びＣＭＯＳ論理レベル、電流、デバイスタイプ等の多数の特定の詳細が示される。しかしながら、当業者にとって、これらの特定の詳細は、本発明を実施するために採用される必要がないことは明らかである。一方、本発明を不必要に曖昧にすることを避けるために、公知のＥＣＬ及びＣＭＯＳゲートの詳細説明はしていない。図１は、本発明に係るＥＣＬ−ＣＭＯＳレベル変換器を示しており、ｐチャネル電界効果デバイスＰ１及びＰ２、ｎチャネル電界効果デバイスＮ１乃至Ｎ４を有する。デバイスＰ１及びＰ２の夫々のドレインは、線路１１４を介して電源電位Ｖｃｃに結合される。ＥＣＬレベル入力信号ＩＮ及びＩＮ／（ここで、ＩＮ／はＩＮの反転）は、夫々線路１１１及び１１２を介してデバイスＰ１及びＰ２のゲートに結合されていることが示されている。入力信号ＩＮ及びＩＮ／はＥＣＬ或いはＢｉＣＭＯＳ論理段から供給され、該論理段は通常出力バッファである。前段のＥＣＬ或いはＢｉＣＭＯＳ段から供給される入力信号は、一般に、ハイ論理レベル信号についてはＶｃｃ−Ｖｂｅ、ロー論理レベル信号についてはＶｃｃーＶｂｅ−ＶSWINGに等しくなるような特性を有する（ここで、ＶｃｃはＥＣＬ或いはＢｉＣＭＯＳ論理段のための電源電圧、Ｖｂｅは典型的なベース／エミッタ・ダイオード接合の順バイアス電圧降下、ＶSWINGはハイとローレベルを分離する電圧である）。入力ＰＭＯＳデバイスＰ１とＰ２は、入力電流スイッチとして機能する。例えば、ＩＮがローでＩＮ／がハイの場合、Ｐ１はオンにバイアスされ、Ｐ２はその閾値電圧（Ｖｔ）にバイアスされる。注意すべきことは、Ｐ２がその閾値にバイアスされた時、少量のドレイン・ソース電流がリークすることである。このデバイスを閾値でバイアスする目的は、完全なオフ状態からＭＯＳトランジスタをオンさせるのに要する遅延を忌避することである。Ｐ１はオンにバイアスされているため、そのドレイン・ソース電流はＰ２のドレイン・ソース電流よりも極めて大きい。Ｐ１がオンでＰ２が閾値である場合は変換器は電流を引込んでいる。デバイスＮ２及びＮ４を備えた変換器のプルダウン部はオンし、デバイスＰ２を備えた変換器のプルアップ部は閾値にバイアスされる。それ故に、Ｎ２及びＮ４を介して負電源電位Ｖｓｓに至る、電流を引込む経路が確立される。このようにして変換器は次の論理段から電流を引込む。線路１０５上のデバイスＰ１のソース・ドレイン電流は、デバイスＮ１及びＮ２から構成されるカレントミラーの入力電流を決定する。カレントミラーは、Ｎ１のドレインが線路１１６によってそのゲートに結合され、線路１０９によってＮ１とＮ２のゲートが結合されるように構成される。Ｎ１の電流は、カレントミラーの線路１０７上のＮ２に反映される。従って、Ｐ１がその閾値にバイアスされた場合、デバイスＮ２を介して反映される電流は小さい。従来の設計は、デバイスＰ１を介して流れる電流は、Ｎ１を介して流れる電流と同じであることが知られている。この電流はデバイスＮ２に反映されて出力電流を決定する。本発明に係る変換器は、デバイスＮ３及びＮ４を追加する手段によって出力電流を増加する。ＩＮがハイからローへ遷移した時、２つの要因がデバイスＮ３を介して電圧降下に影響を与える。第一に、ＩＮは線路１１０を介してＮ３のゲートに結合され、そしてＶｓｓは線路１１５を介してＮ３のソースに結合されているため、その抵抗が増加する。第二に、トランジスタＰ１がＩＮに対して同時に反応することによってＮ３により大きな電流を流すことができる。これらの要因双方の結果として、ＩＮがハイからローに遷移したとき、Ｎ３を介した電圧降下（ノード１０６の電位）は増加する。ノード１０６の電位が上昇したとき、デバイスＮ１のソース・本体電圧（Ｖｓｂ）も上昇する。これはデバイスＮ１の本体が線路１２０を介してＶｓｓに結合されており、Ｖｓｓは相対的に一定値をたもっているからである。従って、ノード１０６の電位が上昇すると、Ｎ１のＶｓｂも増加する。デバイスＮ１のＶｓｂの増加は、Ｎ１の閾値（ｖｔ）を上昇させ、従来の変換器の設計と同じ駆動電流（駆動電流はＰ１のドレイン−ソース電流と定義する）の場合に、１０５のノード電位を高くする。ノード１０５は、Ｎ２のゲートに結合されているため、Ｎ２はそのゲート・ソース電圧（Ｖｇｓ）の増加により、より電流を引込むことができる。また、ＩＮ／は線路１１３を介してＮ４のゲートに結合され、Ｖｓｓは線路１１５を介してそのソースに結合されているため、ＩＮがハイからローに遷移した場合、トランジスタＮ４の抵抗は減少する。これはデバイスＮ２の逆バイアス電圧（ノード１０８）を減少させ、Ｎ２の電流引込み能力を増加させることになる（逆バイアスはＮ２のソースの電位がゲートの電位に近づいた結果、ゲートのバイアスが減少した時に生じる）。このように、Ｎ３及びＮ４の効果の結合は、ＥＣＬ入力信号ＩＮがハイからローに遷移したときのＮ２の電流引込み能力を増加させることになる。ＩＮがローからハイに遷移した場合は、変換器は電流を供給する。デバイスＰ２はオンにバイアスされ、Ｐ１は閾値にバイアスされる。この条件では、変換器のプルアップ部であるＰ２が活性化される。従って、Ｐ２から流れる電流が次の論理段のために供給される。尚、Ｐ２から流れる電流の少量はＮ２を介して流れる。この理由は、Ｐ１は閾値にバイアスされているから、Ｎ１を介して少量の電流が流れ、それがＮ２に反映されるからである。従って、Ｎ２は完全にはオフしない。従来の技術の設計においては、このリーク電流は変換器の電流供給能力の観点から望ましくなかった。これに対して、本発明に係るデバイスＮ３及びＮ４は、係るリーク電流を軽減するように機能し、これによって変換器の電流供給能力が増加する。前述のように、ＩＮがハイでＩＮ／がローのとき、デバイスＰ１は閾値であり、Ｐ２はオンであり電流を供給する。Ｐ１が閾値にバイアスされる場合、少量の電流のみがＰ１からＮ１及びＮ３に流れる。結果として、Ｎ３を介して生じる電圧降下は少ない。Ｎ３を介した電圧降下（ノード１０６に示す）は、そのゲート電圧の上昇（ＩＮがローからハイに遷移することによる）によって更に減少される。Ｎ３のゲート電圧の増加は、その抵抗を減少させ、それに付随して電圧降下が減少する。結果として、ノード１０６の電圧はＶｓｓに近づく。前述のように、ノード１０６の電圧はデバイスＮ１のＶｔに影響を与える。低いＶｓｂ（ノード１０６の電位）によりＮ１のＶｔが下がる。これはノード１０９に低い電位を伝える。従って、Ｎ２のゲートの電位は、従来の変換器の設計に比較して著しく低い。このような電位の減少は、デバイスＰ２が電流を供給しているときのＮ２を介するリーク電流を低減する。結果として、変換器の出力により電流を供給することが可能になる。以上のように、本発明は、Ｐ１によって供給される駆動電流を増加することなく、プルアップ、プルダウンの駆動能力を増加するものである。図１のレベル変換器の電流供給能力は、従来の変換器を相当改善するものであるが、多くのアプリケーションにおいて、変換器の全電流駆動を増加するために、バッファ段の付加が要求されることもある。また、アプリケーションによっては、差動ＥＣＬ−ＣＭＯＳ信号変換を必要とする。従来、差動ＣＭＯＳ出力を得るために２つの分離した変換器／バッファ段が一般に用いられていた。この典型例は、ＥＣＬ信号とその反転を２つのレベル変換器の各々の入力に結合したものを有する。ＥＣＬ差動入力信号は、１つの変換器は非反転入力ＥＣＬ信号に関するＣＭＯＳ信号を出力し、そして他の変換器はこの信号の反転を出力するように結合される。それから各々の変換器からの出力ＣＭＯＳ信号は、分離したバッファ回路に結合される。２つのバッファからの各々の出力信号は、入力ＥＣＬ差動信号に関する変換された差動ＣＭＯＳ信号を備える。これに対して、本発明に係るＢｉＣＭＯＳ差動バッファは反転及び非反転バッファ段をクロス結合している。図２は、本発明に係る差動変換器／バッファのブロック図である。非反転変換器／バッファ段１００は変換器１００Ａとバッファ１００Ｂを有する。同様に、反転変換器／バッファ段２００は変換器２００Ａとバッファ２００Ｂを有する。差動ＥＣＬ入力信号ＥＣＬ（ＩＮ）及びＥＣＬ（ＩＮ/）は、線路１１３及び線路１１４を介して各々の変換器１００Ａ及び２００Ａに夫々結合されている。ＥＣＬ入力信号は、変換器１００ＡがＥＣＬ（ＩＮ）に対応するＣＭＯＳ信号を出力するように結合されている（線路１１６を介して出力）。同様に、変換器２００Ａは、線路２１６を介してＥＣＬ（ＩＮ/）に対応するＣＭＯＳ信号を出力する。従って、線路１１６の信号は線路２１６の反転である。線路１１６及び線路２１６の変換器ＣＭＯＳ出力信号は、バッファ１００Ｂ及びバッファ２００Ｂに夫々結合されている。更に、ＥＣＬ入力信号ＥＣＬ（ＩＮ）及びＥＣＬ（ＩＮ/）は、線路１１３及び線路１１４を介して、バッファ１００Ｂ及び２００Ｂに夫々結合されている。線路１１３及び線路１１４に結合されている信号は、また、互いに反転である。バッファ１００Ｂは、ＥＣＬ（ＩＮ）に対応するＣＭＯＳ信号、ＣＭＯＳ（ＯＵＴ）を線路１１５を介して出力する。バッファ２００Ｂは、ＥＣＬ（ＩＮ/）に対応するＣＭＯＳ信号、ＣＭＯＳ（ＯＵＴ/）を線路２１５を介して出力する。線路１１５及び線路２１５の各々の出力信号は、１１６及び２１６の信号と、１１５及び２１５の信号の方が強い電流駆動を有する以外は同じである。差動入力信号ＥＣＬ（ＩＮ）及びＥＣＬ（ＩＮ/）が１つの状態から他の状態に遷移した場合、変換器の出力はそれに従う。例えば、ＥＣＬ（ＩＮ）がハイからロー入力レベルに変化し場合、変換器１００Ａの出力（線路１１６）もまたハイからロ−ＣＭＯＳレベルに遷移する。図３に示すように、線路１１６上の信号はバッファ１００Ｂに結合されている。従って、線路１１６上のバッファ１００Ｂの入力信号は、ハイからローへ遷移する。変換器２００Ａの出力は、入力信号ＥＣＬ（ＩＮ/）に従うことに注目する。ＥＣＬ（ＩＮ/）は信号ＥＣＬ（ＩＮ）の反転であるから、ＥＣＬ（ＩＮ）がハイからローに遷移したとき、ＥＣＬ（ＩＮ/）はローからハイに遷移する。結果として、線路１１６上の信号がハイからローに遷移したとき、線路２１６上の信号は、反対方向に遷移する。図２に示したように、バッファ１００Ｂ及びバッファ２００Ｂは、線路１１７、２１７、１１８、及び２１８によってクロス結合されている。線路１１７及び２１７をクロス結合する目的は、バッファ１００Ｂ及び２００Ｂのプルダウン部を高速化するためである。線路１１８及び２１８は、出力信号をＶｃｃ及びＶｓｓに駆動するように機能するフィードバック技術を提供する。図２の変換器１００Ａ及び２００Ａは、図１のレベル変換器、或いは既存の変換器でもよい。しかしながら、既存の変換器を用いる場合、ＣＭＯＳインバータ段の付加が、次の論理段の電流駆動の要求によっては必要となるかもしれない。図３は、本発明に係る一実施例のクロス結合差動バッファ１００Ｂ及び２００Ｂの回路図である。各々のバッファ１００Ｂ及び２００Ｂには以下の４つの基本的要素がある。即ち、１）入力信号のプルアップ電流駆動を増加するエミッタフォロア、２）プルダウン駆動デバイスのためにＶｂｅと等しいバイアス電位を供給するためのダイオードとして構成されるバイポーラ・トランジスタ、３）プルダウン駆動を改善するプルダウン・バイポーラ駆動デバイス、４）出力レベルをＶｃｃ及びＶｓｓに駆動するための出力レベル回路、である。バッファ１００Ｂ及び２００Ｂのエミッタフォロアは、トランジスタＴ１０７及びＴ２０７を夫々有する。バイポーラ・トランジスタは、ＭＯＳデバイスと比較したときに回路の駆動能力の利点がある。駆動トランジスタＴ１０７及びＴ２０７は、入力信号１１６及び２１６に従って夫々オン或いはオフする。信号１１６及び２１６は、互いに反転であるため、トランジスタＴ１０７或いはＴ２０７の１つのみが一度にオンし、他はオフする。例えば、線路１１６或いは２１６のどちらかの電圧がＶｂｅよりも高いとき、トランジスタＴ１０７或いはＴ２０７の１つがオンし、次の論理段に電流を供給する。結果として、駆動トランジスタがオンしたバッファの出力にハイ出力レベルが現れる。他方、線路１１６或いは２１６のどちらかの電圧がＶｂｅよりも低いとき、トランジスタＴ１０７或いはＴ２０７の１つがオフし、バッファ１００Ｂ或いは２００Ｂが電流を引くことになる。結果として、駆動トランジスタがオフしたバッファの出力にロー出力レべルが現れる。各々のバッファ１００Ｂ及び２００のＶｂｅのバイアスの供給源は、Ｐ１０５及びダイオードとして機能するように構成されたＴ１０６（バッファ１００Ｂ）、及びＰ２０５及びダイオードとして機能するように構成されたＴ２０６（バッファ２００Ｂ）から構成される。ＰＭＯＳデバイス、Ｐ１０５及びＰ２０５は、線路１１６或いは２１６がローに駆動されたときに、Ｖｂｅバイアス電圧を維持するための微小電流を供給する。Ｐ１０５及びＰ２０５は、また、それらのゲートがローに駆動されたとき、ダイオードＴ１０６及びＴ２０６のアノードを夫々Ｖｃｃに駆動する。例えば、Ｐ１０５のゲートがローのとき、ダイオードＴ１０６のアノードはＶｃｃに近づく。同時に、ダイオードＴ１０６のカソード上の信号は、ローからハイ電圧レベルに遷移する。ダイオードＴ１０６は、そのカソードの電位が、少なくともそのアノードの電位よりもＶｂｅ低いときは順バイアスされる。従って、ダイオードＴ１０６のアノードは約Ｖｃｃであり、そのカソードはローからハイに遷移するため、Ｔ１０６はそのカソード電位がＶｃｃに近い電位に遷移するまでオンしている。Ｔ１０６がオンしている限り、信号線１１７上の電位は、線路１１６上の電位よりＶｂｅ高い。線路１１４上の信号は、線路１１３上の信号の反転であるため、一度に１つのＰＭＯＳトランジスタのみがオンし、従って一度に１つのダイオードのみがバイアス供給源として機能する。プルダウン部は、本発明に係る差動バッファにおけるもう一つの基本的な要素である。プルダウン回路は、既存のＣＭＯＳ駆動デバイスに比較した場合に、その駆動デバイスに比較的低い負荷しか与えないで、比較的大きな容量負荷を放電させる能力を持っている。バッファ１００Ｂのプルダウン分は、デバイスＮ１０８、Ｎ１０９、Ｔ１１０から構成される。同様に、バッファ２００Ｂのプルダウン部は、デバイスＮ２０８、Ｎ２０９、Ｔ２１０から構成される。本発明に係る差動クロス結合バッファは、１つのバッファが電流を供給する一方、他は電流を引込むように動作するため、１つのプルダウン部のみが一度にオンする。バッファ１００Ｂのプルダウン部は、デバイスＮ１０９及びＴ１１０が活性化されたときに、出力線路１１５とＶｓｓの間に電流経路が確立される。従って、バッファ１００Ｂは、Ｎ１０８及びＴ１１０を介してＶｓｓに電流を引くことが可能であり、これによって、出力線路１１５はハイからロー状態に遷移する。同様に、デバイスＮ２０９及びＴ２１０が活性化されたときに、バッファ２００Ｂは電流を引込み、出力２１５はハイからロー状態に遷移する。図３から解るように、プルダウン部の１つに電流引込み経路を確立するためには、Ｎ１０８或いはＮ２０８の閾値電圧（Ｖｔ）、及びＴ１１０或いはＴ２１０のベース・エミッタ電圧を超える十分な電圧を供給する必要がある。従って、Ｎ１０８或いはＮ２０８のゲートの電位がＶｔ＋Ｖｂｅに等しい電位よりも大きければ、バッファ１００Ｂ或いは２００Ｂのプルダウン部の１つがオンする。プルダウン回路の電流引込み部を不活性化するためには、Ｎ１０９或いはＮ２０９の何れかをオンする必要がある。これは、Ｎ１０９或いはＮ２０９のゲート上にＶｔよりも大きな電圧を印加することによってなされる。Ｎ１０９或いはＮ２０９の何れかをオンすることにより、Ｔ１１０或いはＴ２１０の何れかのべースが放電され、プルダウン回路電流引込み部がオフすることを保証する。線路１１５及び線路２１５上の出力信号のハイからローへの遷移時間は、プルダウン部が如何に高速に線路１１５或いは２１５をＶｓｓに駆動することができるかに依存する。一般に、従来のバッファ設計においては、プルダウン回路に結合され、それを制御する電圧信号は、駆動トランジスタに結合される入力信号の反転であった。結果として、駆動トランジスタＴ１０７及びＴ２０７への入力信号の反転が、バッファのプルダウン部を如何に高速に活性化させるかを決定する。従って、変換器の出力信号が、各々のバッファのプルダウン部が如何に高速に活性化されるかを決定するということである。本発明においては、しかしながら、本発明に係るプルダウン部に結合さた電圧信号は、前段の変換器段からきていない。その代わり、１つのバッファ段のプルダウン部に結合される電圧信号は、他の前段の変換器の出力からダイオードを介してクロス結合されている。図３は、バッファ１００Ｂについて、プルダウンデバイスＮ１０８（プルダウン回路の入力デバイス）のゲートが線路２１７によってダイオードＴ２０６のアノードに結合されていることを示している。Ｔ２０６のカソードは、線路２１６（変換器２００Ａの出力信号）に結合されている。バイアス・ダイオードの設計の目的は、差動バッファの１つのプルダウン部を、前段の変換器段の出力に単純に結合された場合よりも、素早くオンさせることである。例えば、線路１１３上の電位がローのとき、デバイスＰ２０５がオンする。結果として、ダイオードＴ２０６のアノードはＶｃｃに結合され、オンする。Ｔ２０６は線路２１６上の電位がＴ２０６の順バイアスを維持するのに十分に低い間はオンしている。結果として、Ｔ２０６はＶｂｅにほぼ等しいバイアス供給源として機能する。従って、Ｎ１０８のゲートに印加される電位は、線路２１６上の電位よりもＶｂｅ高い。それ故に、デバイスＮ１０８及びＴ１１０をオンさせるために必要な電位は、前段の変換器段から直接供給されるよりも素早く達成される。図４Ａは、本発明に係る構成と同様のＶｂｅをバイアスした際のＮ１０８のゲートにおける電圧信号である。線３０１は、前段の変換器の出力（図３の線路１１６）から供給される電圧信号の反転を示している。従来の設計において、この信号は入力プルダウンデバイスＮ１０８のゲートに結合されている。図４Ａに示されたように、電圧信号３０１は、時間Ｔ１においてプルダウン回路のターン・オン電圧（Ｖｔ＋Ｖｂｅ）に達する。従って、時間Ｔ１において、プルダウン回路は活性化され、電流を引き始める。結果として、バッファ１００Ｂの出力電圧（線路１１５上の電圧信号）は、ハイからローレベルに遷移を開始する。図４Ｃは、線路１１５上の出力電圧を示している。線路３０６は、時間Ｔ１（プルダウン回路が活性化される時間）においてハイからローに遷移する出力電圧を示している。これは、信号１１６の反転が（Ｖｔ＋Ｖｂｅ）と等しい電圧に達したときに起こる。図４Ｂは、本発明にかかる構成と同様のＶＶｂｅをバイアスした際のＮ１０８のゲートにおける電圧信号である。線３０２は、線路２１６上（図３）の電圧信号である。図４Ａと図４Ｂの比較から解るように、線路１１６上の電圧信号の反転は、線路２１６上の信号と本質的に同じである。前述のように、Ｎ１０８のゲートに結合された電圧信号（線路２１７）は、本発明によって開示されたような構成とした場合、線路２１６上の信号よりもダイオード１つの電圧降下分高い電位である。２１７及び２１６に結合された電圧信号の関係が図４Ｂに示されている。線３０３（線路２１７上の信号）は、線３０２（線路２１６上の信号）よりもおよそダイオード１つの電圧降下分高い。従って、線路２１７上の信号は、時間Ｔ２においてプルダウン回路のターン・オン電圧（Ｖｔ＋Ｖｂｅ）に達する。従って、時間Ｔ２において、プルダウン回路は活性化され、電流を引き始める。図４Ｃ（線３０７）は、線路１１５上の出力信号が時間Ｔ２においてハイからローに遷移することを示している。図４Ｃに示すように、図３の線路１１５上のハイからローの出力の遷移（信号３０７、図４Ｃ）は、出力信号３０６（図４Ｃ）よりも速く起こる。従って、本発明に係るクロス結合バッファの設計を用いた場合、ハイからローの出力信号の遷移時間が改善される。本発明に係る差動バッファは、本発明に係るレベル変換器と共に説明されているが、それは差動バッファリングを必要とするあらゆるＢｉＣＭＯＳに利用することができる。バッファリング段に共通に見られるもう１つの要素は、差動ＣＭＯＳ出力レべル駆動装置である。該駆動装置は、差動出力をハイ及びローＣＭＯＳ出力レベルに駆動するように機能する。これが必要とされる理由は、差動バッファ１００Ｂ及び２００Ｂは、単に、ノード１１５及び２１５をＶｃｃ或いはＶｓｓからＶｂｅ、即ち、要求されるＣＭＯＳのハイ及びローレベル電圧からＶｂｅに駆動できるに過ぎないからである。例えば、バッファ１００Ｂがハイからローに遷移したとき、Ｔ１１０のコレクタの電圧（これは１１５上の出力電圧と同一）は、接地に近づく。しかしながら、コレクタの電圧がＶｂｅに達したとき、それはオフするバイアスになる。従って、プルダウン回路は、単に、線路１１５上の出力信号をＶｓｓより約Ｖｂｅ高い電位に引くことができるに過ぎない。同様に、バッファ２００Ｂがローからハイレベルに遷移したとき、Ｔ２０７は、２１５上の出力信号がＶｃｃ−Ｖｂｅの電圧に達するまでオンにバイアスされる。確実にＣＭＯＳのハイ或いはローレベル電圧にならない差動バッファの出力信号は、慢性的なリーク電流を導き、結果として、次の論理段の消費電力を増加させる。結果として、図５Ａに示されるようなインバータの構成が、出力ノード１１５及び２１５をハイ或いはローＣＭＯＳ出力レベルに駆動するために、一般に使用されている。図５Ａに示された従来のインバータの構成は、差動バッファの出力毎に２つのインバータを有する（１つの差動出力バッファにつき全部で４つ）。図に示すように、差動バッファ１００ＢのＣＭＯＳ（ＯＵＴ）出力線路１１５は、インバータ５００の入力とインバータ５０１の出力に結合されている。インバータ５００の出力とインバータ５０１の入力もまた互いに結合されている。同様に、差動バッファ２００ＢのＣＭＯＳ（ＯＵＴ/）出力線路２１５は、インバータ５０２の入力とインバータ５０３の出力に結合されている。インバータ５０２の出力とインバータ５０３の入力もまた互いに結合されている。インバータは、Ｖｃｃ／２の閾値を有しているため、線路１１５或いは線路２１５上の出力信号がＣＭＯＳのハイ或いはロー電圧レベル（Ｖｃｃ或いはＶｓｓ）ではない場合に、その信号をＶｃｃ或いはＶｓｓに駆動する。このタイプのインバータ回路図の１つの主たる欠点は、差動出力に適応させるために数個のインバータを必要とすることである。スペースの節約が求められる場合には、従来のインバータは邪魔になるかもしれない。従来のインバータの設計におけるもう１つの制約は、４つのインバータによる消費電力が付加されることである。従って、スペースと消費電力が極めて重要な要素であるメモリの設計において、従来のインバータ設計は幾つかの制限を有する。本発明は、図３に示されているようなクロス結合されたインバータの設計を用いている。図に示されるように、出力線路１１５は、インバータ１１１の入力に結合され、インバータ１１１の出力は、出力線路２１５に結合されている。同様に、出力線路２１５は、インバータ２１１の入力に結合され、インバータ２１１の出力は、出力線路１１５に結合されている。従来のインバータの設計と比較して、差動出力のために２つのインバータが必要なだけである。従って、本発明のインバータの設計は、必要なインバータを５０％削減する。本発明に係るインバータの設計は、各々の差動出力をＣＭＯＳのハイ或いはロー電圧レベルに駆動するために２つのインバータのみで十分なため、従来の設計よりも電力の消費が少ない。図３に示されるレベル駆動デバイスは、線路２１５上の出力信号がローからハイ電圧に遷移し、インバータ２１１のＶｃｃ／２の閾値に達した時に、インバータ２１１の出力は、出力線路１１５をＣＭＯＳのローレベル、即ちＶｓｓに駆動する。インバータ２１１の出力（出力信号１１５）は、インバータ１１１の入力にフィードバックする。従って、線路２１５上の出力信号は、ＣＭＯＳのハイレベル（Ｖｃｃ）に駆動される。本発明に係る要素は、特定の実施例と関連して説明されたが、本発明は様々な形態で実行されることが理解される。例えば、差動バッファリング段は、あらゆる差動論理段に結合可能である。或いは、本発明に係る変換器は、他のバシファリング段に結合されてもよい。結果として、図面を用いて示され、説明された特定の実施例は、熟考した上での限定を意図するものではないことが理解されよう。これらの詳細な実施例の参照は、本発明に不可欠と考えられる特徴のみを列挙した請求の範囲の限定を意図したものではない。Detailed Description of the Invention [Title of Invention] BICMOS ECL-CMOS level converter and buffer [Field of the Invention] The present invention relates to bipolar complementary metal oxide semiconductor (BiCMOS) circuits, and in particular The present invention relates to a bell conversion circuit and a related buffer circuit. [Background of the Invention] Bipolar / metal oxide semiconductor (BiCMOS) process and design techniques are Ipolar and complementary metal oxide semiconductor (CMOS) discrete devices Has been developed to produce circuits with both. BiCMOS circuits are Characteristics of Ipolar device speed and low power consumption / small area of CMOS device There is an advantage of satisfying at the same time. In general, bipolar emitter coupled logic ECL circuits and CMOS devices are designed for many BiCMOS memory designs. Is useful in. One problem that exists with such fusion technology is that ECL and CMOS devices , Usually with different input / output (I / O) characteristics. as a result, ECL I / O characteristics are usually not compatible with most CMOS circuits. This is an analogy For example, the output signal of the ECL may be a direct C signal without some kind of logic level matching first. It cannot be coupled to the MOS input. That is, the output characteristics of a certain type of device. Interface to match the input characteristics of other types of devices. I need a road. Such interface times between ECL and CMOS logic stages The path is often referred to as an ECL-CMOS level translator. By way of example, a typical conventional BiCMOS converter has two p-channel metal An oxide semiconductor (PMOS) current switching transistor and two n-channel transistors Using a channel metal oxide semiconductor (NMOS) transistor as an input device It The NMOS transistor is configured as a current mirror. E converted The CL input signal and its inverse are coupled to two current switch inputs. As a result Then, one of the input PMOS transistors turns on and the other transistor turns off. One state of the PMOS transistor is the first NMOS transistor of the current mirror. Determine the input current to the resistor. The first NMOS transistor of the current mirror The current of the star is reflected in the output of the second NMOS transistor of the current mirror. Thus, the output CMOS voltage level is generated. Another commonly used type of level converter is a comparator and a reference voltage. It consists of a pressure generator. The reference voltage generator supplies a reference voltage to the comparator. Standard The voltage is equal to the center point of the high and low voltage levels corresponding to the input logic signal. Also If the input logic signal coupled to the comparator exceeds the reference voltage level, the ratio The comparator drives the output buffer to the first CMOS logic level. Similarly, input logic If the signal is lower than the reference voltage, the comparator provides an output buffer to the second CMOS logic. Drive to a level. The comparator / reference voltage type converter is US Pat. No. 4,937,476 invention Name: "Self-biased feedback high gain differential amplifier" (Sel f-Biased, High Gain Differential Amplifier with Feedback) Have been. U. S Patent No. Four, 937, The 476 differential amplifier One of the level converters mentioned above Functions as a comparator of the part. The main drawback of this type of level converter is Consistent power To ensure pressure level conversion, The reference voltage is relatively stable over various temperatures Is what you have to do. Another limitation of traditional converters is Conventional converters Typically, Next to integrated circuits It is not possible to supply sufficient current to drive the stage. Therefore, The above basics To increase the current gain of a conventional converter circuit, Often desired. Converter power Current drive capacity is It is important because it affects the fanout of the converter (ie, Proposal Number of gates driven at the current level provided). Also, Current drive is The capacity of the next stage It is related to the speed of level conversion, which depends on the converter's ability to charge. Commonly used methods to compensate for the low current drive of the converter are: Converter The cascading of several CMOS inverters at the output. But , In this method, the gate delay added to each stage is added, Also, result As a result, transient power consumption increases. Therefore, One to reduce the number of gate delays In one attempt, Circuit designers Setting of CMOS inverters connected in cascade Total One BiCMO with CMOS inverter and bipolar transistor I replaced it with S buffer. However, This design is still one inverter Generates the sum of the gate delay and the turn-on time of the bipolar buffer. It The conventional BiCMOS buffer described above is Produce single-ended output Is possible (ie Only one non-inverted output signal). often, Supply twin outputs Need to do (ie Non-inverted output signal and inverted output signal). Paired output signal required If Two BiCMOS buffers are essential. Each BiCMO The S-buffer stage is coupled to one converter circuit. Non-inverting and inverting ECL input signals Is One of the converters outputs a non-inverting CMOS signal, Other converters are inverting CMOS signals Issue the Coupled to each converter circuit. In this way, Two Output CMOS signals of the following polarities are available. The ECL-to-CMOS converter of the present invention, which overcomes the drawbacks of the prior art, Two voltage control Add an NMOS resistor, Means of coupling to the current mirror of the input device To provide increased current drive capability. The voltage control NMOS resistance is Current Mira -Source of NMOS transistor, body (body) bias voltage (Vsb) Control. Vsb of the NMOS transistor of the current mirror Input ECL signal The effect of changing at the same time as the issue, Adjust the conductivity of the current mirror transistor To assist. as a result, The gain of the current mirror increases, Also, The modification according to the present invention The current gain capability of the converter is improved. Furthermore, Differential BiCMOS buffer according to the present invention Is also a CMOS inverter stage of conventional BiCMOS buffer circuit design (and its The gate delay associated with this is reduced. [Outline of Invention] Explain ECL-CMOS level converter and differential BiCMOS buffer circuit Reveal In one embodiment, Converted ECL input levels and their inversion Is Connect to the first and second input PMOS current switching transistors of the converter. Are combined. The current flowing through the first PMOS transistor is First and second It is supplied to the input of a current mirror circuit composed of an NMOS transistor. The current mirror is The current flowing through the first NMOS transistor is Karen Operates to affect the second NMOS transistor in the mirror. In addition to the two NMOS transistors, The third NMOS transistor converter Is used to increase the current gain of the. The third NMOS transistor is Curry It is coupled to the source of the first NMOS transistor of the mirror. Also, Third The gate of the NMOS transistor is Controlled by one of the ECL input level signals Be done. The third NMOS transistor is First NMOS current mirror transistor It has the function of supplying a variable voltage to the source of the transistor. as a result, First NMOS The voltage gain of the transistor increases. Of the voltage gain of the first NMOS transistor The increase is The voltage of the gate of the second NMOS transistor (output device of the converter) Bring rise. The voltage of the gate of the second transistor is the first NMOS transistor It is much higher than the same drive current in the star, Valid at converter output The total current is It increases without increasing its drive current. The fourth voltage control NMOS transistor is Coupled to the output NMOS transistor Be done. A relationship similar to the relationship between the third and first NMOS transistors described above is similar to the fourth and It exists between two NMOS transistors. In the fourth NMOS transistor The voltage drop across is controlled by one of the ECL input level signals. as a result, First The voltage controlled NMOS transistor of 4 is Affects full current operation of the converter Function to supply a variable resistance to the source of the second NMOS output transistor It When the converter is supplying current, The fourth NMOS transistor is Second Supplying high resistance to the source of the NMOS transistor, Second NMOS transistor Bias to turn off the power. When the converter is drawing current Is The fourth transistor is By supplying a low resistance to the second transistor, Second N The effect of reverse bias of the MOS transistor is reduced. The differential BiCMOS buffer circuit according to the present invention is Have a configuration with differential output If The converter of the present invention, Can be used with any of the other conventional transducers It While the buffer functions to drive current to the next logic stage, Conventional converter bar Eliminates the CMOS inverters commonly used in buffer design. Furthermore, The conversion time is It is improved by the input signal cross-coupling between buffers. This cross-coupled design uses Vbe at the input of each buffer pull-down circuit. Supply a voltage equal to (base-emitter voltage). as a result, Buffer The downdown stage is activated faster, The overall buffer delay is reduced. [Brief description of drawings] Figure 1 1 shows a circuit diagram of an ECL-CMOS level converter of the present invention. Figure 2 Two converters and two buffers to provide differential CMOS output It is the block diagram comprised. The buffers are shown cross-coupled. Figure 3 3 shows a circuit diagram of a differential BiCMOS buffer of the present invention. 4A-4C, The output signal of the buffer of the present invention and other related internal signal FIG. Figure 5 1 shows a conventional CMOS level driving device. [Detailed description] The ECL-CMOS level converter will be described. In the following explanation, Complete the invention To understand everything, Typical ECL and CMOS logic levels, Current, device A number of specific details are shown, such as type. However, For those skilled in the art, this These specific details are Clearly, it need not be employed to implement the present invention. Is. on the other hand, To avoid unnecessarily obscuring the present invention, Known ECL Also, the detailed description of the CMOS gate is not given. Figure 1 2 shows an ECL-CMOS level converter according to the invention, p channel Field effect devices P1 and P2, n channel field effect devices N1 to N4 Have. The drain of each of the devices P1 and P2 is Power supply via line 114 Bound to position Vcc. ECL level input signals IN and IN / (where IN / Is the inversion of IN) Of the devices P1 and P2 via lines 111 and 112, respectively. It is shown to be tied to the gate. Input signals IN and IN / are ECL Or supplied from the BiCMOS logic stage, The logic stage is usually an output buffer. The input signal supplied from the previous ECL or BiCMOS stage is In general, High theory Vcc-Vbe for the logic level signal, Vcc for low logic level signals Has a characteristic equal to -Vbe-VSWING (where Vcc is ECL Or the power supply voltage for the BiCMOS logic stage, Vbe is a typical bass / emission Forward bias voltage drop of the diode VSWING separates high and low levels Is the voltage). The input PMOS devices P1 and P2 are Functions as an input current switch. example If If IN is low and IN / is high, P1 is biased on, P2 is that Biased to a threshold voltage (Vt). Note that P2 buys the threshold When I was assured, A small amount of drain / source current leaks. This device The purpose of biasing the chair with a threshold is Turn off the MOS transistor from the completely off state. It is to avoid the delay required to get the job done. P1 is biased on Because Its drain-source current is much larger than the drain-source current of P2. large. If P1 is on and P2 is the threshold, the converter is drawing current. De The pull-down section of the converter with vices N2 and N4 is turned on, Equipped with device P2 The pull-up portion of the converter is biased to a threshold. Therefore, N2 and N4 Through to the negative power supply potential Vss, A path for drawing current is established. Like this The converter then draws current from the next logic stage. The source / drain current of the device P1 on the line 105 is Devices N1 and N Determine the input current of a current mirror composed of two. The current mirror is N The drain of 1 is coupled to its gate by line 116, By rail 109 The gates of N1 and N2 are configured to be coupled. The current of N1 is Current Mi It is reflected in N2 on the rail line 107. Therefore, P1 is biased to that threshold If The current reflected through device N2 is small. The traditional design is Deva The current flowing through the chair P1 is Known to be the same as the current flowing through N1 Have been. This current is reflected in the device N2 to determine the output current. The present invention The converter according to Increased output current by means of adding devices N3 and N4 To do. When IN transitions from high to low, Two factors cause voltage drop across device N3 Affect below. Primarily, IN is coupled to the gate of N3 via line 110 , And since Vss is coupled to the source of N3 via line 115, That Resistance increases. Secondly, Transistor P1 reacts to IN at the same time This allows a larger current to flow through N3. The results of both of these factors do it, When IN transitions from high to low, Voltage drop across N3 (node 10 6) increases. When the potential of the node 106 rises, Device N1 software The source voltage (Vsb) also rises. The main body of the device N1 is the line 120 Is coupled to Vss via Vss has a relatively constant value Is. Therefore, When the potential of the node 106 rises, Vsb of N1 also increases. The increase in Vsb of device N1 is Increase the threshold (vt) of N1, Conventional converter Drive current (the drive current is defined as the drain-source current of P1) In case, The node potential of 105 is increased. Node 105 Coupled to the gate of N2 Because it has been N2 increases the gate-source voltage (Vgs), Than Can draw current. Also, IN / is coupled to the gate of N4 via line 113, Vss is line 1 Is coupled to that source through 15, so IN transitioned from high to low If The resistance of the transistor N4 decreases. This is the reverse bias voltage of device N2. Reduce the pressure (node 108), It will increase the current draw capability of N2. (Reverse bias results from the potential of the source of N2 approaching the potential of the gate, Gate bus Occurs when Iias decreases). in this way, The combination of the effects of N3 and N4 is E Increases the current drawing capability of N2 when the CL input signal IN changes from high to low I will let you. If IN transitions from low to high, The converter supplies current. Device P 2 is biased on, P1 is biased to a threshold. In this condition, converter P2, which is the pull-up part of the P. Therefore, The current flowing from P2 is Supplied for the logic stage. still, A small amount of the current flowing from P2 flows through N2 It The reason for this is Since P1 is biased to a threshold, A small amount of electricity via N1 The flow, This is because it is reflected in N2. Therefore, N2 is completely off Absent. In conventional technology design, This leakage current depends on the current supply capacity of the converter. Not desirable from a point of view. On the contrary, Devices N3 and N4 according to the invention Is Functions to reduce the leakage current, This allows the converter to supply current. Power increases. Like above-mentioned, When IN is high and IN / is low, Device P1 is a threshold , P2 is on and supplies current. If P1 is biased to a threshold, A small amount Only current flows from P1 to N1 and N3. as a result, Electricity generated through N3 Little pressure drop. The voltage drop across N3 (shown at node 106) is That gate Further reduced by increasing voltage (due to IN going low to high) It The increase in the gate voltage of N3 is Reduce its resistance, Voltage drop accompanying it Is reduced. as a result, The voltage at node 106 approaches Vss. Like above-mentioned , The voltage at node 106 affects the Vt of device N1. Low Vsb (No Vt of N1 is lowered by the potential of the gate 106. This puts a low potential on node 109 Tell. Therefore, The potential of the gate of N2 is Significantly compared to conventional converter designs Low. This decrease in potential is N2 when device P2 is supplying current Reduce the leakage current through. as a result, A current is supplied by the output of the converter Will be possible. As mentioned above, The present invention Drive power supplied by P1 Without increasing the flow Pull up, To increase the pull-down drive capability. It The current supply capability of the level converter of FIG. 1 is It is a considerable improvement over conventional converters. But In many applications, To increase the total current drive of the converter , Additional buffer stages may be required. Also, By application Is Requires differential ECL-CMOS signal conversion. Conventionally, Get differential CMOS output Two separate converter / buffer stages were commonly used for this purpose. This typical An example is Combined ECL signal and its inversion to each input of two level converters Having. The ECL differential input signal is One converter concerns the non-inverting input ECL signal Output a CMOS signal, And the other converters will output the inverse of this signal Be combined. Then the output CMOS signal from each converter is Buff isolated Is connected to the circuit. Each output signal from the two buffers is Input ECL differential A converted differential CMOS signal for the signal is provided. On the contrary, The BiCMOS differential buffer according to the present invention has inverting and non-inverting buffers. The fa stage is cross-coupled. Figure 2 Differential converter / buffer block according to the present invention It is a lock figure. The non-inverting converter / buffer stage 100 includes a converter 100A and a buffer. With 100B. Similarly, The inverting converter / buffer stage 200 includes a converter 200A and It has a buffer 200B. Differential ECL input signals ECL (IN) and ECL (I N /) is Each of the converters 100A and 200 via the line 113 and the line 114. They are connected to A respectively. The ECL input signal is Converter 100A is ECL (IN) Are coupled to output a CMOS signal corresponding to (via line 116 output). Similarly, The converter 200A is Pair with ECL (IN /) via line 216 The corresponding CMOS signal is output. Therefore, Signal on line 116 is inverted on line 216 Is. The converter CMOS output signals on lines 116 and 216 are Buffer 100B and And the buffer 200B. Furthermore, ECL input signal ECL (IN ) And ECL (IN /) are Via line 113 and line 114, Buffer 10 0B and 200B, respectively. Coupled to lines 113 and 114 The signal is Also, They are opposites of each other. The buffer 100B is ECL (IN) CMOS signal corresponding to The CMOS (OUT) is output via the line 115. The buffer 200B is CMOS signal corresponding to ECL (IN /), CMOS (O UT /) is output via the line 215. The output of each of the lines 115 and 215 The force signal is 116 and 216 signals, Stronger current for signals 115 and 215 Same except with drive. Differential input signals ECL (IN) and ECL (IN /) from one state to another Transition to The output of the converter follows it. For example, Is ECL (IN) high? Change to low input level, The output of the converter 100A (line 116) is also Transition from a to low-CMOS level. As shown in FIG. Signal on line 116 Are coupled to buffer 100B. Therefore, Buffer 100 on line 116 The input signal of B is Transition from high to low. The output of the converter 200A is Note that it follows the input signal ECL (IN /). Since ECL (IN /) is the inversion of the signal ECL (IN), ECL (IN) is When transitioning from a to low, ECL (IN /) transitions from low to high. result As When the signal on line 116 transitions from high to low, The signal on line 216 Issue Transition in the opposite direction. As shown in FIG. The buffer 100B and the buffer 200B are Track 117 , 217, 118, And 218 are cross-coupled. Line 117 and The purpose of cross-linking 217 is Pull-down section of buffers 100B and 200B This is for speeding up. Lines 118 and 218 are Output signal is Vcc and Vs It provides a feedback technique that functions to drive s. The converters 100A and 200A of FIG. The level converter of FIG. Or an existing change It may be a converter. However, When using an existing converter, CMOS inverter The addition of steps It may be necessary depending on the current drive requirements of the next logic stage. Figure 3 One embodiment of cross-coupled differential buffers 100B and 200 according to the present invention. It is a circuit diagram of B. Each of the buffers 100B and 200B has the following four basics. There is a target element. That is, 1) Emitter flux that increases the pull-up current drive of the input signal Follower, 2) Provide a bias potential equal to Vbe for the pull-down drive device. Bipolar transistor configured as a diode to supply, 3) Pull Pull-down bipolar drive device to improve down drive, 4) Output level An output level circuit for driving to Vcc and Vss, Is. The emitter followers of buffers 100B and 200B are Transistor T107 And T207 respectively. Bipolar transistors are Compared with MOS devices There is an advantage in the drive capacity of the circuit when compared. Drive transistors T107 and T2 07 is It is turned on or off according to the input signals 116 and 216, respectively. Signal 11 6 and 216 are Because they are inverses of each other, Transistor T107 or T207 Only one of these turns on at a time, Others turn off. For example, Of the line 116 or 216 When either voltage is higher than Vbe, Transistor T107 or T207 One turned on, Supply current to the next logic stage. as a result, Drive transistor A high output level appears at the output of the buffer when is turned on. On the other hand, Track 116 or When either voltage of 216 is lower than Vbe, Transistor T107 or One of T207 turns off, Buffer 100B or 200B draws current Become. as a result, The low output level is output to the output of the buffer where the drive transistor is off. Le appears. The source of the Vbe bias for each buffer 100B and 200 is P105 And T106 (buffer 100B) configured to function as a diode , , And P206 and T206 (batch) configured to function as a diode. F200B). PMOS device, P105 and P205 are When either track 116 or 216 is driven low, Maintains Vbe bias voltage Supply a very small current. P105 and P205 are Also, Those games When the drive is driven low, The anodes of the diodes T106 and T206 are respectively Drive to Vcc. For example, When the gate of P105 is low, Diode T10 The anode of 6 approaches Vcc. at the same time, The signal on the cathode of diode T106 Issue Transition from low to high voltage level. The diode T106 is That causo The potential of the Forward bias at least when Vbe is lower than the anode potential Is done. Therefore, The anode of the diode T106 is about Vcc, That causo Do goes from low to high, so The cathode potential of T106 is close to Vcc. It remains on until it transitions to the potential. As long as T106 is on Signal line 117 The upper potential is Vbe is higher than the potential on the line 116. The signal on line 114 is line Since it is the inversion of the signal on 113, Only one PMOS transistor is on at a time Then Therefore, only one diode at a time functions as a bias source. The pull-down section is Another basic element in the differential buffer according to the present invention Is. The pull-down circuit is When compared to existing CMOS drive devices, So The drive device of the Discharges a relatively large capacitive load Have the ability to The pull-down amount of the buffer 100B is Device N10 8, N109, It is composed of T110. Similarly, Buffer 200B pull-down Section Device N208, N209, It is composed of T210. According to the present invention The differential cross-coupling buffer is While one buffer supplies the current, The other is the current Because it works like pulling in, Only one pull-down part turns on at a time. Buff The pull-down section of the 100B is Devices N109 and T110 are activated Today, A current path is established between the output line 115 and Vss. Therefore, buffer 100B is It is possible to draw a current to Vss via N108 and T110 , by this, The output line 115 transitions from high to low state. Similarly, De When Vice N209 and T210 are activated, Buffer 200B draws current Retraction, The output 215 transitions from high to low state. As you can see from Figure 3, To establish a current drawing path in one of the pull-down sections Is Threshold voltage (Vt) of N108 or N208, And T110 or T210 It is necessary to supply a sufficient voltage exceeding the base-emitter voltage of the. Therefore, N 108 or the gate potential of N208 must be higher than the potential equal to Vt + Vbe. If One of the pull-down units of the buffer 100B or 200B is turned on. To inactivate the current sink of the pull-down circuit, N109 or N2 It is necessary to turn on any one of 09. this is, N109 or N209 gate This is done by applying a voltage above Vt. N109 or N By turning on any of 209, Either T110 or T210 Is discharged, Ensure that the pull-down circuit current sink is off. The transition time from high to low of the output signals on the lines 115 and 215 is pull How fast the down part can drive the line 115 or 215 to Vss Depends on In general, In conventional buffer design, Connect to a pull-down circuit Combined, The voltage signal that controls it is Of the input signal coupled to the drive transistor It was an inversion. as a result, Input signal to drive transistors T107 and T207 The inversion of the issue Determine how fast the pulldown part of the buffer is activated . Therefore, The output signal of the converter is How fast the pull-down part of each buffer is It means deciding whether to be activated. In the present invention, However, Voltage coupled to pull-down section according to the present invention The signal is Not coming from the previous converter stage. Instead, Pull one buffer stage The voltage signal coupled to the down section is Via the diode from the output of the other previous stage converter Then cross-coupled. Figure 3 For buffer 100B, Pull down The gate of the vice N108 (input device of pull-down circuit) is connected by the line 217. Is coupled to the anode of diode T206. T206 The cathode of It is coupled to line 216 (the output signal of converter 200A). Ba The purpose of designing an ear diode is One pull-down part of the differential buffer, Before Than if it was simply coupled to the output of a stage converter stage By turning it on quickly It For example, When the potential on line 113 is low, The device P205 turns on. as a result, The anode of diode T206 is coupled to Vcc, Turn on. T 206 indicates that the potential on line 216 is low enough to maintain the forward bias of T206 It is on during the period. as a result, T206 is a bias source almost equal to Vbe Function as. Therefore, The potential applied to the gate of N108 is On track 216 Vbe higher than the potential. Therefore, Turn on devices N108 and T110 The potential required to Achieved faster than directly delivered from the previous converter stage Be done. FIG. 4A shows Similar to the configuration according to the present invention, when the bias of Vbe is applied, Voltage signal at the gate. Line 301 Output of the converter in the previous stage (line 1 in Fig. 3 16) shows the inversion of the voltage signal supplied from 16). In conventional design, this The signal is coupled to the gate of input pulldown device N108. Shown in Figure 4A As was done The voltage signal 301 is At time T1, the pull-down circuit turns The on-voltage (Vt + Vbe) is reached. Therefore, At time T1, Pulldown times The road is activated, Start drawing current. as a result, Output voltage of buffer 100B (Voltage signal on line 115) is Start the transition from high to low level. Figure 4C Is The output voltage on line 115 is shown. Line 306 is Time T1 (Pull Dow The output voltage transitioning from high to low during the There is. this is, When the inversion of signal 116 reaches a voltage equal to (Vt + Vbe) Happen to. FIG. 4B shows N108 when biasing VVbe similar to the configuration according to the present invention Is the voltage signal at the gate of. Line 302 is Voltage signal on line 216 (Fig. 3) No. As can be seen from the comparison between FIGS. 4A and 4B, Anti-voltage signal on line 116 The turn is It is essentially the same as the signal on line 216. Like above-mentioned, N108 The voltage signal (line 217) coupled to the As disclosed by the present invention When configured, The voltage on the line 216 is higher than the signal on the line 216 by one voltage drop. Rank. The relationship of the voltage signals coupled to 217 and 216 is shown in FIG. 4B. It Line 303 (the signal on line 217) is From line 302 (signal on line 216) Is also high by the voltage drop of one diode. Therefore, The signal on line 217 is Time During the period T2, the turn-on voltage (Vt + Vbe) of the pull-down circuit is reached. Therefore, At time T2, The pull-down circuit is activated, Start drawing current. FIG. 4C (line 307) shows The output signal on line 115 changes from high to low at time T2. Indicates that the transition is to. As shown in FIG. 4C, C on line 115 in FIG. Transition of output from a to low (signal 307, Figure 4C) Output signal 306 (Fig. 4C) Happens faster than. Therefore, When using the cross-coupled buffer design according to the present invention, If The transition time of the high to low output signal is improved. Differential buff according to the present invention A Although described with the level converter according to the present invention, It is a differential buffer It can be used for any BiCMOS that requires a ring. Another element commonly found in buffering stages is Differential CMOS output level Drive device. The drive is Differential output high and low CMOS output levels Function to drive to. The reason this is needed is Differential buffer 100B And 200B is simply, Nodes 115 and 215 from Vcc or Vss to Vb e, That is, Can be driven to Vbe from required CMOS high and low level voltages This is because it is nothing more. For example, Buffer 100B transitioned from high to low When The voltage at the collector of T110 (which is the same as the output voltage on 115) is ground Approach. However, When the collector voltage reaches Vbe, It turns off Becomes a bias. Therefore, The pull-down circuit is simply, Output signal on line 115 Can only be pulled to a potential approximately Vbe higher than Vss. Similarly, Buff When the 200a transitions from low to high level, T207 is Output on 215 The signal is biased on until it reaches a voltage of Vcc-Vbe. Definitely CMO The output signal of the differential buffer that does not become the high or low level voltage of S is Chronic Lead the leakage current, as a result, Increase the power consumption of the next logic stage. As a result hand, The configuration of the inverter as shown in FIG. 5A is Output nodes 115 and 215 To drive a high or low CMOS output level, Commonly used . The configuration of the conventional inverter shown in FIG. 5A is Two for each output of the differential buffer It has an inverter (4 in total for one differential output buffer). As shown in the figure Sea urchin The CMOS (OUT) output line 115 of the differential buffer 100B is Invar Of the inverter 500 and the output of the inverter 501. Inverter 500 Output and the input of inverter 501 are also coupled to each other. Similarly, Differential The CMOS (OUT /) output line 215 of the buffer 200B is Of the inverter 502 It is coupled to the input and the output of the inverter 503. The output of the inverter 502 and The inputs of inverter 503 are also coupled together. The inverter is Vcc / 2 Because it has a threshold of The output signal on the line 115 or the line 215 is a CMOS If it is not the high or low voltage level (Vcc or Vss) of That signal Is driven to Vcc or Vss. One of the main components of this type of inverter schematic The drawback is It requires several inverters to adapt to the differential output. It If you want to save space, Conventional inverters may get in the way unknown. Another constraint in conventional inverter design is Four invars Power consumption is added. Therefore, Extreme space and power consumption Memory design, which is an important factor Conventional inverter design has several restrictions. Has a limit. The present invention Using a cross-coupled inverter design as shown in FIG. I am As shown in the figure, The output line 115 is For input of inverter 111 Combined, The output of the inverter 111 is It is coupled to the output line 215. As well To The output line 215 is Coupled to the input of inverter 211, Inverter 211 The output of It is coupled to the output line 115. Compared with conventional inverter design hand, Only two inverters are needed for the differential output. Therefore, Of the present invention The design of the inverter is Reduce required inverters by 50%. INVA according to the present invention The design of the data is Drive each differential output to CMOS high or low voltage level Because only two inverters are enough to Uses less power than traditional designs Absent. The level drive device shown in FIG. The output signal on line 215 changes from low to high. B transition to voltage When the threshold value of Vcc / 2 of the inverter 211 is reached, Invar The output of the data 211 is The output line 115 is a CMOS low level, That is, drive to Vss To do. The output of the inverter 211 (output signal 115) is Input of inverter 111 Give feedback to. Therefore, The output signal on line 215 is CMOS high It is driven by the bell (Vcc). The element according to the present invention is Although described in connection with a particular embodiment, The present invention has various It is understood that it is carried out in the form. For example, The differential buffering stage is Arayu Can be coupled to a differential logic stage. Alternatively, The converter according to the present invention is Other basipha It may be coupled to a ring stage. as a result, Shown using the drawings, Special feature explained A specific example is It will be appreciated that it is not intended to be a deliberate limitation. . References to these detailed examples include: List only those features that are considered essential to the invention It is not intended to limit the scope of the appended claims.

【手続補正書】特許法第１８４条の８【提出日】１９９４年８月３１日【補正内容】〔補正書〕〔請求の範囲〕１．（補正）第１の論理のレベルに適合する入力信号を第２の論理のレベルに適合する出力信号に変換する電圧レベル変換器であって、第１及び第２の入力ノードであって、前記第１の入力ノードは、前記入力信号を入力し、前記第２の入力ノードは、前記入力信号の反転を入力する、前記第１及び第２の入力ノードと、第１の動作電位に直列に接続された第１及び第２のトランジスタであって、前記第１のトランジスタは、前記第１の入力ノードに接続されたゲートを有し、前記第２のトランジスタは、そのドレインに接続されたゲート及び第２の動作電位に接続された本体を有する、前記第１及び第２のトランジスタと、共通の出力ノードに直列に接続された第３及び第４のトランジスタであって、前記第３のトランジスタは、前記第１の動作電位に接続され、前記第２の入力ノードに接続されたゲートを有し、前記第４のトランジスタは、前記第２の動作電位に接続された本体を有する、前記第３及び第４のトランジスタと、前記第２及び第４のトランジスタは、第３のノードに接続されたゲートを有し、前記第２のトランジスタの電圧利得を付随して変化させるために前記第２のトランジスタのソース・本体電圧を変化させる手段であって、前記第２のトランジスタと前記第２の動作電位の間に接続され、前記入力信号に応答し、前記電圧レベル変換器の電流引込み／供給能力を高めるような前記変化させる手段と、前記電圧レベル変換器が前記第４のトランジスタを介して電流を引込んでいる際に前記第４のトランジスタのソースにおける抵抗を低減する手段であって、前記第４のトランジスタのソースと前記第２の動作電位の間に接続され、前記入力信号の反転に応答し、前記第４のトランジスタのソースにおける前記抵抗を低減し、前記電圧レベル変換器の電流引込み能力を増大する前記低減する手段と、を具備し、前記入力信号が、前記第１の論理のレベルに適合する高電位であるとき、前記第３のトランジスタは、前記出力ノードを前記第２の論理のレベルに適合した高電位に駆動し、前記入力信号が、前記第１の論理のレベルに適合する低電位であるとき、前記第４のトランジスタ及び前記可変抵抗手段は、前記出力ノードを前記第２の論理のレベルに適合した低電位に駆動する、ことを特徴とする電圧レベル変換器。２．〔削除〕３．前記第２のトランジスタの前記ソースに接続されたドレインと、前記第１の入力ノードに接続されたゲートと、前記第２の動作電位に接続されたソースを有する第５のトランジスタを具備することを特徴とする請求項１記載の電圧レベル変換器。４．前記低減する手段は、前記第４のトランジスタの前記ソースに接続されたドレインと、前記第２の入力ノードに接続されたゲートと、前記第２の動作電位に接続されたソースを有する第６のトランジスタを具備することを特徴とする請求項３記載の電圧レベル変換器。５．前記第１、第２、第３、第４、第５、及び第６のトランジスタは、金属酸化物半導体（ＭＯＳ）デバイスから構成され、前記第２の論理の信号は、相補形ＭＯＳ論理に適合することを特徴とする請求項４記載の電圧レベル変換器。６．前記第１の論理の信号はエミッタ・カップルド・ロジックに適合することを特徴とする請求項５記載の電圧レベル変換器。７．（補正）改良されたＢｉＣＭＯＳ電圧レベル変換器であって、カレントミラーとして機能するように接続された、第１及び第２のＭＯＳデバイスを有し、前記カレントミラーの入力は前記第１のＭＯＳデバイスのドレインであり、前記カラントミラーの出力は前記第２のＭＯＳデバイスのドレインであり、前記第１及び第２のデバイスのゲートは互いに接続され、前記第１のＭＯＳデバイスはそのゲートに接続されたドレインを有し、前記第１及び第２のＭＯＳデバイスは、第１の動作電位に接続された本体を有し、前記改良は、前記第１のＭＯＳデバイスの電圧利得を付随して変化させために前記第１のＭＯＳデバイスのソース・本体電圧を変化させる手段であって、前記第１のＭＯＳデバイスのソースと前記第１の動作電位の間に接続され、第１の入力に応答し、前記ソース・本体電圧の増加は、前記ＣＭＯＳ電圧レベル変換器の電流引込み能力を増加させ、前記ソース・本体電圧の減少は、前記ＣＭＯＳレベル変換器の電流供給能力を増加させる、前記変化させる手段と、前記ＣＭＯＳ電圧レベル変換器が前記第２のＭＯＳデバイスを介して電流を引込んでいる際に、前記第２のＭＯＳデバイスのソースにおける抵抗を低減する手段であって、前記第２のＭＯＳデバイスのソースと前記第１の動作電位の間に接続され、前記第１の入力信号の反転に応答し、前記第２のＭＯＳデバイスのソースにおける抵抗の低減は、前記ＣＭＯＳ電圧レベル変換器の電流引込み能力を増加させる、前記低減する手段と、を具備することを特徴とするＢｉＣＭＯＳ電圧レベル変換器。８．〔削除〕９．前記変化させる手段は、ドレインが前記第１のＭＯＳデバイスのソースに接続され、ゲートが前記第１の入力信号に接続され、ソースが前記第１の動作電位に接続された第３のＭＯＳデバイスを具備することを特徴とする請求項７記載のＢｉＣＭＯＳ電圧レベル変換器。１０．前記低減する手段は、ドレインが前記第２のＭＯＳデバイスのソースに接続され、ゲートが前記第２の入力信号に接続され、ソースが前記第１の動作電位に接続された第４のＭＯＳデバイスを具備することを特徴とする請求項９記載のＢｉＣＭＯ電圧レベル変換器。１１．（補正）第１及び第２の特定のクロス接続バッファを具備する差動バイポーラ相補形金属酸化物半導体（ＢｉＣＭＯＳ）回路であって、第１及び第２の入力論理信号からバッファされた第１及び第２の出力論理信号を供給するために、各々の前記第１及び第２のバッファは、前記第１の入力論理信号を入力する第１の入力ノードと、前記第２の入力論理信号を入力する第２の入力ノードと、出力ノードと、前記第１の入力ノード、第１の動作電位、及びクロス接続ノードに接続された入力デバイスと、前記出力ノードと第２の動作電位の間に接続され、前記第２の入力ノードに接続されたプルダウン回路であって、前記第１及び第２の入力論理信号に従って、前記出力ノードをロー電圧レベルに駆動するためのプルダウン回路と、前記第１の動作電位、前記第２の入カノード、及び前記出力ノードに接続された出力デバイスであって、前記第１及び第２の入力信号に従って、前記出力ノードをハイ電圧レベルに駆動するための前記出力デバイスと、前記プルダウン回路に活性化電圧を供給するための電圧手段であって、前記クロス接続ノード及び前記第２の入力ノードに接続される前記電圧手段と、を具備し、ここで、前記第１のバッファの前記クロス接続ノードは、前記第２のバッファの前記プルダウン回路に接続され、前記第２のバッファの前記クロス接続ノードは、前記第１のバッファの前記プルダウン回路に接続され、また、前記第１の入力論理信号がハイ論理レベルに対応する電圧であるときに、前記第１のバッファの出力ノードは、ロー論理レベルに対応する電圧であり、前記第２のバッファの出力ノードは、ハイ論理レベルに対応する電圧であり、更に、前記第１の入力論理信号がロー論理レベルに対応する電圧であるときに、前記第１のバッファの出力ノードは、ローレベルに対応する電圧である、ことを特徴とする差動ＢｉＣＭＯＳ回路。１２．（補正）各々のバッファのプルダウン回路は、前記出力ノードと前記第２の動作電位の間に接続され、第１のバイポーラ・トランジスタに並列に接続された第１及び第２の金属酸化物半導体（ＭＯＳ）デバイスを具備し、前記第１のＭＯＳデバイスは、前記出力ノードに接続されたドレインと、他のバッファのクロス接続ノードに接続されたゲートと、前記第１のバイポーラ・トランジスタのベースに接続されたソースを有し、前記第２のＭＯＳデバイスは、前記第２の入力ノードに接続されたゲートを有し、前記プルダウン回路は、前記第１のＭＯＳデバイスのゲート電圧が前記第１のＭＯＳデバイスの閾値電圧と前記第１のバイポーラ・トランジスタの順バイアスのベース・エミッタ電圧の加算よりも高い場合は、前記第１及び第２の入力論理信号に従って前記出力信号をロー電位に駆動する、ことを特徴とする請求項１１記載の差動ＢｉＣＭＯＳ回路。１３．前記電圧手段は、コレクタとベースを互いに接続し、エミッタを前記第２の入力ノードに接続した第２のバイポーラ・トランジスタであり、前記活性化電圧は、前記第２のバイポーラ・トランジスタの順バイアスのべース・エミッタ電圧とほぼ等しい、ことを特徴とする請求項１２記載の差動ＢｉＣＭＯＳ回路。１４．（補正）前記入力デバイスは、第３のＭＯＳデバイスを具備し、前記出力デバイスは、第３のバイポーラ・トランジスタを具備する、ことを特徴とする請求項１３記載の差動ＢｉＣＭＯＳ回路。１５．前記第１及び第２の入力及び出力論理信号は、ＣＭＯＳ回路に適合することを特徴とする請求項１４記載の差動ＢｉＣＭＯＳ回路。 [Procedure amendment] Patent Law Article 184-8 [Date of submission] August 31, 1994 [Amendment content] [Amendment] [Claims] 1. (Correction) A voltage level converter for converting an input signal conforming to a first logic level into an output signal conforming to a second logic level, the first and second input nodes comprising: A first input node inputs the input signal, and a second input node inputs an inversion of the input signal, in series with the first and second input nodes and a first operating potential. First and second connected transistors, the first transistor having a gate connected to the first input node and the second transistor having a gate connected to its drain And a first and a second transistor having a body connected to a second operating potential, and a third and a fourth transistor connected in series to a common output node, the third transistor Is the first The third and fourth transistors having a gate connected to an operating potential and connected to the second input node, the fourth transistor having a body connected to the second operating potential. And the second and fourth transistors each have a gate connected to a third node, and the source / body of the second transistor for incidentally changing the voltage gain of the second transistor. Means for changing the voltage, said means being connected between said second transistor and said second operating potential, said means for responding to said input signal and enhancing the current sinking / supply capability of said voltage level converter. Means for varying, and means for reducing the resistance at the source of the fourth transistor when the voltage level converter is drawing current through the fourth transistor, Connected between the source of the fourth transistor and the second operating potential, responsive to the inversion of the input signal to reduce the resistance at the source of the fourth transistor, and the current of the voltage level converter. The reducing means increasing the pull-in capability, the third transistor causing the output node to change to the second node when the input signal is at a high potential adapted to the level of the first logic. When the input signal is at a low potential matching the level of the first logic, the fourth transistor and the variable resistance means drive the output node. The voltage level converter is driven to a low potential suitable for the level of the second logic. 2. [Delete] 3. A fifth transistor having a drain connected to the source of the second transistor, a gate connected to the first input node, and a source connected to the second operating potential. The voltage level converter according to claim 1, which is characterized in that. 4. The means for reducing includes a drain connected to the source of the fourth transistor, a gate connected to the second input node, and a source connected to the second operating potential. 4. The voltage level converter according to claim 3, further comprising a transistor. 5. The first, second, third, fourth, fifth, and sixth transistors are composed of metal oxide semiconductor (MOS) devices, and the signals of the second logic are compatible with complementary MOS logic. The voltage level converter according to claim 4, wherein: 6. 6. The voltage level converter according to claim 5, wherein the signal of the first logic is compatible with an emitter coupled logic. 7. (Corrected) An improved BiCMOS voltage level converter having first and second MOS devices connected to function as a current mirror, the input of the current mirror being the first MOS device. The output of the current mirror is the drain of the second MOS device, the gates of the first and second devices are connected together, and the first MOS device is connected to its gate. A drain, the first and second MOS devices have a body connected to a first operating potential, and the improvement concomitantly changes the voltage gain of the first MOS device. Means for changing the source-body voltage of the first MOS device, which is connected between the source of the first MOS device and the first operating potential. And increasing the source-body voltage increases the current sinking capability of the CMOS voltage level converter, and decreasing the source-body voltage increases the current supply of the CMOS level converter. A means for increasing the capacity, and a means for reducing the resistance at the source of the second MOS device when the CMOS voltage level converter is drawing current through the second MOS device. And reducing the resistance at the source of the second MOS device in response to the inversion of the first input signal connected between the source of the second MOS device and the first operating potential. A BiCMOS voltage level converter, comprising: a means for increasing and reducing the current drawing capability of the CMOS voltage level converter. 8. [Deleted] 9. The means for changing includes a third MOS device having a drain connected to the source of the first MOS device, a gate connected to the first input signal, and a source connected to the first operating potential. The BiCMOS voltage level converter according to claim 7, further comprising: 10. The means for reducing includes a fourth MOS device having a drain connected to the source of the second MOS device, a gate connected to the second input signal, and a source connected to the first operating potential. The BiCMO voltage level converter according to claim 9, characterized by being provided. 11. (Correction) A differential bipolar complementary metal oxide semiconductor (BiCMOS) circuit comprising first and second particular cross-connect buffers, the first and second buffered logic signals being input from the first and second input logic signals. In order to supply a second output logic signal, each of the first and second buffers has a first input node for receiving the first input logic signal and an input for the second input logic signal. A second input node, an output node, an input device connected to the first input node, a first operating potential, and a cross connection node; and a connection between the output node and a second operating potential. A pull-down circuit connected to the second input node for driving the output node to a low voltage level according to the first and second input logic signals; An operating potential of 1, an output device connected to the second input node, and the output node for driving the output node to a high voltage level according to the first and second input signals. An output device; and a voltage means for supplying an activation voltage to the pull-down circuit, the voltage means being connected to the cross connection node and the second input node, wherein: The cross connection node of the first buffer is connected to the pull-down circuit of the second buffer, the cross connection node of the second buffer is connected to the pull-down circuit of the first buffer, and , The output node of the first buffer has a voltage corresponding to a low logic level when the first input logic signal is a voltage corresponding to a high logic level. The output node of the second buffer is at a voltage corresponding to a high logic level, and the first input logic signal is at a voltage corresponding to a low logic level. The output node of the buffer is a voltage corresponding to a low level. A differential BiCMOS circuit. 12. (Correction) The pull-down circuit of each buffer is connected between the output node and the second operating potential and is connected in parallel to the first bipolar transistor. MOS) device, the first MOS device being connected to a drain connected to the output node, a gate connected to a cross connection node of another buffer, and a base of the first bipolar transistor. The second MOS device has a gate connected to the second input node, and the pull-down circuit is configured such that the gate voltage of the first MOS device is the first MOS device. If the threshold voltage of the device is higher than the sum of the forward biased base-emitter voltage of the first bipolar transistor, then the first and second Differential BiCMOS circuit according to claim 11, wherein driving the output signal to a low potential in accordance with the force logic signal, characterized in that. 13. The voltage means is a second bipolar transistor having a collector and a base connected to each other and an emitter connected to the second input node, and the activation voltage is a forward bias of the second bipolar transistor. 13. The differential BiCMOS circuit according to claim 12, wherein the base-emitter voltage is substantially equal to the base-emitter voltage. 14. (Correction) The differential BiCMOS circuit according to claim 13, wherein the input device comprises a third MOS device, and the output device comprises a third bipolar transistor. 15. 15. The differential BiCMOS circuit of claim 14, wherein the first and second input and output logic signals are compatible with a CMOS circuit.

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＶＮ【要約の続き】 ─────────────────────────────────────────────────── --Continued front page (81) Designated countries EP (AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE), OA ( BF, BJ, CF, CG, CI, CM, GA, GN, ML, MR, NE, SN, TD, TG), AT, AU, BB, BG, BR, BY, CA, CH, CZ, DE, DK , ES, FI, GB, HU, JP, KP, KR, KZ, LK, LU, MG, MN, MW, NL, NO, NZ, PL, PT, RO, RU, SD, SE, SK, UA, VN [Continued summary]

Claims

[Claims] 1. Match an input signal that matches the first logic level to a second logic level A voltage level converter for converting to an output signal, First and second input nodes, wherein the first input node is the input signal And the second input signal is the inversion of the input signal. And a second input node, A first and a second transistor connected in series to a first operating potential, The first transistor has a gate connected to the first input node, The second transistor has a gate connected to its drain and a second operating potential. Said first and second transistors having a body connected to Third and fourth transistors connected in series to a common output node, The third transistor is connected to the first operating potential and is connected to the second input node. A fourth transistor connected to the second operating voltage. A third and a fourth transistor having a body connected in series, The second and fourth transistors have gates connected to a third node , The source connected to the second transistor and the second operating potential; Variable voltage means for varying the source / body voltage of the second transistor, Variable resistance means for varying the resistance connected to the source of the fourth transistor Which is connected between the fourth transistor and the second operating potential. Variable resistance means, Equipped with, When the input signal is at a high potential that matches the level of the first logic, the A third transistor is a high level transistor that adapts the output node to the level of the second logic. Driven to a potential and the input signal is at a low potential that matches the level of the first logic. The fourth transistor and the variable resistance means are connected to the output node. Drive to a low potential suitable for the level of the second logic, A voltage level converter characterized by the following. 2. The voltage gain of the second converter varies according to its source-body voltage, The voltage gain determines the potentials of the second and fourth gates, The voltage level converter according to claim 1, wherein: 3. The variable voltage means is connected to the source of the second transistor The drain, the gate connected to the first node, and the second operating potential are connected. A fifth transistor comprising a source connected to the fifth transistor. 2. The voltage level converter described in 2. 4. The variable resistance means is connected to the source of the fourth transistor. A drain, a gate connected to the second input node, and the second operating potential A transistor comprising a sixth transistor having a source connected to The voltage level converter according to claim 3. 5. The first, second, third, fourth, fifth and sixth transistors are made of metal oxide. A semiconductor device (MOS) device, and the signal of the second logic is A voltage level converter voltage regulator according to claim 4, characterized in that it is compatible with MOS logic. Bell converter. 6. The signal of the first logic must conform to the emitter coupled logic. 6. The voltage level converter according to claim 5, wherein: 7. An improved BiCMOS voltage level converter for use as a current mirror The first and second MOS devices operably connected to each other, The input of the mirror is the drain of the first MOS device, and The output of the mirror is the drain of the second MOS device, the first and second The gates of the MOS devices are connected to each other, and the first MOS device is A drain connected to the gate, wherein the first and second MOS devices are 1 having a body connected to an operating potential of A variable voltage means for varying the source-body voltage of the first MOS device. Is connected between the source of the first MOS device and the first operating potential, Said variable voltage means responsive to a first input signal, Variable resistance means for varying the resistance of the source of the second MOS device, Connected between the source of the second MOS device and the first operating potential, and Said variable resistance means responsive to inversion of the first input means, Equipped with, A BiCMOS voltage level converter characterized by the above. 8. The voltage gain of the first MOS device changes according to the source-body voltage. 8. The BiCMOS voltage level converter according to claim 7, wherein: 9. The variable voltage means has a drain connected to the source of the first MOS device. And a gate connected to the first input signal and a source connected to the first operating potential. 9. The method of claim 8 including a third MOS device connected to the. BiCMOS voltage level converter. 10. The variable resistance means has a drain connected to the source of the second MOS device. And a gate connected to the second input signal and a source connected to the first operating potential. 10. The fourth MOS device of claim 9, further comprising: BiCMOS voltage level converter. 11. Differential Bipolar Complement Comprising First and Second Specific Cross-Connect Buffers -Type metal oxide semiconductor (BiCMOS) circuit having first and second input logic signals Each to provide first and second output logic signals buffered from the signal The first and second buffers are A first input node for receiving the first input logic signal; A second input node for receiving the second input logic signal; An output node, Connected to the first input node, a first operating potential, and a cross connection node An input device, It is connected between the output node and a second operating potential and is connected to the second input node. A pull-down circuit connected to the first and second input logic signals, A pull-down circuit for driving the output node to a low voltage level, An output connected to the first operating potential, the second input node, and the output node. A power device, wherein the output node is driven in accordance with the first and second input signals. An output device for driving to a high voltage level, A voltage means for supplying an activation voltage to the pull-down circuit, the voltage means comprising: A loss connection node and the diode means connected to the second input node; Equipped with, The cross connection node of the first buffering circuit is connected to the second buffer. And a second buffering circuit connected to the pull-down circuit of the buffering circuit. Of the cross connection node of the first buffering circuit Connected to the road, When the first input logic signal is a voltage corresponding to a high logic level, The output node of the first buffer is a voltage corresponding to a low logic level, The output node of the second buffer is a voltage corresponding to a high logic level, When the input logic signal at is a voltage corresponding to a low logic level. The output node of the buffer is a voltage corresponding to a low high level, and the second buffer The node at the output of the output signal is the voltage corresponding to the low logic level, A differential BiCMOS circuit characterized by the following. 12. The pull-down circuit connects between the output node and the second operating potential. First and second gold connected in series and connected in parallel to the first bipolar transistor A metal oxide semiconductor (MOS) device, The first MOS device includes a drain connected to the output node, A gate connected to a cross connection node and the first bipolar transistor Has a source connected to the base of The second MOS device has a gate connected to the second input node. Then In the pull-down circuit, the gate voltage of the first MOS device is the first Threshold voltage of MOS device and forward bias of the first bipolar transistor Of the first and second input logics, if higher than the sum of the base-emitter voltages of Driving the output signal to a low potential according to a signal, 12. The differential BiCMOS circuit according to claim 11, wherein. 13. The voltage means connects the collector and the base to each other and the emitter to the first A second bipolar transistor connected to the second input node, The activation voltage is a forward-biased base of the second bipolar transistor. Is almost equal to the emitter voltage, 13. The differential BiCMOS circuit according to claim 12, wherein. 14. The input device comprises a third MOS device, The output device comprises a third bipolar transistor, 14. The differential BiCMOS circuit according to claim 13, wherein. 15. The first and second input and output logic signals are compatible with CMOS circuits 15. The differential BiCMOS circuit according to claim 14, wherein.