JPH0846048A - Manufacture of redundant circuit of semiconductor element - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体素子における冗
長回路に係り、特に、その冗長回路のヒューズの製造方
法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a redundant circuit in a semiconductor device, and more particularly to a method of manufacturing a fuse of the redundant circuit.
【０００２】[0002]
【従来の技術】従来、このような分野の先行技術として
は、例えば、以下に示すようなものがあった。図２はか
かる従来の半導体素子における冗長回路の製造工程断面
図、図３はその半導体素子における冗長回路の平面図で
ある。2. Description of the Related Art Conventionally, as prior arts in such a field, there have been the followings, for example. FIG. 2 is a sectional view of a manufacturing process of a redundant circuit in such a conventional semiconductor device, and FIG. 3 is a plan view of the redundant circuit in the semiconductor device.
【０００３】まず、図２（ａ）に示すように、１は基板
であり、この基板１上にヒューズ２、ＣＶＤ酸化膜３、
第１層アルミニウム合金膜配線４、層間膜５、第２層ア
ルミニウム合金膜配線６、パッシベーション膜７を設
け、その上にヒューズウインドウを形成するためにパタ
ーニングされたレジスト８を形成する。そこで、レジス
ト８をマスクとしてパッシベーション膜７及び層間膜５
をエッチングして、図２（ｂ）に示すように、ヒューズ
ウインドウ９を形成する。First, as shown in FIG. 2A, 1 is a substrate, on which a fuse 2, a CVD oxide film 3,
First layer aluminum alloy film wiring 4, interlayer film 5, second layer aluminum alloy film wiring 6, and passivation film 7 are provided, and patterned resist 8 for forming a fuse window is formed thereon. Therefore, the passivation film 7 and the interlayer film 5 are formed using the resist 8 as a mask.
Is etched to form a fuse window 9 as shown in FIG.
【０００４】このように、従来の半導体素子の冗長回路
は、図３に示すように、パッシベーション膜（窒化膜）
７のヒューズパターンを形成し、これをレーザーにより
切断するものであった。しかし、近年、アルミニウム合
金膜配線の多層化により、アルミニウム合金膜配線間に
層間膜として、ＣＶＤ酸化膜（ＳＯＧも含む）が必要と
なり、この酸化膜は高温の熱処理が施されていないた
め、図２（ｂ）に示すように、水分の吸収が生じ、結果
として、アルミニウム合金膜配線４，６が腐食するとい
った問題があった。Thus, as shown in FIG. 3, the conventional redundant circuit of the semiconductor device has a passivation film (nitride film).
No. 7 fuse pattern was formed and this was cut by a laser. However, in recent years, a multilayered aluminum alloy film wiring requires a CVD oxide film (including SOG) as an interlayer film between aluminum alloy film wirings, and this oxide film is not subjected to high-temperature heat treatment. As shown in FIG. 2 (b), there is a problem that water absorption occurs, and as a result, the aluminum alloy film wirings 4 and 6 are corroded.
【０００５】現在、このような問題の対策として、図４
に示すような工程を施すようにしている。すなわち、図
４（ａ）に示すように、パッシベーション膜生成前に、
ヒューズウインドウを形成するために、パターニングさ
れたレジスト１０を形成して、図４（ｂ）に示すよう
に、アルミニウム合金膜配線４，６間の層間膜５を除去
する工程（絶縁膜除去ウインドウ工程）を設け、水分吸
収を起こす膜を除去する。Currently, as a measure against such a problem, FIG.
The steps shown in are performed. That is, as shown in FIG. 4A, before the passivation film is formed,
A step of forming a patterned resist 10 to form a fuse window and removing the interlayer film 5 between the aluminum alloy film wirings 4 and 6 as shown in FIG. 4B (insulating film removing window step) ) Is provided to remove the film that causes water absorption.
【０００６】次に、図４（ｃ）に示すように、窒化膜か
らなるパッシベーション膜１１を生成し、ヒューズウイ
ンドウを形成するためにパターニングされたレジスト１
２を形成し、図４（ｄ）に示すように、ヒューズウイン
ドウ１３の形成を行い、水分吸収を起こす膜を窒化膜か
らなるパッシベーション膜１１で覆うようにしている。Next, as shown in FIG. 4C, a resist 1 patterned to form a passivation film 11 made of a nitride film and to form a fuse window is formed.
2 is formed, and the fuse window 13 is formed as shown in FIG. 4D, and the film that causes water absorption is covered with the passivation film 11 made of a nitride film.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、上記し
た従来の冗長回路としてのヒューズでは、アルミニウム
合金膜配線間の層間膜エッチング時に、アルミニウム合
金膜配線間の層間膜だけでなく、第１層アルミニウム合
金膜配線の下の酸化膜（ＢＰＳＧ等）の膜減りが生じ
る。更に、ヒューズウインドウ形成時の窒化膜エッチン
グの際にも、オーバーエッチングにより、膜減りが発生
するため、ヒューズ上の酸化膜の膜減りが大きいという
問題が生じる。However, in the conventional fuse as a redundant circuit described above, not only the interlayer film between the aluminum alloy film wirings but also the first layer aluminum alloy is etched at the time of etching the interlayer film between the aluminum alloy film wirings. A film loss of an oxide film (BPSG or the like) under the film wiring occurs. Further, even when the nitride film is etched during the formation of the fuse window, the film loss occurs due to over-etching, which causes a problem that the oxide film on the fuse is greatly reduced.
【０００８】このヒューズ上の酸化膜の膜減りにより、
ヒューズのレーザーリペア時に、ヒューズ上の酸化膜が
薄いことにより、図３に示すように、クラック１４が発
生したり、ヒューズ上の酸化膜が無い（配線表面の露
出）場合には、レーザーで切断された破片による隣接配
線とのショートの問題が発生する。本発明は、上記問題
点を解決するために、ヒューズ上の絶縁膜の膜減りを低
減するとともに、ヒューズのレーザーリペア時のクラッ
クの発生及び隣接配線とのショートを防止し得る半導体
素子の冗長回路の製造方法を提供することを目的とす
る。Due to the reduction of the oxide film on the fuse,
As shown in FIG. 3, when the fuse is laser-repaired and the oxide film on the fuse is thin, cracks 14 occur, or if there is no oxide film on the fuse (exposed wiring surface), it is cut with a laser. There is a problem of short circuit with the adjacent wiring due to the broken pieces. SUMMARY OF THE INVENTION In order to solve the above problems, the present invention reduces a film loss of an insulating film on a fuse, and at the same time, a redundant circuit of a semiconductor element capable of preventing a crack from occurring during laser repair of the fuse and a short-circuit with an adjacent wiring. It aims at providing the manufacturing method of.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）多層アルミニウム合金膜配線構造の半導体素子の
冗長回路の製造方法において、ヒューズ（２２）を形成
する工程と、第１の絶縁膜（２３）を生成する工程と、
前記ヒューズ（２２）上にダミーアルミニウム合金膜
（２５）及び第１層アルミニウム合金膜配線（２４）を
形成する工程と、第２の絶縁膜（２６）を生成する工程
と、第２層アルミニウム合金膜配線（２７）を形成する
工程と、ヒューズウインドウより外側になるように前記
第２の絶縁膜（２６）を前記ダミーアルミニウム合金膜
（２５）をストッパ膜としてエッチングし、絶縁膜除去
ウインドウを形成する工程と、露出した前記ダミーアル
ミニウム合金膜（２５）をエッチングする工程と、パッ
シベーション膜（２９）を生成し、ヒューズウインドウ
（３１）の形成を行う工程とを施すようにしたものであ
る。In order to achieve the above object, the present invention provides: (1) a step of forming a fuse (22) in a method of manufacturing a redundant circuit of a semiconductor device having a multilayer aluminum alloy film wiring structure; , A step of forming a first insulating film (23),
Forming a dummy aluminum alloy film (25) and a first layer aluminum alloy film wiring (24) on the fuse (22); forming a second insulating film (26); and a second layer aluminum alloy The step of forming the film wiring (27) and the etching of the second insulating film (26) so as to be outside the fuse window by using the dummy aluminum alloy film (25) as a stopper film to form an insulating film removal window. A step of etching, a step of etching the exposed dummy aluminum alloy film (25), and a step of forming a passivation film (29) and forming a fuse window (31).
【００１０】（２）多層アルミニウム合金膜配線構造の
半導体素子の冗長回路の製造方法において、ヒューズ
（４２）を形成する工程と、第１の絶縁膜（４３）を生
成する工程と、前記ヒューズ（４２）のレーザーリペア
部となる箇所を囲むようにダミーパターン（４６）を形
成する工程と、第２の絶縁膜（４７）を形成する工程
と、第１層アルミニウム合金膜配線（４８）を形成する
工程と、第３の絶縁膜（４９）を生成する工程と、第２
層アルミニウム合金膜配線（５０）を形成する工程と、
前記ダミーパターン（４６）が境界になるように第３の
絶縁膜（４９）をエッチングして絶縁膜除去ウインドウ
を形成する工程と、パッシベーション膜（５１）を生成
し、ヒューズウインドウ（５２）の形成を行う工程とを
施すようにしたものである。(2) In a method of manufacturing a redundant circuit of a semiconductor device having a multilayer aluminum alloy film wiring structure, a step of forming a fuse (42), a step of forming a first insulating film (43), and the fuse ( 42) a step of forming a dummy pattern (46) so as to surround a portion to be a laser repair portion, a step of forming a second insulating film (47), and a first layer aluminum alloy film wiring (48). And a step of forming a third insulating film (49), and a second step
A step of forming a layer aluminum alloy film wiring (50),
Etching the third insulating film (49) so that the dummy pattern (46) becomes a boundary to form an insulating film removal window; and forming a passivation film (51) and forming a fuse window (52). And the step of performing.
【００１１】（３）多層アルミニウム合金膜配線構造の
半導体素子の冗長回路の製造方法において、複数の並行
したヒューズ（６２Ａ，６２Ｂ）を形成する工程と、第
１の絶縁膜（６３）を生成する工程と、前記各ヒューズ
のレーザーリペア部となる箇所を囲むようにダミーパタ
ーン（６６）を形成する工程と、第２の絶縁膜（６７）
を生成する工程と、第１層アルミニウム合金膜配線（６
８）を形成する工程と、第３の絶縁膜（６９）を生成す
る工程と、第２層アルミニウム合金膜配線（７０）を形
成する工程と、前記ダミーパターン（６６）の内最も外
側のダミーパターンが境界になるように第３の絶縁膜
（６９）をエッチングして絶縁膜除去ウインドウを形成
する工程と、パッシベーション膜（７１）を生成し、ヒ
ューズウインドウ（７２）の形成を行う工程とを施すよ
うにしたものである。(3) In a method of manufacturing a redundant circuit of a semiconductor device having a multilayer aluminum alloy film wiring structure, a step of forming a plurality of parallel fuses (62A, 62B) and a first insulating film (63) are formed. A step of forming a dummy pattern (66) so as to surround a laser repair portion of each fuse, and a second insulating film (67)
And a first layer aluminum alloy film wiring (6
8), the step of forming the third insulating film (69), the step of forming the second layer aluminum alloy film wiring (70), and the outermost dummy of the dummy pattern (66). A step of etching the third insulating film (69) so that the pattern becomes a boundary to form an insulating film removal window, and a step of forming a passivation film (71) and forming a fuse window (72). It is something that is applied.
【００１２】（４）前記複数の並行したヒューズ（８
１，８２）の両側にそれぞれに並行する２本のダミーパ
ターン（８３，８４：８５，８６）を形成するようにし
たものである。(4) The plurality of parallel fuses (8
Two dummy patterns (83, 84: 85, 86) parallel to each other are formed on both sides of (1, 82).
【００１３】[0013]
【作用】本発明によれば、上記（１）のように、アルミ
ニウム合金膜配線の層間膜をエッチングするパターンの
下に、ダミーアルミニウム合金膜をストッパ膜として形
成することにより、ヒューズ上の酸化膜の膜減りを低減
させ、ヒューズ表面が露出するのを防止することができ
る。According to the present invention, as described in (1) above, the dummy aluminum alloy film is formed as a stopper film under the pattern for etching the interlayer film of the aluminum alloy film wiring, so that the oxide film on the fuse is formed. It is possible to reduce the film loss of the fuse and prevent the fuse surface from being exposed.
【００１４】また、上記（２）のように、アルミニウム
合金膜配線の層間膜エッチングパターンの境界にオーバ
ーラップするように、ダミーパターンを形成することに
より、層間膜エッチング時のエッチング量を低減するこ
とができ、ヒューズ上の酸化膜の膜減りを低減すること
ができる。更に、上記（３）のように、ヒューズの横に
隣接するように、ダミーパターンを形成し、段差を作る
ことにより、ヒューズ（配線）上に熱処理（ＢＰＳＧフ
ロー）時にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の
膜厚を厚くすることができ、従来技術に比べて、ヒュー
ズ表面露出マージンの増加を図ることができる。Further, as described in (2) above, the dummy pattern is formed so as to overlap the boundary of the interlayer film etching pattern of the aluminum alloy film wiring, thereby reducing the etching amount during the interlayer film etching. Therefore, the reduction of the oxide film on the fuse can be reduced. Further, as in (3) above, by forming a dummy pattern so as to be adjacent to the side of the fuse and forming a step, BPSG flows into the fuse (wiring) during heat treatment (BPSG flow), and The thickness of the oxide film can be increased, and the fuse surface exposure margin can be increased as compared with the related art.
【００１５】また、上記（４）のように、ヒューズの両
側にダミーパターンが隣接することで、レーザーリペア
によりヒューズからクラックが発生した場合に、クラッ
クの隣のヒューズへの広がりを防止することができる。Further, as in the above (4), since the dummy patterns are adjacent to both sides of the fuse, when a crack is generated from the fuse by laser repair, it is possible to prevent the crack from spreading to the adjacent fuse. it can.
【００１６】[0016]
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。図１は本発明の第１実施例を示す半導
体装置の冗長回路としてのヒューズの製造工程断面図で
ある。 （１）まず、図１（ａ）に示すように、基板２１上にヒ
ューズ２２、ＣＶＤ酸化膜２３を形成し、第１層アルミ
ニウム合金膜配線２４の形成時に、ホトリソ／エッチン
グにより、層間膜（酸化膜）エッチング時のストッパ膜
（ダミーアルミニウム合金膜）２５を形成し、層間膜
（酸化膜）２６、ホトリソ／エッチングにより第２層ア
ルミニウム合金膜配線２７、ヒューズウインドウを形成
するためにパターニングされたレジスト２８を形成す
る。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a sectional view of a manufacturing process of a fuse as a redundant circuit of a semiconductor device showing a first embodiment of the present invention. (1) First, as shown in FIG. 1A, a fuse 22 and a CVD oxide film 23 are formed on a substrate 21, and when a first layer aluminum alloy film wiring 24 is formed, an interlayer film ( (Oxide film) A stopper film (dummy aluminum alloy film) 25 at the time of etching is formed, and an interlayer film (oxide film) 26 is patterned to form a second layer aluminum alloy film wiring 27 and a fuse window by photolithography / etching. A resist 28 is formed.
【００１７】（２）次に、図１（ｂ）に示すように、
平行平板型エッチャーを用い、圧力１．０Ｔｏｒｒ，Ｃ
Ｆ4 ／ＣＨＦ3 ／Ａｒ＝８０／８０／８００ＳＣＣＭ，
ＲＦパワー８００Ｗの条件にて層間膜２６のエッチング
を行う〔層間膜の厚み（Ａ）がエッチングされる〕。次
に、有磁場マイクロ波エッチャーを用い、圧力１０ｍ
Ｔｏｒｒ，ＢＣｌ3／Ｃｌ2 ＝４０／６０ＳＣＣＭ，Ｒ
Ｆパワー７０Ｗの条件にてストッパ膜（ダミーアルミニ
ウム合金膜）２５のエッチングを行う。ここで、ストッ
パ膜はその両端部２５ａが残される〔ストッパ膜の厚み
（Ｂ）がエッチングされる〕。(2) Next, as shown in FIG.
Using a parallel plate type etcher, pressure 1.0 Torr, C
F 4 / CHF 3 / Ar = 80/80/800 SCCM,
The interlayer film 26 is etched under the condition of RF power of 800 W [the thickness (A) of the interlayer film is etched]. Next, using a magnetic field microwave etcher, pressure 10 m
Torr, BCl 3 / Cl 2 = 40/60 SCCM, R
The stopper film (dummy aluminum alloy film) 25 is etched under the condition of F power of 70 W. Here, both ends 25a of the stopper film are left [the thickness (B) of the stopper film is etched].
【００１８】ここで、上記において、層間膜（酸化
膜）２６／ストッパ膜（ダミーアルミニウム合金膜）２
５のエッチングレート比は５０以上あり、ストッパ膜
（ダミーアルミニウム合金膜）２５の膜減りは問題にな
らない。また、上記において、アルミニウム合金膜２
５／ＣＶＤ酸化膜２３のエッチングレート比は１０程度
あり、ＣＶＤ酸化膜２３の膜減りは１０００Å程度に抑
制できる。Here, in the above, the interlayer film (oxide film) 26 / stopper film (dummy aluminum alloy film) 2
The etching rate ratio of No. 5 is 50 or more, and the film loss of the stopper film (dummy aluminum alloy film) 25 is not a problem. Further, in the above, the aluminum alloy film 2
The etching rate ratio of 5 / CVD oxide film 23 is about 10, and the film reduction of CVD oxide film 23 can be suppressed to about 1000 Å.
【００１９】（３）次に、図１（ｃ）に示すように、パ
ッシベーション膜（窒化膜）２９を常圧ＣＶＤにより、
８０００Å程度生成し、ヒューズウインドウの形成のた
めのパターニングされたレジスト３０を形成する。 （４）次いで、図１（ｄ）に示すように、パッシベーシ
ョン膜（窒化膜）２９のエッチングによるヒューズウイ
ンドウ３１の形成を行う。ここで、そのパッシベーショ
ン膜（窒化膜）２９のエッチングは、圧力２１０ｍＴｏ
ｒｒ、ＳＦ6 ／Ｏ2 ＝３０／５ＳＣＣＭ、ＲＦパワー１
６０Ｗの条件により行う。(3) Next, as shown in FIG. 1C, a passivation film (nitride film) 29 is formed by atmospheric pressure CVD.
About 8000Å is generated to form a patterned resist 30 for forming a fuse window. (4) Next, as shown in FIG. 1D, the fuse window 31 is formed by etching the passivation film (nitride film) 29. Here, the etching of the passivation film (nitride film) 29 is performed at a pressure of 210 mTo.
rr, SF 6 / O 2 = 30 / 5SCCM, RF power 1
It is performed under the condition of 60W.
【００２０】図５は本発明の第２実施例を示す半導体装
置の冗長回路としてのヒューズの製造工程断面図、図６
はそのヒューズの平面図である。 （１）まず、図５（ａ）に示すように、基板４１上にヒ
ューズ４２、ＣＶＤ酸化膜４３を形成し、その上にアル
ミニウム合金膜配線間の層間膜をエッチングするための
パターンの境界をオーバーラップするように、ダミーパ
ターンを形成するダミー膜４４を形成し、その上にレジ
スト４５を形成する。FIG. 5 is a sectional view of a manufacturing process of a fuse as a redundant circuit of a semiconductor device showing a second embodiment of the present invention, and FIG.
Is a plan view of the fuse. (1) First, as shown in FIG. 5A, a fuse 42 and a CVD oxide film 43 are formed on a substrate 41, and a pattern boundary for etching an interlayer film between aluminum alloy film wirings is formed thereon. A dummy film 44 forming a dummy pattern is formed so as to overlap, and a resist 45 is formed thereon.
【００２１】（２）次に、図５（ｂ）に示すように、ダ
ミーパターン４６をホトリソ／エッチングにより形成し
た〔図６（ａ）参照〕後、ＣＶＤ酸化膜（ＮＳＧ，ＢＰ
ＳＧ）４７を生成し、熱処理を行い、第１層アルミニウ
ム合金膜を生成後、ホトリソ／エッチングにより、第１
層アルミニウム合金膜配線４８を形成する。その後、層
間膜４９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗布
２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミニ
ウム合金膜を生成し、ホトリソ／エッチングにより、第
２層アルミニウム合金膜配線５０を形成する。なお、ア
ルミニウム合金膜配線４８と５０間の層間膜４９の生成
において、第１層アルミニウム合金膜配線４８の段差を
平坦化するため、ＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。(2) Next, as shown in FIG. 5B, a dummy pattern 46 is formed by photolithography / etching [see FIG. 6A], and then a CVD oxide film (NSG, BP) is formed.
SG) 47 is formed and heat treatment is performed to form a first layer aluminum alloy film, and then a first layer is formed by photolithography / etching.
The layer aluminum alloy film wiring 48 is formed. After that, an interlayer film 49 is formed (CVD oxide 2000Å, SOG coating 2700Å, CVD oxide 5500Å), a second layer aluminum alloy film is formed, and a second layer aluminum alloy film wiring 50 is formed by photolithography / etching. In the formation of the interlayer film 49 between the aluminum alloy film wirings 48 and 50, a flattening film such as SOG or O 3 TEOS is used to flatten the steps of the first layer aluminum alloy film wiring 48.
【００２２】よって、ダミーパターン上は段差の上部に
なるため、層間膜４９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。 （３）次に、図５（ｃ）に示すように、アルミニウム合
金膜配線の層間膜４９のエッチング（ホトリソ／エッチ
ング）を行う〔図６（ｂ）参照〕。Therefore, since the dummy pattern is located above the step, the interlayer film 49 is deposited thinner than in the case of the second conventional technique. For example, the film thickness of the dummy pattern is 3000
If there is Å, it will be reduced by about 2000 Å. (3) Next, as shown in FIG. 5C, the interlayer film 49 of the aluminum alloy film wiring is etched (photolithography / etching) [see FIG. 6B].
【００２３】この時、パターン境界線Ａのアルミニウム
合金膜配線間の層間膜４９の膜厚は、従来技術よりも薄
いため、必要エッチング量も少なくなり、ヒューズ４２
上の酸化膜の膜減り量が低減できる。 （４）次に、図５（ｄ）に示すように、パッシベーショ
ン膜（窒化膜）５１を生成した後に、ホトリソ／エッチ
ングにより、ヒューズウインドウ５２を形成する。At this time, since the film thickness of the interlayer film 49 between the aluminum alloy film wirings of the pattern boundary line A is smaller than that of the conventional technique, the required etching amount is reduced and the fuse 42 is used.
The amount of film loss of the upper oxide film can be reduced. (4) Next, as shown in FIG. 5D, after forming the passivation film (nitride film) 51, a fuse window 52 is formed by photolithography / etching.
【００２４】このように、アルミニウム合金膜配線の層
間膜エッチングパターンの境界にオーバーラップするよ
うに、ダミーパターンを形成することにより、層間膜エ
ッチング時のエッチング量を低減することができ、ヒュ
ーズ上の酸化膜の膜減りを低減することができる。図７
は本発明の第３実施例を示す半導体装置の冗長回路とし
てのヒューズの製造工程断面図、図８はそのヒューズの
平面図である。As described above, by forming the dummy pattern so as to overlap the boundary of the interlayer film etching pattern of the aluminum alloy film wiring, the etching amount at the time of etching the interlayer film can be reduced and the fuse pattern on the fuse can be reduced. It is possible to reduce the film loss of the oxide film. Figure 7
FIG. 8 is a sectional view of a manufacturing process of a fuse as a redundant circuit of a semiconductor device showing a third embodiment of the present invention, and FIG. 8 is a plan view of the fuse.
【００２５】まず、図７（ａ）に示すように、基板６１
上に、ヒューズ６２Ｂ、ＣＶＤ酸化膜６３を形成し、そ
の上にアルミニウム合金膜配線間の層間膜をエッチング
するパターンの境界をオーバーラップするように、ダミ
ーパターンを形成するダミー膜６４を形成し、その上に
レジスト６５を形成する。 （２）次に、図７（ｂ）に示すように、ヒューズの両側
に隣接するように、ダミーパターン６６をホトリソ／エ
ッチングにより形成した後、ＣＶＤ酸化膜（ＮＳＧ，Ｂ
ＰＳＧ）６７を生成し、熱処理を行い、第１層アルミニ
ウム合金膜を生成後、ホトリソ／エッチングにより、第
１層アルミニウム合金膜配線６８を形成する。その後、
層間膜６９を生成し（ＣＶＤ酸化２０００Å，ＳＯＧ塗
布２７００Å，ＣＶＤ酸化５５００Å）、第２層アルミ
ニウム合金膜を生成し、ホトリソ／エッチングにより、
第２層アルミニウム合金膜配線７０を形成する。なお、
アルミニウム合金膜配線６８と７０間の層間膜６９の生
成において、第１層アルミニウム合金膜配線６８の段差
を平坦化するためＳＯＧ，Ｏ3 ＴＥＯＳ等の平坦化膜を
用いる。First, as shown in FIG. 7A, the substrate 61
A fuse 62B and a CVD oxide film 63 are formed thereon, and a dummy film 64 for forming a dummy pattern is formed thereon so as to overlap a boundary of a pattern for etching an interlayer film between aluminum alloy film wirings, A resist 65 is formed on it. (2) Next, as shown in FIG. 7B, a dummy pattern 66 is formed by photolithography / etching so as to be adjacent to both sides of the fuse, and then a CVD oxide film (NSG, B) is formed.
PSG) 67 is generated and heat treatment is performed to form a first layer aluminum alloy film, and then a first layer aluminum alloy film wiring 68 is formed by photolithography / etching. afterwards,
An interlayer film 69 is formed (CVD oxide 2000Å, SOG coating 2700Å, CVD oxide 5500Å), a second layer aluminum alloy film is formed, and by photolithography / etching,
The second layer aluminum alloy film wiring 70 is formed. In addition,
In forming the interlayer film 69 between the aluminum alloy film wirings 68 and 70, a flattening film such as SOG or O 3 TEOS is used to flatten the step of the first layer aluminum alloy film wiring 68.
【００２６】よって、ダミーパターン上は段差の上部に
なるため、層間膜６９は第２の従来技術の場合よりも薄
く堆積する。例えば、ダミーパターンの膜厚が３０００
Åあった場合には、２０００Å程度薄くなる。ここで、
明らかなように、ダミーパターンがあるため、ヒューズ
６２Ｂは段差の谷（ダミーパターン上が山）となる。Therefore, since the dummy pattern is located above the step, the interlayer film 69 is deposited thinner than in the case of the second conventional technique. For example, the film thickness of the dummy pattern is 3000
If there is Å, it will be reduced by about 2000 Å. here,
As is apparent, since there is a dummy pattern, the fuse 62B becomes a valley of a step (a peak on the dummy pattern).
【００２７】よって、熱処理時にＢＰＳＧ膜が流れ、配
線（ヒューズ）上の膜は、図４に示す従来技術と比較し
て、厚くなる。 （３）次いで、図７（ｃ）に示すように、アルミニウム
合金膜配線間の層間膜６９のエッチング（ホトリソ／エ
ッチング）を行う〔図８参照〕。この時、パターン境界
線Ｂのアルミニウム合金膜配線間の層間膜６９の膜厚
は、従来技術よりも薄いため、必要エッチング量も少な
くなり、ヒューズ６２Ｂ上の酸化膜の膜減り量が低減で
きる。Therefore, the BPSG film flows during the heat treatment, and the film on the wiring (fuse) becomes thicker as compared with the conventional technique shown in FIG. (3) Next, as shown in FIG. 7C, the interlayer film 69 between the aluminum alloy film wirings is etched (photolithography / etching) [see FIG. 8]. At this time, since the film thickness of the interlayer film 69 between the aluminum alloy film wirings of the pattern boundary line B is thinner than that of the conventional technique, the required etching amount is reduced, and the film reduction amount of the oxide film on the fuse 62B can be reduced.
【００２８】（４）次に、図７（ｄ）に示すように、パ
ッシベーション膜（窒化膜）７１を生成した後に、ホト
リソ／エッチングにより、ヒューズウインドウ７２を形
成する。上記のように構成することにより、ヒューズの
横に隣接するように、ダミーパターンを形成し、段差を
作ることで、上記配線上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、配線上の酸化膜の膜厚を厚くす
ることができ、従来技術に比べてヒューズ表面露出マー
ジンの増加を図ることができる。(4) Next, as shown in FIG. 7D, after forming the passivation film (nitride film) 71, a fuse window 72 is formed by photolithography / etching. With the above configuration, a dummy pattern is formed so as to be adjacent to the side of the fuse, and a step is formed, so that BPSG flows into the wiring during the heat treatment (BPSG flow), and the oxide film The film thickness can be increased, and the fuse surface exposure margin can be increased as compared with the related art.
【００２９】図９は本発明の第４実施例を示す半導体装
置の冗長回路としてのヒューズの平面図である。この図
に示すように、ヒューズ８１の横に隣接してダミーパタ
ーン８３，８４を、ヒューズ８２の横に隣接してダミー
パターン８５，８６をそれぞれ形成する。FIG. 9 is a plan view of a fuse as a redundant circuit of a semiconductor device showing a fourth embodiment of the present invention. As shown in this figure, dummy patterns 83 and 84 are formed adjacent to the side of the fuse 81, and dummy patterns 85 and 86 are formed adjacent to the side of the fuse 82.
【００３０】したがって、例えば、レーザーリペアによ
りヒューズ８１からクラック８７が発生した場合に、ダ
ミーパターン８３，８４により、クラック８７の隣のヒ
ューズへの広がりを防止することができる。このような
効果は、前記した図８に示すようなダミーパターンの形
成によっても奏することができることは言うまでもな
い。Therefore, for example, when a crack 87 is generated from the fuse 81 by laser repair, the dummy patterns 83 and 84 can prevent the crack 87 from spreading to the adjacent fuse. Needless to say, such an effect can be obtained by forming the dummy pattern as shown in FIG.
【００３１】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。The present invention is not limited to the above embodiments, and various modifications can be made based on the spirit of the present invention, and these modifications are not excluded from the scope of the present invention.
【００３２】[0032]
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、アルミニウム合金
膜配線の層間膜をエッチングするパターンの下に、ダミ
ーアルミニウム合金膜をストッパ膜として形成すること
により、ヒューズ上の酸化膜の膜減りを低減させ、ヒュ
ーズ表面が露出するのを防止することができる。As described in detail above, according to the present invention, the following effects can be achieved. (1) According to the first aspect of the present invention, a dummy aluminum alloy film is formed as a stopper film under the pattern for etching the interlayer film of the aluminum alloy film wiring to reduce the oxide film on the fuse. It is possible to reduce the amount and prevent the fuse surface from being exposed.
【００３３】（２）請求項２記載の発明によれば、アル
ミニウム合金膜配線の層間膜エッチングパターンの境界
にオーバーラップするように、ダミーパターンを形成す
ることにより、層間膜エッチング時のエッチング量を低
減することができ、ヒューズ上の酸化膜の膜減りを低減
することができる。 （３）請求項３記載の発明によれば、ヒューズの横に隣
接するように、ダミーパターンを形成し段差を作ること
で、ヒューズ（配線）上に熱処理（ＢＰＳＧフロー）時
にＢＰＳＧが流れ込み、ヒューズ上の酸化膜の膜厚を厚
くすることができ、従来技術に比べて、ヒューズ表面露
出マージンの増加を図ることができる。(2) According to the second aspect of the present invention, the dummy pattern is formed so as to overlap with the boundary of the interlayer film etching pattern of the aluminum alloy film wiring, so that the etching amount at the time of etching the interlayer film is reduced. Therefore, it is possible to reduce the film loss of the oxide film on the fuse. (3) According to the invention of claim 3, by forming a step by forming a dummy pattern so as to be adjacent to the side of the fuse, BPSG flows into the fuse (wiring) during heat treatment (BPSG flow), It is possible to increase the film thickness of the upper oxide film and to increase the fuse surface exposure margin as compared with the related art.
【００３４】（４）請求項４記載の発明によれば、更
に、ヒューズの両側にダミーパターンが隣接すること
で、レーザーリペアによりヒューズからクラックが発生
した場合に、クラックの隣のヒューズへの広がりを防止
することができる。(4) According to the invention of claim 4, further, since the dummy patterns are adjacent to both sides of the fuse, when a crack is generated from the fuse by laser repair, the crack spreads to the adjacent fuse. Can be prevented.
【図１】本発明の第１実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。FIG. 1 is a sectional view of a manufacturing process of a fuse as a redundant circuit of a semiconductor device showing a first embodiment of the present invention.
【図２】従来の半導体素子における冗長回路の製造工程
断面図である。FIG. 2 is a sectional view of a manufacturing process of a redundant circuit in a conventional semiconductor device.
【図３】従来の半導体素子における冗長回路の平面図で
ある。FIG. 3 is a plan view of a redundant circuit in a conventional semiconductor device.
【図４】従来の他の半導体素子における冗長回路の製造
工程断面図である。FIG. 4 is a sectional view of a manufacturing process of a redundant circuit in another conventional semiconductor device.
【図５】本発明の第２実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。FIG. 5 is a sectional view of a step of manufacturing a fuse as a redundant circuit of a semiconductor device showing a second embodiment of the present invention.
【図６】本発明の第２実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。FIG. 6 is a plan view of a fuse as a redundant circuit of a semiconductor device showing a second embodiment of the present invention.
【図７】本発明の第３実施例を示す半導体装置の冗長回
路としてのヒューズの製造工程断面図である。FIG. 7 is a sectional view of a manufacturing process of a fuse as a redundant circuit of a semiconductor device showing a third embodiment of the present invention.
【図８】本発明の第３実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。FIG. 8 is a plan view of a fuse as a redundant circuit of a semiconductor device showing a third embodiment of the present invention.
【図９】本発明の第４実施例を示す半導体装置の冗長回
路としてのヒューズの平面図である。FIG. 9 is a plan view of a fuse as a redundant circuit of a semiconductor device showing a fourth embodiment of the present invention.
２１，４１，６１ 基板 ２２，４２，６２Ａ，６２Ｂ，８１，８２ ヒューズ ２３，４３，４７，６３，６７ ＣＶＤ酸化膜 ２４，４８，６８ 第１層アルミニウム合金膜配線 ２５ ストッパ膜（ダミーアルミニウム合金膜） ２６，４９，６９ 層間膜（酸化膜） ２７，５０，７０ 第２層アルミニウム合金膜配線 ２８，３０，４５，６５ レジスト ２９，５１，７１ パッシベーション膜（窒化膜） ３１，５２，７２ ヒューズウインドウ ４４，６４ ダミー膜 ４６，６６，８３，８４，８５，８６ ダミーパター
ン ８７ クラック21, 41, 61 Substrate 22, 42, 62A, 62B, 81, 82 Fuse 23, 43, 47, 63, 67 CVD oxide film 24, 48, 68 First layer aluminum alloy film wiring 25 Stopper film (dummy aluminum alloy film) ) 26,49,69 interlayer film (oxide film) 27,50,70 second layer aluminum alloy film wiring 28,30,45,65 resist 29,51,71 passivation film (nitride film) 31,52,72 fuse window 44,64 Dummy film 46,66,83,84,85,86 Dummy pattern 87 Crack
Claims (4)
体素子の冗長回路の製造方法において、（ａ）ヒューズ
を形成する工程と、（ｂ）第１の絶縁膜を生成する工程
と、（ｃ）前記ヒューズ上にダミーアルミニウム合金膜
及び第１層アルミニウム合金膜配線を形成する工程と、
（ｄ）第２の絶縁膜を生成する工程と、（ｅ）第２層ア
ルミニウム合金膜配線を形成する工程と、（ｆ）ヒュー
ズウインドウより外側になるように前記第２の絶縁膜を
前記ダミーアルミニウム合金膜をストッパ膜としてエッ
チングし、絶縁膜除去ウインドウを形成する工程と、
（ｇ）露出した前記ダミーアルミニウム合金膜をエッチ
ングする工程と、（ｈ）パッシベーション膜を生成し、
ヒューズウインドウの形成を行う工程とを施すことを特
徴とする半導体素子の冗長回路の製造方法。1. A method of manufacturing a redundant circuit of a semiconductor device having a multilayer aluminum alloy film wiring structure, comprising: (a) forming a fuse; (b) forming a first insulating film; and (c) A step of forming a dummy aluminum alloy film and a first layer aluminum alloy film wiring on the fuse;
(D) a step of forming a second insulating film, (e) a step of forming a second layer aluminum alloy film wiring, and (f) the dummy of the second insulating film so as to be outside a fuse window. Etching the aluminum alloy film as a stopper film to form an insulating film removal window,
(G) etching the exposed dummy aluminum alloy film, and (h) forming a passivation film,
And a step of forming a fuse window, the method for manufacturing a redundant circuit of a semiconductor device.
体素子の冗長回路の製造方法において、（ａ）ヒューズ
を形成する工程と、（ｂ）第１の絶縁膜を生成する工程
と、（ｃ）前記ヒューズのレーザーリペア部となる箇所
を囲むようにダミーパターンを形成する工程と、（ｄ）
第２の絶縁膜を生成する工程と、（ｅ）第１層アルミニ
ウム合金膜配線を形成する工程と、（ｆ）第３の絶縁膜
を生成する工程と、（ｇ）第２層アルミニウム合金膜配
線を形成する工程と、（ｈ）前記ダミーパターンが境界
になるように第３の絶縁膜をエッチングして絶縁膜除去
ウインドウを形成する工程と、（ｉ）パッシベーション
膜を生成し、ヒューズウインドウの形成を行う工程とを
施すことを特徴とする半導体素子の冗長回路の製造方
法。2. A method of manufacturing a redundant circuit of a semiconductor device having a multilayer aluminum alloy film wiring structure, comprising: (a) forming a fuse; (b) forming a first insulating film; A step of forming a dummy pattern so as to surround a portion which becomes a laser repair portion of the fuse, and (d)
A step of forming a second insulating film; (e) a step of forming a first layer aluminum alloy film wiring; (f) a step of forming a third insulating film; and (g) a second layer aluminum alloy film. A step of forming a wiring; (h) a step of etching the third insulating film so that the dummy pattern serves as a boundary to form an insulating film removal window; and (i) a passivation film formed to form a fuse window. A method for manufacturing a redundant circuit of a semiconductor device, which comprises performing a forming step.
体素子の冗長回路の製造方法において、（ａ）複数の並
行したヒューズを形成する工程と、（ｂ）第１の絶縁膜
を生成する工程と、（ｃ）前記各ヒューズのレーザーリ
ペア部となる箇所を囲むようにダミーパターンを形成す
る工程と、（ｄ）第２の絶縁膜を生成する工程と、
（ｅ）第１層アルミニウム合金膜配線を形成する工程
と、（ｆ）第３の絶縁膜を生成する工程と、（ｇ）第２
層アルミニウム合金膜配線を形成する工程と、（ｈ）前
記ダミーパターンの内最も外側のダミーパターンが境界
になるように第３の絶縁膜をエッチングして絶縁膜除去
ウインドウを形成する工程と、（ｉ）パッシベーション
膜を生成し、ヒューズウインドウの形成を行う工程とを
施すことを特徴とする半導体素子の冗長回路の製造方
法。3. A method of manufacturing a redundant circuit for a semiconductor device having a multilayer aluminum alloy film wiring structure, comprising: (a) forming a plurality of parallel fuses; and (b) forming a first insulating film. (C) a step of forming a dummy pattern so as to surround a laser repair portion of each fuse, and (d) a step of forming a second insulating film.
(E) a step of forming a first layer aluminum alloy film wiring; (f) a step of forming a third insulating film; and (g) a second step.
A step of forming a layer aluminum alloy film wiring, and (h) a step of etching the third insulating film so that an outermost dummy pattern of the dummy patterns serves as a boundary to form an insulating film removal window ( i) A method for manufacturing a redundant circuit of a semiconductor device, which comprises performing a step of forming a passivation film and forming a fuse window.
れぞれに並行する２本のダミーパターンを形成してなる
請求項３記載の半導体素子の冗長回路の製造方法。4. The method for manufacturing a redundant circuit of a semiconductor device according to claim 3, wherein two dummy patterns are formed in parallel on both sides of the plurality of parallel fuses.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430494A JP3330734B2 (en) | 1994-07-26 | 1994-07-26 | Method for manufacturing redundant circuit of semiconductor element |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17430494A JP3330734B2 (en) | 1994-07-26 | 1994-07-26 | Method for manufacturing redundant circuit of semiconductor element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846048A true JPH0846048A (en) | 1996-02-16 |
| JP3330734B2 JP3330734B2 (en) | 2002-09-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17430494A Expired - Fee Related JP3330734B2 (en) | 1994-07-26 | 1994-07-26 | Method for manufacturing redundant circuit of semiconductor element |
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| Country | Link |
|---|---|
| JP (1) | JP3330734B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6300232B1 (en) | 1999-04-16 | 2001-10-09 | Nec Corporation | Semiconductor device having protective films surrounding a fuse and method of manufacturing thereof |
| KR100336952B1 (en) * | 1998-11-20 | 2002-05-15 | 가네꼬 히사시 | Semiconductor memory device with fuse cutting performance improved |
| KR100760906B1 (en) * | 2004-12-30 | 2007-09-21 | 동부일렉트로닉스 주식회사 | The method for controlling oxide on fuse metal layer |
| JP2011049252A (en) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
| KR20140095990A (en) * | 2013-01-25 | 2014-08-04 | 세이코 인스트루 가부시키가이샤 | Semiconductor device |
-
1994
- 1994-07-26 JP JP17430494A patent/JP3330734B2/en not_active Expired - Fee Related
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| JP2011049252A (en) * | 2009-08-25 | 2011-03-10 | Renesas Electronics Corp | Semiconductor device and method of manufacturing the same |
| KR20140095990A (en) * | 2013-01-25 | 2014-08-04 | 세이코 인스트루 가부시키가이샤 | Semiconductor device |
| JP2014160801A (en) * | 2013-01-25 | 2014-09-04 | Seiko Instruments Inc | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3330734B2 (en) | 2002-09-30 |
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