KR0144248B1 - Manufacture of semiconductor device multi-layer wiring - Google Patents
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Abstract
본 발명은 반도체 소자의 다층배선 형성방법에 관한 것으로, 특히 순수금속층과 실리콘 금속화합물을 샌드위치(sandwich) 구조로 하여 칩(chip) 본딩을 하기 위해 상측 실리콘 금속화합물을 식각시 패드변색 방지를 위한 실리콘 금속화합물의 식각방법에 관한 것이다.The present invention relates to a method for forming a multi-layered wiring of a semiconductor device, and in particular, silicon for preventing pad discoloration when etching the upper silicon metal compound for chip bonding using a sandwich structure of the pure metal layer and the silicon metal compound. It relates to a method of etching a metal compound.
이에 본 발명의 다층배선 형성방법은 반도체 기판상에 순수금속층과 실리콘 금속화합물이 샌드위치 구조로 최상층에 실리콘 금속화합물이 형성되도록 메탈라인을 형성하고 칩(chip) 본딩하기 위해 상기 메탈라인 전면에 절연막층을 증착하고, 사진식각 공정으로 절연막층을 선택적으로 제거하여 패드부를 형성한 다음, 노출된 상측 실리콘 금속화합물을 선택으로 식각하는 반도체 소자의 다층배선 형성방법에 있어서,Accordingly, the method for forming a multilayer wiring of the present invention forms a metal line such that a pure metal layer and a silicon metal compound are sandwiched on a semiconductor substrate to form a silicon metal compound on the top layer, and an insulating film layer on the entire surface of the metal line for chip bonding. In the method of forming a multi-layered wiring of a semiconductor device by depositing the etching, selectively removing the insulating film layer by a photolithography process to form a pad portion, and then selectively etching the exposed upper silicon metal compound.
상기 최상층 실리콘 금속화합물의 식각을 플로린(F)기 화합물로 1분 30초 이상 2분 30초 이하의 시간에서 최상층 실리콘 금속화합물 두께의 100% 이상 1000% 이하의 범위로 오버에치함을 특징으로 한다.The etching of the uppermost silicon metal compound is over-etched in a range of 100% or more and 1000% or less of the thickness of the uppermost silicon metal compound at a time of 1 minute 30 seconds or more and 2 minutes 30 seconds or less with a florin (F) group compound. .
Description
제1도는 (a)∼(d)는 종래 제1실시예의 반도체 소자의 다층배선 공정 단면도1A to 1D are cross-sectional views of a multilayer wiring process of the semiconductor device of the first embodiment.
제2도는 (a)∼(c)는 종래 제2실시예의 반도체 소자의 다층배선 공정 단면도2A to 2C are cross-sectional views of a multilayer wiring process of a semiconductor device according to a second embodiment of the prior art.
제3도 (a)는 종래 제2실시예에 따른 밀도/스퍼터링 시간의 특성그래프도3 (a) is a characteristic graph of the density / sputtering time according to the second embodiment
제3도 (b)는 본 발명에 따른 반사율/에치시간의 특성그래프도3 (b) is a characteristic graph of reflectance / etch time according to the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1:기판 3,11:금속층1: substrate 3, 11: metal layer
2:평탄화용 보호막 4,13:감광막2: protective film for leveling 4, 13: photosensitive film
5:피에스지 6:플라즈마 질화막5: PS 6: plasma nitride film
7:폴리이미드 수지 8,9,10,12:실리콘화 모르곤막7: Polyimide resin 8,9,10,12: Siliconated morgon membrane
본 발명의 반도체 소자의 다층배선 형성방법에 관한 것으로, 특히 순수금속층과 실리콘 금속화합물을 샌드위치(sandwich) 구조로 하여 칩(chip) 본딩을 하기 위해 상측 실리콘 금속화합물을 식각시, 패드변색 방지를 위한 실리콘 금속화합물의 식각방법에 관한 것이다.The present invention relates to a method for forming a multilayer wiring of a semiconductor device of the present invention, in particular, to prevent pad discoloration during etching of an upper silicon metal compound for chip bonding using a sandwich structure of a pure metal layer and a silicon metal compound. A method of etching silicon metal compounds.
일반적으로 반도체 장치의 밀도(density)가 256K DRAM에서 1메가(M)급 이상으로 집적화됨에 따라 칩(chip) 면적의 효과적인 활용을 목적으로 배선 기술이 다층화가 이루어지고 있다.In general, as the density of semiconductor devices is integrated to 1 mega (M) or more in 256K DRAM, wiring technology has been multilayered for effective utilization of chip area.
이에 종래의 반도체 다층배선 형성방법에 대해 첨부된 도면을 참조하여 설명하면 다음과 같다.This will be described with reference to the accompanying drawings of a conventional semiconductor multilayer wiring method as follows.
제1도 (a)∼(d)는 종래 제1실시예의 반도체 소자의 다층배선 공정 단면도로써, 제1도 (a)와 같이 기판(1)상 전면에 평탄화용 보호막(Boron Phospho Silicate Gla ss:BPGS)(2), 제1금속층(3), 제1감광막(4)을 차례로 증착한 다음, 제1도 (b)와 같이, 상기 제1감광막(4)을 마스크로 이용한 노광 및 현상공정으로 1차적으로 메탈라인을 정의한 다음, 상기 제1금속층과 BPGS(2)을 선택적으로 제거한다.1A to 1D are cross-sectional views of a multilayer wiring process of a semiconductor device according to a first embodiment, and a planarization protective film (Boron Phospho Silicate Glass) is formed on the entire surface of the substrate 1 as shown in FIG. BPGS) (2), the first metal layer (3), and the first photosensitive film 4 are deposited in this order, and then, as shown in FIG. 1 (b), in the exposure and development process using the first photosensitive film 4 as a mask. First, the metal line is defined, and then the first metal layer and the BPGS 2 are selectively removed.
계속해서 상기 제1감광막(4)을 제거한 후, 외부의 습기 또는 기계적인 스크래취(scratch)로 부터 보호하고 내습의 강도를 증가시키기 위해 상기 전면에 2000Å 정도의 피에스지(Phospho Silicate Glass:PSG)(5)와 12000Å 정도의 플라즈마 질화막(Plasma Nitride)(6)을 차례로 증착한 다음, 제1도 (c)와 같이 패드(PAD) 패턴마스크를 이용한 식각공정으로 상기 PSG(5)와 플라즈마 질화막(6)을 선택적으로 제거하여 패드(PAD)부를 형성한다.After removing the first photosensitive film (4), to protect from external moisture or mechanical scratches (Phospho Silicate Glass: PSG) on the front surface of about 2000Å to increase the strength of the moisture resistance (5) and the plasma nitride film (Plasma Nitride) (6) of about 12000 차례로 in turn, and then the PSG (5) and the plasma nitride film (etched by using a pad (PAD) pattern mask as shown in Figure 1 (c)) 6) is selectively removed to form a pad PAD.
이때 상기 PSG(5)층과 플라즈마 질화막(6)의 식각공정은 플로린(Fiuorine:F)기 플라즈마로 이용하여 식각한다.At this time, the etching process of the PSG (5) layer and the plasma nitride film 6 is etched by using a Florin (Fuorine: F) plasma.
이어서 제1도 (d)와 같이 칩(chip) 본딩(bonding)후 알파-소립자(α-particle)로 부터 보호하기 위해 상기 전면에 폴리이미드 수지(Polyimide Isoindro Quiazoline doine:PIQ)(7)를 증착한 다음, PIQ 패턴마스크를 이용한 사진식각 공정으로 상기 PIQ(7)를 선택적으로 제거하여 PIQ 베이크를 형성함으로 반도체 소자의 다층배선을 완성하였다.Subsequently, a polyimide resin (Polyimide Isoindro Quiazoline doine (PIQ)) 7 is deposited on the front surface to protect it from alpha-particles after chip bonding as shown in FIG. 1 (d). Next, the PIQ 7 was selectively removed by a photolithography process using a PIQ pattern mask to form a PIQ bake, thereby completing multilayer wiring of a semiconductor device.
한편 제2도 (a)∼(c)는 종래 제2실시예의 반도체 소자의 다층배선 공정 단면도로써, 1메가(M)급 이상의 소자에서 상호연결 금속층(Interconnection Material)으로 몰리브덴 실리사이드(MoSi2)를 형성하여 샌드위치 다층박막 구조를 갖도록 하였다.2 (a) to 2 (c) are cross-sectional views of a multi-layer wiring process of a semiconductor device according to a second embodiment of the present invention, in which a molybdenum silicide (MoSi 2 ) is used as an interconnection material in a device of 1 mega (M) or more. It was formed to have a sandwich multilayer thin film structure.
이에 종래 제2실시예의 반도체 소자의 다층배선 형성방법은 제2도 (a)와 같이, 트랜지스터와 커패시터(도면에는 도시하지 않음)가 형성되어 있는 기판(1) 전면에 평탄화용 보호막(Boron Phosphrous Silicate Glass:BPSG)(2), 제1몰리브덴 실리사이드막(8), 제1금속층(3), 제2몰리브덴 실리사이드막(9), 제3몰리브덴 실리사이드막(10), 제2금속층(11), 제4몰리브덴 실리사이드막(12), 제1감광막(4)을 차례로 증착한 다음 제2도 (b)와 같이 상기 제1감광막(4)을 마스크로 이용한 노광 및 현상공정으로 1차 메탈라인 영역을 정의한 다음, 정의된 메탈라인 영역에만 존재하도록 상기 제1, 2, 3, 4몰리브덴 실리사이드막(8)(9)(10)(12)과 제1, 2금속층(3)(11)을 선택적으로 제거하여 메탈라인을 형성한다.Accordingly, in the conventional method of forming a multilayer wiring of the semiconductor device according to the second embodiment, a planarization protective film (Boron Phosphrous Silicate) is formed on the entire surface of the substrate 1 on which transistors and capacitors (not shown) are formed, as shown in FIG. Glass: BPSG (2), first molybdenum silicide film 8, first metal layer 3, second molybdenum silicide film 9, third molybdenum silicide film 10, second metal layer 11, first After depositing the molybdenum silicide layer 12 and the first photoresist layer 4 in order, the primary metal line region is defined by an exposure and development process using the first photoresist layer 4 as a mask as shown in FIG. Next, the first, second, third, and fourth molybdenum silicide films 8, 9, 10, 12, and the first, second metal layers 3, 11 are selectively removed to exist only in the defined metal line region. To form a metal line.
이때, 상기 트랜지스터와 캐패시터는 평탄화용 보호막(2)을 통하여 커버(cover)되어 있고, 개별소자는 제1금속층(3)을 통하여 전기적으로 연결되어 있다.In this case, the transistor and the capacitor are covered by the planarization protective film 2, and the individual devices are electrically connected through the first metal layer 3.
또한 상기 제1, 2금속층(3)(11)은 98.5wt%의 알루미늄(Al), 1wt%의 실리콘(Si)과, 0.5wt%의 구리(Cu)의 조성 비율을 갖는 Al-Si-Cu합금으로 구성된 금속층이고, 제1, 3몰리브덴 실리사이드막(8)(10)은 서브 실리콘 다결정과 금속층의 콘택홀(Contact Hole)에서 알루미늄 스파이킹(spiking) 방지와 제1, 2금속층(3)(11)을 스퍼터링(sputtering)시 스텝 커버리지(Step Coverage) 방지를 위해 제1, 2금속층(3)(11)의 보템(bottom) 확산방지 금속막으로 사용되며, 제2, 4몰리브덴 실리사이드막(9)(12)은 제1, 2금속층(3)(11)의 반사율을 감소시켜 포토(pho-to) 작업의 수월성을 위해 사용된다.In addition, the first and second metal layers 3 and 11 each have a composition ratio of 98.5 wt% aluminum (Al), 1 wt% silicon (Si), and 0.5 wt% copper (Cu). The first and the third molybdenum silicide films 8 and 10 are made of an alloy, and the first and the second metal layers 3 and the second and third molybdenum silicide films 8 and 10 are formed of anti silicon spikes in the contact holes of the sub silicon polycrystal and the metal layer. 11 is used as a bottom diffusion preventing metal film of the first and second metal layers 3 and 11 to prevent step coverage when sputtering, and second and fourth molybdenum silicide films 9 12 is used for the ease of pho-to work by reducing the reflectance of the first and second metal layers 3 and 11.
이어서 제2도 (b)와 같이 상기 제1감광막(4)을 제거한후 메탈라인에 금 본딩(Au Bonding)하기 위해 상기 상에 제2감광막(13)을 증착하고, 제2감광막(13)을 마스크로 이용한 노광 및 현상공정으로 1차 본딩 형성영역을 정의한 다음, CF4+O2플라즈마 식각장치에서 상기 제4몰리브덴 실리사이드막(12)을 선택적으로 제거한다.Subsequently, as illustrated in FIG. 2B, after removing the first photoresist film 4, a second photoresist film 13 is deposited on the metal line for Au bonding to the metal line, and the second photoresist film 13 is deposited. After the first bonding formation region is defined by an exposure and development process using a mask, the fourth molybdenum silicide layer 12 is selectively removed by a CF 4 + O 2 plasma etching apparatus.
여기서, 상기 CF4+O2의 전체 부피중 O2가스가 차지하는 비율은 8mol%이다.Here, the proportion of O 2 gas in the total volume of CF 4 + O 2 is 8 mol%.
이어서 제2도 (c)와 같이 상기 제2감광막(13)을 제거한후 상기 전면에 피에스지(Phospho Silicate Glass:PSG)(5), 플라즈마 질화막(Plasma Nitride)(6)과 칩(chip) 본딩시 알파-소립자(α-particle)로 부터 보호하기 위해 폴리이미드 수지(Polymide Isoindro Quiazolindine:PIQ)(7)을 순차적으로 증착하고, 패드 패턴마스크를 이용한 사진식각 공정으로 상기 PIQ(7) 플라즈마 질화막(6), PSG(5)를 선택적으로 제거하여 패드부를 형성함으로써 반도체 소자의 다층배선이 완성된다.Subsequently, as illustrated in FIG. 2C, the second photoresist layer 13 is removed, and then, on the entire surface, a PSG (5), a plasma nitride (6), and a chip are bonded. Polyimide resin (Polymide Isoindro Quiazolindine: PIQ) (7) was sequentially deposited in order to protect from alpha-particles, and the PIQ (7) plasma nitride layer (PQ) was formed by a photolithography process using a pad pattern mask. 6) By selectively removing the PSG 5 to form a pad portion, multilayer wiring of a semiconductor element is completed.
이와 같은 종래 반도체 소자의 다층배선에 있어서는 패드부를 형성하기 위해 제4몰리브덴 실리사이드막(12)을 오버(over) 식각함으로써 방식처리 과정에서 제3도 (a)와 같이 알루미늄 금속층으로 모르곤(Mo)의 확산이 일어나 금속층 표면에 플로린(F)기 이온물이 흡착되어 Al(OF)x, AlFx, Al(OH)x등의 알루미늄(Al) 혼합물층이 형성된다.In such a multilayer wiring of a conventional semiconductor device, the fourth molybdenum silicide film 12 is etched over to form a pad portion, and thus, as shown in FIG. Diffusion occurs and fluorine (F) group ions are adsorbed on the surface of the metal layer to form an aluminum (Al) mixture layer such as Al (OF) x , AlF x , and Al (OH) x .
따라서 폴리이미드 수지(PIQ) 에치시 금속층 표면이 변색되어 금 본딩(Au bonding)이 정상적으로 본딩(bonding)되지 않는 문제점이 발생하였다.Therefore, when the polyimide resin (PIQ) is etched, the surface of the metal layer is discolored, and thus, gold bonding is not normally bonded.
이에 본 발명에서는 상기의 문제점을 해결하기 위해 안출한 것으로써 몰리브덴 실리사이드(MoSi2) 식각시 패드표면의 반사율을 측정하여, 적당한 식각시간을 선정하여 오버에치 시간을 규정함으로써 금속표면의 변색을 방지하는데 목적이 있다.Accordingly, in the present invention, in order to solve the above problems, by measuring the reflectance of the pad surface during molybdenum silicide (MoSi 2 ) etching, by selecting the appropriate etching time to specify the over-etch time to prevent discoloration of the metal surface The purpose is to.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 다층배선 형성방법은 반도체 기판상에 순수금속층과 실리콘 금속화합물이 샌드위치 구조로 최상층에 실리콘 금속화합물이 형성되도록 메탈라인을 형성하고 칩(chip) 본딩하기 위해 상기 메탈라인 전면에 절연막층을 증착하고, 사진식각 공정으로 절연막층을 선택적으로 제거하여 패드부를 형성한 다음, 노출된 상측 실리콘 금속화합물을 선택으로 식각하는 반도체 소자의 다층배선 형성방법에 있어서, 상기 최상층 실리콘 금속화합물의 식각을 플로린(F)기 화합물로 1분 30초 이상 2분 30초 이하의 시간에서 최상층 실리콘 금속화합물 두께의 100% 이상 1000% 이하의 범위로 오버에치함을 특징으로 한다.In the method of forming a multilayer wiring of the semiconductor device of the present invention for achieving the above object, a metal line is formed to form a silicon metal compound on the top layer with a sandwich structure of a pure metal layer and a silicon metal compound on a semiconductor substrate, and a chip. In the method of forming a multilayer wiring of a semiconductor device for depositing an insulating film layer on the entire metal line for bonding, selectively removing the insulating film layer by a photolithography process to form a pad portion, and then selectively etching the exposed upper silicon metal compound. The etching of the uppermost silicon metal compound is overetched in a range of 100% or more and 1000% or less of the thickness of the uppermost silicon metal compound at a time of 1 minute 30 seconds or more and 2 minutes 30 seconds or less with a florin (F) group compound. It is done.
이에 본 발명의 반도체 소자의 다층배선에 대해 첨부된 도면을 참조하여 더욱 상세히 설명하면 다음과 같다.The multilayer wiring of the semiconductor device of the present invention will be described in more detail with reference to the accompanying drawings.
제3도 (b)는 본 발명에 따른 반사율/에치시간의 특성그래프도이다.3 (b) is a characteristic graph of reflectance / etch time according to the present invention.
종래 제2실시예의 반도체 소자의 다층배선 형성방법에서는 제4몰리브덴 실리사이드(MoSi2)(12)의 식각공정은 CF4+O2플라즈마 분위기에서 잘 제거되지만 제3도 (a)와 같이 금속층 식각후, 방식처리 공정(Ultra Vilot Ashing System:UVAS) 과정에서 98.5wt%의 알루미늄(Al), 1wt%의 실리콘(Si)과, 0.5wt%의 구리(Cu)의 조성 비율을 갖는 Al-Si-Cu합금으로 구성된 제2금속층(11)으로 모르곤(Mo)의 확산이 일어남에 따라 몰리브덴 실리사이드(MoSi2)의 스퍼터(sputter) 두께를 400Å 정도로 하고 금속층 식각후 열처리 공정을 고려하여 제4몰리브덴 실리사이드(MoSi2)(12)의 오버에치(Over Etch)양을 규정해야 한다.In the conventional method of forming a multilayer wiring of the semiconductor device of the second embodiment, the etching process of the fourth molybdenum silicide (MoSi 2 ) 12 is well removed in a CF 4 + O 2 plasma atmosphere, but after etching the metal layer as shown in FIG. , Al-Si-Cu having a composition ratio of 98.5 wt% aluminum (Al), 1 wt% silicon (Si), and 0.5 wt% copper (Cu) in the Ultra Vilot Ashing System (UVAS) process As the second metal layer 11 composed of an alloy is dispersed with Mo, the molybdenum silicide (MoSi 2 ) has a sputter thickness of about 400 μm and the fourth molybdenum silicide is considered in consideration of the heat treatment process after etching the metal layer. The amount of over etching of MoSi 2 ) 12 should be defined.
따라서 본 발명은 제4몰리브덴 실리사이드(MoSi2)(12)의 두께를 400Å 정도로 하여 스퍼터(sputter) 실시한후, 에치시간별 패드표면의 반사율을 측정하여 적당한 에치시간을 선정하였다.Therefore, in the present invention, after the sputtering with the thickness of the fourth molybdenum silicide (MoSi 2 ) 12 of about 400 GPa, the reflectance of the pad surface for each etch time was measured to select an appropriate etch time.
이에, 본 발명에서는 TCA 2400 장치, 즉 2.45GHZ 플라즈마 에치기(Plasma Etcher)와, CF4+O2100(sccm) 가스와 185와트(W) 알·에프(RF) 전력, 0.4토르(torr) 압력으로 에치시간별 웨이퍼 분할공정과 폴리이미드수지 식각공정 이후의 반사율을 측정하였다.Therefore, in the present invention, the TCA 2400 device, 2.45GHZ Plasma Etcher, CF 4 + O 2 100 (sccm) gas, 185 watts (W) RF power, 0.4 torr The reflectivity was measured after the wafer splitting process and the polyimide resin etching process by the etching time.
이때 TCA 2400 장치의 실리콘화 모르곤의 식각률(Etch Ratio)는 1분에 2028Å 정도이고, 균일성(uniformity)은 ±6% 정도하였다.At this time, the etching rate of the siliconized morgon of the TCA 2400 device was about 2028 장치 / min, and the uniformity was about ± 6%.
따라서 에치시간별 패드표면의 반사율을 측정한 결과, 제3도 (b)와 같이 에치시간이 60세크(sec) 이하의 범위에서는 몰리브덴 실리사이드가 언더에치(Under Etch) 현상이 일어나고, 90세크(sec)에서는 실리콘화 모르곤(MoSi2) 에치시 과도한 플로린(F)기 흡착에 의한 AL(OF)X화합물층이 형성됨으로써 반산율이 줄어드는 현상이 발생하였다.Therefore, as a result of measuring the reflectance of the pad surface for each etch time, as shown in FIG. 3 (b), when the etch time is less than 60 sec, the molybdenum silicide underetch occurs and 90 sec ), The formation of AL (OF) X compound layer due to excessive Florin (F) group adsorption at the time of siliconization of Morgon (MoSi 2 ) caused a decrease in the half-acid rate.
따라서 메탈콘택(Metal Contact)의 언더에치 방지 및 패드(PAD) 변색방지 영역의 시간은 1분 30초∼2분 30초로 몰리브덴 실리사이드(MoSi2)의 에치 두께로 계산하면 3042Å∼5070Å 정도이었다. 즉 몰리브덴 실리사이드의 에치양은 660%∼1167%이다.Therefore, the time of the anti-etching and pad discoloration prevention area of the metal contact ranged from 1 minute 30 seconds to 2 minutes 30 seconds, which was about 3042 kPa to 5070 kPa calculated from the etch thickness of molybdenum silicide (MoSi 2 ). That is, the etch amount of molybdenum silicide is 660%-1167%.
이에 제4몰리브덴 실리사이드(MoSi2)층 두께의 100% 이상 100% 이하의 범위에서 오버에치 하였다.This was overetched in the range of 100% or more and 100% or less of the fourth molybdenum silicide (MoSi 2 ) layer thickness.
이와 같은 본 발명 반도체 소자의 다층배선 형성방법에 있어서는 1분 30초에서 2분 30초 정도로 몰리브덴 실리사이드(MoSi2)층 두께의 100% 이상 1000% 이하의 범위에서 오버에치량을 정의함에 따라 금속층 표면의 변색을 방지하여 금속 본딩 작업을 수월하게 할수 있는 효과가 있다.In such a method for forming a multilayer wiring of the semiconductor device of the present invention, the metal layer surface is defined by defining an over-etch amount in the range of 100% to 1000% of the thickness of the molybdenum silicide (MoSi 2 ) layer for about 1 minute 30 seconds to 2 minutes 30 seconds. This prevents discoloration of the metal and makes it easier to bond metal.
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