JPH0844456A - タイマ捕獲回路および情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 多数の時間計数を行なう場合に、ＣＰＵの負
荷を増大させることなく、装置全体の効率を落とさず、
且つ、ハードウェアの回路規模を大きくせずに実現でき
るタイマ捕獲回路及びそれを用いた情報処理装置を提供
することを目的とする。 【構成】 タイマ値を記憶する第１記憶手段と、前記第
１記憶手段のアドレス範囲を所定のクロックに基づいて
計数する計数手段と、前記処理手段が設定するタイマ値
を記憶する第２記憶手段と、前記第１記憶手段の出力と
前記第２記憶手段の出力を監視して、前記処理手段が設
定したタイマ値の検出を両データの同一性によって行な
い、検出時に前記処理手段に対して割込み要求を行う割
込み検出手段とを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はタイマ捕獲回路及びそれ
を用いた情報処理装置に係り、特に、ある時間からある
時間までの特定時間間隔を計測するタイマ値を多数使用
する場合にも、ＣＰＵの負荷を増大させることなく、装
置全体の効率を落とさず、且つ、ハードウェアの回路規
模を大きくせずに実現できるタイマ捕獲回路及びそれを
用いた情報処理装置に関する。

【０００２】

【従来の技術】図１５は従来の情報処理装置の構成図で
ある。

【０００３】同図において、本従来例の情報処理装置の
概略構成は、入力クロック信号１０１を基準としてタイ
マ値を捕獲するタイマ捕獲回路１−１、タイマ捕獲回路
１−１より出力される割込み要求信号１０３を介して割
込み要求に基づき処理を行なうＣＰＵ２、アドレスバス
１０４に接続して特定アドレスを選択するアドレスデコ
ーダ３、並びに、データバス１０５及びアドレスバス１
０４から構成されている。

【０００４】また、１０１は入力クロック信号、１０３
はタイマ捕獲回路１−１より出力される割込み要求信
号、１０５はＣＰＵ２に接続しているデータバス、１０
４はＣＰＵ２に接続しているアドレスバス、１０２はア
ドレスデコーダ３のデコード結果であるアドレス選択信
号を示している。

【０００５】次に、本従来例の情報処理装置の動作につ
いて説明する。

【０００６】アドレスバス１０４に接続されているアド
レスデコーダ３は、ＣＰＵ２からのアドレスをデコード
し、ＣＰＵ２がタイマ捕獲回路１−１を特定するアドレ
スを選択した場合には、選択信号１０２を出力する。

【０００７】タイマ捕獲回路１−１では、入力クロック
信号１０１を基準としてＣＰＵ２により設定されたタイ
マ値を計数した後、割込み要求信号１０３を介してＣＰ
Ｕ２に計数完了の旨を通知する。

【０００８】図１６は、図１５に示す従来の情報処理装
置におけるタイマ捕獲回路１−１の一例を説明する詳細
構成図である。

【０００９】同図において、８はＣＰＵ２が設定するタ
イマ値を保持するタイマ設定レジスタであり、１０７は
タイマ設定レジスタ８の出力信号であり、９はタイマカ
ウンタであり、１０６タイマカウンタの出力信号であ
り、１０は割込み検出回路である。

【００１０】次に、タイマ捕獲回路１−１の動作につい
て説明する。先ず、ハードウェアにて実現する場合には
以下のようして行われる。

【００１１】ＣＰＵ２はタイマ処理を行なう場合、先ず
タイマカウンタ９の内容を読み込む。次に、タイマ処理
を行なう時間値と読込んだタイマカウンタ９の値を加算
処理し、タイマ設定レジスタ８に設定する。

【００１２】入力クロック信号１０１によってタイマカ
ウンタ９は加算計数を行なう構造となっており、その出
力は割込み検出回路１０に供給されている。割込み検出
回路１０では、タイマカウンタ９とタイマ設定レジスタ
８の内容が一致しているかの検出が行なわれ、もし両内
容が一致している場合には、割込み要求信号１０３を出
力する。

【００１３】次に、ソフトウェアにて実現する場合の動
作について説明する。

【００１４】図１８に示すフローチャートに従って説明
を行なう。ＣＰＵ２はタイマ処理を行なう場合、先ずタ
イマカウンタ９の内容を読み込む（ステップＳ１）。次
に、タイマ処理を行なう時間値と読み込んだタイマカウ
ンタ９の値とを加算処理し（ステップＳ２）、タイマ設
定レジスタ８を設けそこに値を設定する（ステップＳ
３）。

【００１５】入力クロック信号１０１の代わりに、ソフ
トウェアタイマの値を設定し、ソフトウェアタイマによ
り割込みが発生する都度、タイマカウンタ９の内容がタ
イマ設定レジスタ８と同一かどうか判断を行なう（ステ
ップＳ４）。不一致である場合は、ＣＰＵ２はタイマカ
ウンタ９の値をカウントアップし、別の処理を行なう。
一致の場合は割込みを発生させて（ステップＳ５）、一
致した場合の処理を実行する。

【００１６】上記ハードウェアとソフトウェアの処理の
説明において、ハードウェアとソフトウェアの両方を組
合わせても良い。

【００１７】次に、図１７は、図１５に示す従来の情報
処理装置の構成図におけるタイマ捕獲回路１−１の他の
例を説明するための詳細構成図である。

【００１８】先ず、ハードウェアにて実現する場合の動
作について説明する。

【００１９】ＣＰＵ２はタイマ処理を行なう場合、タイ
マ処理を行なう時間値を、タイマ設定レジスタ８に設定
する。入力クロック信号１０１によりタイマ設定レジス
タ８は減算（または加算）計数を行なう構造となってお
り、そのレジスタの内容が“０”（オーバーフロー）と
なった場合、タイマ設定レジスタ出力信号１０７を割込
み検出回路１０に出力し、割込み検出回路１０では
“０”検出が行なわれて、割込み要求信号１０３を出力
することとなる。

【００２０】次に、ソフトウェアにて実現する場合の動
作について説明する。図１９に示すフローチャートに従
って説明を行なう。

【００２１】ＣＰＵ２はタイマ処理を行なう場合、タイ
マ設定レジスタを設け、そこにタイマ処理を行なう時間
値を設定する（ステップＳ１１）。

【００２２】入力クロック信号の代わりに、ソフトウェ
アタイマの値を設定し、ソフトウェアタイマにより割込
みが発生する都度、タイムカウントレジスタの内容を減
算（または加算）して、タイムカウントレジスタの内容
が“０”（オーバーフロー）かを判断する（ステップＳ
１２）。

【００２３】不一致の場合は、ＣＰＵ２は別の処理を行
なう。一致の場合は割込みを発生させて（ステップＳ１
３）、一致した場合の処理を実行する。

【００２４】上記ハードウェアとソフトウェアの処理の
説明において、ハードウェアとソフトウェアの両方を組
合わせても良い。

【００２５】

【発明が解決しようとする課題】従来の情報処理装置で
は、例えば、ある時間からある時間までの特定時間間隔
を計数するタイマ値を多数使用する際に、ハードウェア
で多数タイマ値を設定する場合、１つの時間計数につい
て、１組のレジスタ、比較回路、及び割込み検出回路等
をタイマ捕獲回路に設けなければならず、従って、多数
の時間計数を行なう場合には、多数組のレジスタ、比較
回路、及び割込み検出回路等を設ける必要があり、ハー
ドウェアの回路規模が大きくなるという問題があった。

【００２６】一方、ソフトウェアにより実現する場合に
は、１つの時間計数において、１つのタイマ処理に１つ
のデータ格納エリアと一定のフローを必要とし、その場
合に必要な時間をＮとすると、多数（Ｍ個とする）のタ
イマ値の処理を行なう場合、Ｎ個のデータ格納エリアと
Ｍ回のフローを実行させる必要があり、結果としてＮ×
Ｎの時間を必要を要するという問題があり、更に、その
ためＣＰＵが（Ｍ×Ｎの）処理時間だけ占有され、装置
全体の処理効率が悪化するという問題があった。

【００２７】本発明は、上記問題点を解決するもので、
多数の時間計数を行なう場合に、ＣＰＵの負荷を増大さ
せることなく、装置全体の効率を落とさず、且つ、ハー
ドウェアの回路規模を大きくせずに実現できるタイマ捕
獲回路及びそれを用いた情報処理装置を提供することを
目的とする。

【００２８】

【課題を解決するための手段】第一の本発明は、上記課
題を解決するために、ＣＰＵが設定するタイマ値を記録
する第一の記録手段と、前記第一の記録手段のアドレス
（記録）範囲を所定のクロックに基づいて計数するタイ
マカウンタと、前記ＣＰＵが設定するタイマ値を記録す
る第二の記録手段と、前記第一の記録手段の出力内容と
前記第二の記録手段の出力内容とを監視し、前記ＣＰＵ
が設定したタイマ値の検出を、前記監視データの同一性
によって行うとともに、前記ＣＰＵに対し割込み要求信
号を出力する割り込み手段と、を備えたことを特徴とす
るタイマ捕獲回路である。

【００２９】第二の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する第一の記録手
段と、前記第一の記録手段のアドレス（記録）範囲を所
定のクロックに基づいて計数するタイマカウンタと、前
記ＣＰＵが設定するタイマ値を記録する第二の記録手段
と、前記第一の記録手段の出力内容と前記第二の記録手
段の出力内容を監視し、前記ＣＰＵより設定したタイマ
値の検出を、前記監視データの同一性によって行うとと
もに、前記ＣＰＵに対し割込み要求信号を出力する手段
と、前記割込み要求信号が有意となった場合に前記タイ
マカウンタの出力内容を保持する手段と、前記割込み要
求信号を保持する手段と、を備えたことを特徴とするタ
イマ捕獲回路である。

【００３０】第三の本発明は、上記課題を解決するため
に、所定のクロックを計数する第一のタイマカウンタ
と、所定のクロックを計数する第二のタイマカウンタ
と、前記第一のタイマカウンタの出力内容をアドレスと
してＣＰＵが設定する一個のタイマ値を記録する第一の
記録手段と、前記第二のタイマカウンタの出力内容をア
ドレスとして前記ＣＰＵが設定する一個のタイマ値を記
録する第二の記録手段と、前記第一の記録手段の出力内
容と前記第二の記録手段の出力内容を監視し、前記ＣＰ
Ｕが設定したタイマ値の検出を、前記監視データの同一
性によって行うとともに、前記ＣＰＵに対し割込み要求
信号を出力する手段と、を備えたことを特徴とするタイ
マ捕獲回路である。

【００３１】第四の本発明は、上記課題を解決するため
に、所定のクロックを計数する第一のタイマカウンタ
と、所定のクロックを計数する第二のタイマカウンタ
と、前記第一のタイマカウンタの出力内容をアドレスと
してＣＰＵが設定する一個のタイマ値を記録する第一の
記録手段と、前記第二のタイマカウンタの出力内容をア
ドレスとして前記ＣＰＵが設定する一個のタイマ値を記
録する第二の記録手段と、前記第一の記録手段の出力内
容と前記第二の記録手段の出力内容とを監視し、ＣＰＵ
が設定したタイマ値の検出を、前記監視データの同一性
によって行うとともに、前記ＣＰＵに対し割込み要求信
号を出力する手段と、前記割込み要求信号が有意になっ
た場合に前記第一のタイマカウンタの出力内容と、前記
第二のタイマカウンタの出力内容と、前記割込み信号
と、を保持する保持手段と、を備えたことを特徴とする
タイマ捕獲回路である。

【００３２】第五の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
前記記録手段のアドレス（記録）範囲を所定のクロック
に基づいて計数するタイマカウンタと、前記タイマカウ
ンタの出力内容を前記ＣＰＵのデータバスに出力するた
めのゲート回路と、前記記録手段の出力内容からデータ
の有意の検出を行い、前記ＣＰＵに対し割込み要求信号
を出力する手段と、を備えていることを特徴とするタイ
マ捕獲回路である。

【００３３】第六の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
前記記録手段のアドレス（記録）範囲を所定のクロック
に基づいて計数するタイマカウンタと、前記タイマカウ
ンタの出力内容をＣＰＵデータバスに出力するためのゲ
ート回路と、前記記録手段の出力内容からデータの有意
の検出を行い、前記ＣＰＵに対し割込み要求信号を出力
する手段と、前記割込み信号が有意となった場合に前記
タイマカウンタの内容と前記割込み信号とを保持する保
持手段と、を備ていることを特徴とするタイマ捕獲回路
である。

【００３４】第七の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
所定のクロックを計数するタイマカウンタと、前記記録
手段の出力内容と前記タイマカウンタの出力内容を監視
し、これらのデータの同一性の検出を行うとともに、前
記ＣＰＵに対し割込み要求信号を出力する手段と、を備
えたことを特徴とするタイマ捕獲回路である。

【００３５】第八の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
所定のクロックを計数するタイマカウンタと、前記記録
手段の出力内容と前記タイマカウンタの出力内容とを監
視し、データの同一性の検出を行うとともに、前記ＣＰ
Ｕに対し割込み要求信号を出力する手段と、前記割込み
信号が有意になった場合に前記タイマカウンタの内容を
保持する手段と、前記割込み信号を保持する手段と、を
備えたことを特徴とするタイマ捕獲回路である。

【００３６】第九の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
前記記録手段のアドレス（記録）範囲を所定のクロック
に基づいて計数するタイマカウンタと、前記ＣＰＵが設
定するタイマ値を保持する保持手段と、前記タイマカウ
ンタの出力内容と前記ＣＰＵが設定した前記タイマ値の
保持内容とを加算する加算手段と、前記記録手段の出力
内容からデータの有意の検出を行うとともに、前記ＣＰ
Ｕに対し割込み要求信号を出力する手段と、を備えたこ
とを特徴とするタイマ捕獲回路である。

【００３７】第十の本発明は、上記課題を解決するため
に、ＣＰＵが設定するタイマ値を記録する記録手段と、
前記記録手段のアドレス（記録）範囲を所定のクロック
に基づいて計数するタイマカウンタと、前記ＣＰＵが設
定するタイマ値を保持する保持手段と、前記タイマカウ
ンタの出力内容と前記ＣＰＵが設定した前記タイマ値の
保持内容とを加算する加算手段と、前記記録手段の出力
内容からデータの有意の検出を行うとともに、前記ＣＰ
Ｕに対し割込み要求信号を出力する手段と、前記割込み
要求信号が有意となった場合に前記タイマカウンタの内
容を保持する手段と、前記割込み信号を保持する手段
と、を備えたことを特徴とするタイマ捕獲回路である。

【００３８】第十一の本発明は、上記課題を解決するた
めに、ＣＰＵが設定するタイマ値を記録する記録手段
と、前記記録手段のアドレス（記録）範囲を所定のクロ
ックに基づいて計数するタイマカウンタと、前記ＣＰＵ
が設定するタイマ値を保持する保持手段と、前記タイマ
カウンタの内容から、前記ＣＰＵが設定する前記タイマ
値の保持内容を減算する減算手段と、前記タイマカウン
タの内容をＣＰＵデータバスに出力するためのゲート回
路と、前記記録手段の出力内容からデータの有意の検出
を行うとともに、前記ＣＰＵに対し割込み要求信号を出
力する手段と、を備えたことを特徴とするタイマ捕獲回
路である。

【００３９】第十二の本発明は、上記課題を解決するた
めに、ＣＰＵが設定するタイマ値を記録する記録手段
と、前記記録手段のアドレス（記録）範囲を所定のクロ
ックに基づいて計数するタイマカウンタと、前記ＣＰＵ
が設定したタイマ値を保持する保持手段と、前記タイマ
カウンタの出力内容から、前記ＣＰＵが設定した前記タ
イマ値の保持内容を減算する減算手段と、前記タイマカ
ウンタの内容を前記ＣＰＵのデータバスに出力するため
のゲート回路と、前記記録手段の出力内容からデータの
有意の検出を行うとともに、前記ＣＰＵに対し割込み要
求信号を出力する手段と、前記割込み信号が有意となっ
た場合に前記タイマカウンタの内容を保持する手段と、
前記割込み要求信号を保持する手段と、を備えたことを
特徴とするタイマ捕獲回路である。

【００４０】第十三の本発明は、上記課題を解決するた
めに、タイマ値を設定する複数のＣＰＵと、前記ＣＰＵ
から出力されるアドレスバスを共通アドレスに接続する
ゲート回路と、前記ＣＰＵからのバス要求信号によりバ
スマスタの調停を行うバス調停回路と、前記タイマ値を
記録し、前記タイマ値をカウントし、前記ＣＰＵに対し
割込み要求を発生するタイマ捕獲回路と、前記タイマ捕
獲回路に対しアクセス要求を発生するアドレスデコーダ
と、前記ＣＰＵと前記タイマ捕獲回路とを接続するデー
タバスと、を備えたことを特徴とする情報処理装置であ
る。

【００４１】

【作用】第一の本発明におけるタイマ捕獲回路において
は、タイマ値を記録しておくための記録手段としてラッ
チで構成したレジスタを用いず、メモリ素子を用い、複
数個のタイマ値をタイマカウンタが計数する時間間隔で
記録することにより複数のタイマ値を設定することがで
きる。

【００４２】第二の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段としてラッ
チで構成したレジスタを用いず、メモリ素子を用いるこ
とにより複数の時間間隔をアドレス範囲内で記録するこ
とにより複数のタイマ値を設定することができる。

【００４３】さらに、タイマカウンタの出力内容が保持
されているため、ＣＰＵは、割り込みの種類を知ること
ができる。

【００４４】第三の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録する時間間隔を設定するクロッ
クの間隔を可変とする構成とすることで設定範囲を自由
に可変とすることができる。

【００４５】第四の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録する時間間隔を設定するクロッ
クの間隔を幾つかのクロック間隔から選択とする構成と
することで設定範囲を自由に可変とすることができる。

【００４６】さらに、タイマカウンタの出力内容が保持
されているため、ＣＰＵは、割り込みの種類を知ること
ができる。

【００４７】第五の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段を多段接続
することにより記録するタイマ値を多くすることができ
る。

【００４８】第六の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段を多段接続
することにより記録するタイマ値を大きくすることがで
きる。

【００４９】さらに、タイマカウンタの出力内容が保持
されているため、ＣＰＵは、割り込みの種類を知ること
ができる。

【００５０】第七の本発明におけるタイマ捕獲回路にお
いては、記録手段とタイマカウンタの内容を監視するこ
とにより、容易に割り込みの発生が行われる。

【００５１】第八の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段と割込み要
求信号に保持回路を設けたことにより、ＣＰＵの処理速
度に係わらず多数の割込み処理を行うことができる。

【００５２】第九の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段においてバ
スの幅を大きくすることにより複数ＣＰＵからタイマ値
を記録することができる。

【００５３】第十の本発明におけるタイマ捕獲回路にお
いては、タイマ値を記録するための記録手段においてバ
スの幅を大きくすることにより複数ＣＰＵからタイマ値
を記録することができる。

【００５４】さらに、タイマ値を記録するための記録手
段と割込み要求信号に保持回路を設けたことにより、Ｃ
ＰＵの処理速度に係わらず多数の割込み処理を行うこと
ができる。

【００５５】第十一の本発明におけるタイマ捕獲回路に
おいては、タイマ値を記録するための記録手段を複数持
ち、それぞれに複数のタイマ値を設定することにより、
複数のタイマ値を設定することができる。

【００５６】第十二の本発明におけるタイマ捕獲回路に
おいては、タイマ値を記録するための記録手段を複数持
ち、それぞれに複数のタイマ値を設定することにより、
複数のタイマ値を設定することができる。

【００５７】さらに、タイマ値を記録するための記録手
段と割込み要求信号に保持回路を設けたことにより、Ｃ
ＰＵの処理速度に係わらず多数の割込み処理を行うこと
ができる。

【００５８】第十三の本発明においては、バス調停回路
を有しているため、複数のＣＰＵに対するタイマ値の捕
獲をすることができる。

【００５９】以上述べたような作用を、図に従って説明
すれば以下のようになる。

【００６０】本発明に係る特徴的なタイマ捕獲回路で
は、図１及び図２に示す如く、計数手段５により第１記
憶手段４のアドレス範囲を所定の入力クロック信号１０
１に基づいて計数して、第１記憶手段４に記憶されてい
るタイマ値の読み出しアドレッシングを行い、割込み検
出回路１０では、第１記憶手段４の出力と、第２記憶手
段の出力である処理手段２が設定したタイマ値とを監視
して、処理手段２が設定したタイマ値の検出を両データ
の同一性によって行ない、検出時に処理手段２に対して
割込み要求を行うようにしている。

【００６１】このように、タイマ値を記録しておくため
の記憶手段としてラッチ構成のレジスタを用いずメモリ
素子等の記憶手段を用いることとしたので、ある時間か
らある時間までの特定時間間隔を測定するタイマ値を多
数使用する場合にも、複数のタイマ値を１つの記憶手段
に記録できるので、ハードウェアの回路規模を小さくで
き、より安価で実現できる。

【００６２】また、複数個のタイマ値を計数手段５が計
数する時間間隔で記録することにより複数のタイマ値を
設定することができ、複数の時間間隔をアドレス範囲内
で記録することにより複数のタイマ値を設定することが
できる。更に、タイマ値を記録する時間間隔を設定する
クロックの間隔を可変とする構成とすることで設定範囲
を自由に可変とすることができ、また、タイマ値を記録
する時間間隔を設定するクロックの間隔を幾つかのクロ
ック間隔から選択とする構成とすることで設定範囲を自
由に可変とすることができる。

【００６３】また、本発明の他の特徴を有するタイマ捕
獲回路では、図１及び図４に示す如く、第１計数手段５
の出力をアドレスとして一のタイマ値を第１記憶手段４
に記憶し、第２計数手段５−１の出力をアドレスとして
他のタイマ値を第２記憶手段４−１に記憶し、割込み検
出回路１０では、第１記憶手段４の出力と第２記憶手段
４−１の出力を監視して、処理手段２が設定したタイマ
値の検出を両データの同一性によって行ない、検出時に
処理手段２に対して割込み要求を行うようにしている。

【００６４】これにより、最初に述べた特徴を有するタ
イマ捕獲回路の備える効果の他に、複数の記憶手段を用
いることにより、複数のタイマ値を設定することが可能
となり、タイマ値を記録するための記憶手段を多段接続
することにより、設定できるタイマ値の組合わせを変
え、記録するタイマ値を多くすることができ、また、記
録するタイマ値を大きくすることができる。

【００６５】特に、図５に示される特徴を有するタイマ
捕獲回路では、第１保持手段１２により割込み検出回路
１０の処理手段２に対する割込み要求情報１１２を保持
し、第２保持手段１２−１及び１２−２により割込み検
出回路１０の検出時に第１及び第２計数手段５及び５−
１の出力を保持するようにしている。

【００６６】これにより、処理手段２が割込み要求を受
け取った後に、第２保持手段１２−１及び１２−２の内
容を読み出すことにより、処理手段２の処理速度に係わ
らず多数の割込み処理を行なうことができる。

【００６７】また、本発明の他の特徴を有するタイマ捕
獲回路では、図６に示す如く、ゲート回路１１を開放に
して計数手段５出力を処理手段２へ供給し、処理手段２
は該計数値に基づきタイマ値を記憶手段４に書き込み、
また計数手段５により記憶手段４のアドレス範囲を所定
の入力クロック信号１０１に基づいて計数して記憶手段
４の読み出しアドレッシングを行い、割込み検出回路１
０では、記憶手段４の出力からデータ有意の検出を行な
い、検出時には処理手段２に対して割込み要求を行うよ
うにしている。

【００６８】これにより、最初に述べた特徴を有するタ
イマ捕獲回路の備える効果と同様の効果を奏することが
できる。

【００６９】また、本発明の他の特徴を有するタイマ捕
獲回路では、図８に示す如く、割込み検出回路１０で
は、記憶手段４の出力と計数手段５の計数出力を監視し
て両データの同一性の検出を行ない、検出時には処理手
段２に対して割込み要求を行うようにしている。

【００７０】これにより、最初に述べた特徴を有するタ
イマ捕獲回路の備える効果と同様の効果を奏することが
できる。

【００７１】また、本発明の他の特徴を有するタイマ捕
獲回路では、図１０に示す如く、加算手段６によって、
計数手段５の出力と第２記憶手段８の出力である処理手
段２が設定したタイマ値とを加算したアドレッシング
で、処理手段２はタイマ値を第１記憶手段４に書き込
み、また計数手段５により第１記憶手段４のアドレス範
囲を所定の入力クロック信号１０１に基づいて計数して
第１記憶手段４の読み出しアドレッシングを行い、割込
み検出回路１０では、第１記憶手段４の出力からデータ
有意の検出を行ない、検出時には処理手段２に対して割
込み要求を行うようにしている。

【００７２】これにより、最初に述べた特徴を有するタ
イマ捕獲回路の備える効果と同様の効果を奏することが
できる。

【００７３】また、本発明の他の特徴を有するタイマ捕
獲回路では、図１２に示す如く、ゲート回路１１を開放
にして計数手段５出力を処理手段２へ供給し、処理手段
２は該計数値に基づきタイマ値を第１記憶手段４に書き
込み、減算手段７によって、計数手段５の出力と第２記
憶手段８の出力である処理手段２が設定したタイマ値と
を減算したアドレッシングで、第１記憶手段４の読み出
しアドレッシングを行い、割込み検出回路１０では、第
１記憶手段４の出力からデータ有意の検出を行ない、検
出時には処理手段２に対して割込み要求を行うようにし
ている。

【００７４】これにより、最初に述べた特徴を有するタ
イマ捕獲回路の備える効果と同様の効果を奏することが
できる。

【００７５】また、本発明の他の特徴を有するタイマ捕
獲回路では、図３、図７、図９、図１１、または図１３
に示す如く、第１保持手段１２により割込み検出回路１
０の処理手段２に対する割込み検出回路出力信号１１２
を保持し、第２保持手段１２−１により割込み検出回路
１０の検出時に計数手段５の出力を保持するようにして
いる。

【００７６】これにより、処理手段２が割込み要求を受
け取った後に、第２保持手段１２−１の内容を読み出す
ことにより、処理手段２の処理速度に係わらず多数の割
込み処理を行なうことができる。

【００７７】更に、本発明の他の特徴を有するの情報処
理装置では、図１４に示す如く、ある処理手段２−ｉ
（ｉ＝１〜ｎ）がタイマ捕獲回路１に対しタイマ値を設
定する場合には、バス要求信号１１４−ｉをバス調停回
路１３に出力してバス使用許可を得て、タイマ捕獲回路
１をアドレス指定し、データバス１０５を介してタイマ
値の設定を行うようにしている。

【００７８】タイマ捕獲回路１において、タイマを記録
するメモリ部に、例えば該当する処理手段２−ｉがアサ
インされている旨を示すため、ｉ番目のビット位置にデ
ータが書込むものとすれば、タイマ値を記録するための
記憶手段においてバスの幅を大きくすることにより複数
ＣＰＵからタイマ値を記録することができる。

【００７９】また、複数の処理手段を備える構成におい
ても効率良くタイマ値を設定でき、更に、タイマ値を記
録するための記憶手段を複数持ち、それぞれに複数のタ
イマ値を設定することにより、複数のタイマ値を設定す
ることができる。

【００８０】

【実施例】本発明に係る好適な実施例を図面に基づいて
説明する。

【００８１】図１には、本発明の実施例に係るタイマ捕
獲回路を適用した情報処理装置の構成図が示されてい
る。

【００８２】同図に示すように、かかる情報処理装置
は、入力クロック信号１０１を基準としてタイマ値を捕
獲するタイマ捕獲回路１と、タイマ捕獲回路１から供給
される割込み要求信号１０３による割込み要求に基づき
処理を行なうＣＰＵ２と、ＣＰＵ２からのアドレスをデ
コードするアドレスデコーダ３と、タイマ捕獲回路１及
びＣＰＵ２に接続されるデータバス１０５及びアドレス
バス１０４とを具備した構成である。

【００８３】次に、本実施例の情報処理装置の動作の概
略を説明する。アドレスバス１０４に接続されているア
ドレスデコーダ５は、ＣＰＵ２からのアドレスをデコー
ドしてタイマ捕獲回路１を選択した場合に、アドレス選
択信号１０２をタイマ捕獲回路１に出力する。タイマ捕
獲回路１は、入力クロック信号１０１を基準としてＣＰ
Ｕ２により設定されたタイマ値をカウントした後、割込
み要求信号１０３を介して、ＣＰＵ２に対しタイマカウ
ント終了した旨を割込み要求として通知する。

【００８４】以下、本発明に係わるタイマ捕獲回路の実
施例について説明する。以下に述べる第１実施例から第
１２実施例のタイマ捕獲回路は、例えば図１に示した情
報処理装置に適用されるものとする。尚、各実施例の構
成図において、同一符号は同一部分或いは相当部分を示
す。

【００８５】（第１実施例）図２は本発明に係るタイマ
捕獲回路の第１実施例の構成図である。同図において本
実施例のタイマ捕獲回路は、デュアルポートメモリ４、
アドレスカウンタ５、タイマ設定レジスタ８、及び割込
み検出回路１０を具備した構成である。

【００８６】図２において、１０１はクロックであっ
て、時間間隔を計測する基準となる。デュアルポートメ
モリ４は、タイマ値有意を示すデータを記録するのに用
いられる。

【００８７】また１０２はアドレス選択信号であって、
デュアルポートメモリ４を選択するのに用いられる。１
０４はＣＰＵ２より出力されるアドレスバス信号であっ
て、デュアルポートメモリ４へのデータ格納エリアの場
所を特定するのに用いられる。１０５はＣＰＵ２のデー
タバス信号であって、デュアルポートメモリ４へ格納す
るデータを出力する。また１０８はデュアルポートメモ
リ４より出力される信号であって、タイマ値有意を示す
格納データを示す。

【００８８】アドレスカウンタ５は、入力クロック信号
１０１を基準として時間を計数し、計数値をアドレスと
してデュアルポートメモリ４へ出力する。１０９はアド
レスカウンタ５からの出力データであって、デュアルポ
ートメモリ４の出力側のアドレスを示す。

【００８９】タイマ設定レジスタ８は、ＣＰＵ２より設
定されたタイマ値を示すデータを格納する。１０７はタ
イマ設定レジスタ８から出力される時間設定値を示すデ
ータ信号である。

【００９０】割込み検出回路１０は、デュアルポートメ
モリ４とタイマ設定レジスタ８からのデータを比較し、
タイマ設定値となった（両者が一致した）場合、ＣＰＵ
２へその旨を通知する。即ち、１０３は割り込み検出回
路１０からの割込み要求信号であって、ＣＰＵ２に対し
て割込みの発生を通知する。

【００９１】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【００９２】図２において、ある計測時間を示すタイマ
値が例えば「分」，「秒」のように２種類のタイマ値で
構成される計測時間を設定する場合、ＣＰＵ２から１種
類のタイマ値（例えば「分」）がアドレスに変換され、
タイマ値を格納するメモリ番地を指定するアドレスとタ
イマ値を示すデータが、それぞれアドレスバス１０４及
びデータバス１０５を介してデュアルポートメモリ４へ
供給され、デュアルポートメモリ４では指定されたアド
レスにタイマ値データを記録する。

【００９３】一方、アドレスカウンタ５は、クロック信
号１０１を基準として時間計測を行なっており、計数値
であるアドレスカウンタ５の出力１０９は、デュアルポ
ートメモリ４に出力側アドレスとして供給される。デュ
アルポートメモリ４においては、アドレスカウンタ５の
出力１０９がアドレスとして指定するデータ格納エリア
から読み出されたデータが、デュアルポートメモリ４の
出力１０８として出力される。

【００９４】つまり、ＣＰＵ２により設定されたデータ
格納エリアを示すアドレスとアドレスカウンタ５の出力
１０９とが同じになると、タイマ値データがデュアルポ
ートメモリ出力１０８として出力される。

【００９５】また他方で、タイマ設定レジスタ８は、入
力クロック信号１０１を基準として時間計測を行なって
おり、計数値は、例えば「秒」を示すタイマ設定レジス
タ出力信号１０７として、割込み検出回路１０に出力さ
れる。

【００９６】割込み検出回路１０では、デュアルポート
メモリ４から出力される出力信号１０８とタイマ設定レ
ジスタ８から出力されるタイマ設定レジスタ出力信号１
０７とを常時監視しており、デュアルポートメモリ出力
信号１０８とタイマ設定レジスタ出力信号１０７の両デ
ータの同一性が検出されると、割込み要求信号１０３を
ＣＰＵ２に対して出力する。

【００９７】ＣＰＵ２では、該割込み要求信号１０３を
受け取ると、所定の割込み処理を実行することとなる。

【００９８】以上のように本実施例のタイマ捕獲回路で
は、ＣＰＵ２が設定するタイマ値を記録しておくための
記憶手段として、従来のようにラッチで構成したレジス
タを用いないでデュアルポートメモリ４等のメモリ素子
を用いることとしたので、複数個のタイマ値をアドレス
カウンタ５が計数する時間間隔で記録することができ、
複数のタイマ値をより小さい回路規模で設定可能なタイ
マ捕獲回路を実現できる。

【００９９】（第２実施例）図３に本発明の第２実施例
に係るタイマ捕獲回路の構成図を示す。同図において、
本実施例のタイマ捕獲回路の構成は、第１実施例のタイ
マ捕獲回路の構成に対して、ＦＩＦＯメモリ１２及び１
２−１が付加された構成である。

【０１００】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０より出力される。ＦＩＦＯメモ
リ１２は、割込み検出回路出力信号１１２をデータとし
て保持する。ＦＩＦＯメモリ１２−１は、割込み検出回
路出力信号１１２をトリガとしアドレスカウンタ５の内
容をデータとして保持する。１１３はＦＩＦＯメモリ出
力信号であって、ＦＩＦＯメモリ１２−１より出力され
る。

【０１０１】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１０２】図３において、ある計測時間を示すタイマ
値が例えば「分」，「秒」のように２種類のタイマ値で
構成される計測時間を設定する場合、ＣＰＵ２から１種
類のタイマ値（例えば「分」）がアドレスに変換され、
タイマ値を格納するメモリ番地を指定するアドレスとタ
イマ値を示すデータが、それぞれアドレスバス１０４及
びデータバス１０５を介してデュアルポートメモリ４へ
出力される。デュアルポートメモリ４では、データ格納
エリアにデータバス１０５で指定されたアドレスにデー
タを記録する。

【０１０３】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に対して出力側アドレスとして供給され
る。デュアルポートメモリ４においては、アドレスカウ
ンタ出力信号１０９がアドレスとして指定するデータ格
納エリアから読み出されたデータが、デュアルポートメ
モリ出力信号１０８として出力される。

【０１０４】つまり、ＣＰＵ２により設定されたデータ
格納エリアを示すアドレスとアドレスカウンタ出力信号
１０９とが同じになると、タイマ値データがデュアルポ
ートメモリ出力信号１０８として出力される。

【０１０５】また他方で、タイマ設定レジスタ８は、入
力クロック信号１０１を基準として時間計測を行なって
おり、計数値はタイマ設定レジスタ出力信号１０７とし
て割込み検出回路１０に出力される。

【０１０６】割込み検出回路１０では、デュアルポート
メモリ４から出力されるデュアルポートメモリ出力信号
１０８とタイマ設定レジスタ８から出力されるタイマ設
定レジスタ出力信号１０７とを常時監視しており、両者
のデータの同一性が検出されると、ＦＩＦＯメモリ１２
及び１２−１に対して割込み検出回路出力信号１１２を
出力する。

【０１０７】ＦＩＦＯメモリ１２においては、割込み検
出回路出力信号１１２が供給されると、割込み検出回路
出力信号１１２がデータとして保持される。また、ＦＩ
ＦＯメモリ１２−１においては、割込み検出回路出力信
号１１２がトリガとして供給されると、アドレスカウン
タ５のアドレスカウンタ出力信号１０９をデータとして
保持する。

【０１０８】つまり、ＦＩＦＯメモリ１２において一定
時間間隔でデータがＦＩＦＯメモリ１２より読み出され
る構成となっており、割込み要求信号１０３がＣＰＵ２
に対して出力される。

【０１０９】ＣＰＵ２では、割込み要求信号１０３を受
け取ると所定の割込み処理を実行するが、該割込み処理
に際して、ＦＩＦＯメモリ１２−１からデータを読み出
してＣＰＵ２に取込むことにより、どのタイマ値で割込
みが発生したかを知ることができる。

【０１１０】（第３実施例）図４に本発明の第３実施例
に係るタイマ捕獲回路の構成図を示す。同図において、
本実施例のタイマ捕獲回路の構成は、第１実施例のタイ
マ捕獲回路の構成において、タイマ設定レジスタ８の代
わりに第２デュアルポートメモリ４−１及び第２アドレ
スカウンタ５−１を付加した構成である。

【０１１１】第２デュアルポートメモリ４−１はタイマ
値を記録し、第２アドレスカウンタ５−１はタイマ値を
保持する。１０８−１は第２デュアルポートメモリ出力
信号であって、第２デュアルポートメモリ４−１より出
力される。

【０１１２】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１１３】図４において、ある計測時間を示すタイマ
値が、例えば「分」，「秒」のように２種類のタイマ値
で構成される計測時間を設定する場合、ＣＰＵ２から１
種類のタイマ値（例えば「分」）がアドレスに変換さ
れ、タイマ値有意を示すデータを格納するメモリ番地を
指定するアドレスとタイマ値を示すデータが、それぞれ
アドレスバス１０４及びデータバス１０５を介してデュ
アルポートメモリ４へ供給される。デュアルポートメモ
リ４では、アドレスバス１０４により指定されるデータ
格納エリアにデータバス１０５で指定されるデータが記
録される。

【０１１４】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計数を行なっており、計
数値であるアドレスカウンタ出力１０９はデュアルポー
トメモリ４に対して出力側アドレスとして供給される。
デュアルポートメモリ４においては、アドレスカウンタ
出力１０９が出力側アドレスとして指定するデータ格納
エリアから読み出されたデータを、デュアルポートメモ
リ出力信号１０８として割込み検出回路１０に出力す
る。

【０１１５】つまり、ＣＰＵ２より設定したデータ格納
エリアを示すアドレスとアドレスカウンタ出力１０９と
が同じになると、データとしてタイマ値有意のデータが
デュアルポートメモリ出力信号１０８として出力され
る。

【０１１６】また、ＣＰＵ２からもう１種類のタイマ値
（例えば「秒」）がアドレスに変換され、タイマ値有意
を示すデータを格納するメモリ番地を指定するアドレス
とタイマ値を示すデータが、それぞれアドレスバス１０
４及びデータバス１０５を介して第２デュアルポートメ
モリ４−１へ供給される。第２デュアルポートメモリ４
−１では、アドレスバス１０４により指定されたデータ
格納エリアにデータバス１０５で指定されるデータが格
納される。

【０１１７】一方、第２アドレスカウンタ５−１は、入
力クロック信号１０１を基準として時間計数を行なって
おり、計数値である第２アドレスカウンタ出力信号１０
９−１は第２デュアルポートメモリ４−１に出力側アド
レスとして供給される。第２デュアルポートメモリ４−
１においては、第２アドレスカウンタ出力１０９−１が
アドレスとして指定するデータ格納エリアから読み出さ
れたデータを、第２デュアルポートメモリ出力信号１０
８−１として出力する。

【０１１８】つまり、ＣＰＵ２より設定したデータ格納
エリアを示すアドレスと第２アドレスカウンタ出力信号
１０９−１が同じになると、データとしてタイマ値有意
のデータが第２デュアルポートメモリ出力信号１０８−
１として割込み検出回路１０に出力される。

【０１１９】割込み検出回路１０では、デュアルポート
メモリ４及び第２デュアルポートメモリ４−１から出力
されるメモリ出力信号１０８及び１０８−１を常時監視
しており、両信号上に有意データが同時に検出される
（「分」，「秒」を示すデータが両方有意となる）と、
割込み要求信号１０３を出力してＣＰＵ２に対して計数
完了を通知する。

【０１２０】ＣＰＵ２では、該割込み要求信号１０３を
受け取ると所定の割込み処理を実行することとなる。

【０１２１】（第４実施例）図５に本発明の第４実施例
に係るタイマ捕獲回路の構成図を示す。同図において、
本実施例のタイマ捕獲回路の構成は、第３実施例のタイ
マ捕獲回路の構成に対して、ＦＩＦＯメモリ１２，１２
−１，及び１２−２が付加された構成である。

【０１２２】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０より出力される。ＦＩＦＯメモ
リ１２は割込み検出回路出力信号１１２をデータとして
保持する。ＦＩＦＯメモリ１２−１は、割込み検出回路
出力信号１１２をトリガとして、アドレスカウンタ５の
内容をデータとして取込む。ＦＩＦＯメモリ１２−２
は、割込み検出回路出力信号１１２をトリガとして、第
２アドレスカウンタ５−１の内容をデータとして取込
む。１１３−１及び１１３−２はＦＩＦＯメモリ出力信
号であって、それぞれＦＩＦＯメモリ１２−１及び１２
−２から出力される。

【０１２３】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１２４】図５において、ある計測時間を示すタイマ
値が、例えば「分」，「秒」のように２種類のタイマ値
で構成される計測時間を設定する場合、ＣＰＵ２から１
種類のタイマ値（例えば「分」）がアドレスに変換さ
れ、タイマ値有意を示すデータを格納するメモリ番地を
指定するアドレスとタイマ値が有意であるデータを示す
データが、それぞれアドレスバス１０４及びデータバス
１０５を介してデュアルポートメモリ４へ供給される。
デュアルポートメモリ４では、アドレスバス１０４によ
り指定されるデータ格納エリアにデータバス１０５で指
定されるデータが記録される。

【０１２５】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計数を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に出力側アドレスとして供給される。デ
ュアルポートメモリ４においては、アドレスカウンタ出
力信号１０９がアドレスとして指定するデータ格納エリ
アから読み出されたデータを、デュアルポートメモリ出
力信号１０８として出力する。

【０１２６】つまり、ＣＰＵ２より設定したデータ格納
エリアを示すアドレスとアドレスカウンタ出力信号１０
９が同じになると、データとしてタイマ値有意のデータ
がデュアルポートメモリ出力信号１０８として割込み検
出回路１０に出力される。

【０１２７】また、ＣＰＵ２からもう１種類のタイマ値
（例えば「秒」）がアドレスに変換され、タイマ値有意
を示すデータを格納するメモリ番地を指定するアドレス
とタイマ値が有意であるデータを示すデータが、それぞ
れアドレスバス１０４及びデータバス１０５を介して第
２デュアルポートメモリ４−１へ供給される。第２デュ
アルポートメモリ４−１では、データバス１０５で指定
されるデータが格納される。

【０１２８】一方、第２アドレスカウンタ５−１は、ク
ロック信号１０１を基準として時間計数を行なってお
り、計数値である第２アドレスカウンタ出力信号１０９
−１は第２デュアルポートメモリ４−１に出力される。
第２デュアルポートメモリ４−１においては、第２アド
レスカウンタ出力信号１０９−１がアドレスとして指定
するデータ格納エリアから読み出されたデータを、第２
デュアルポートメモリ出力信号１０８−１として出力す
る。

【０１２９】つまり、ＣＰＵ２より設定したデータ格納
エリアを示すアドレスと第２アドレスカウンタ出力信号
１０９−１とが同じになると、データとしてタイマ値有
意のデータが第２デュアルポートメモリ出力信号１０８
−１として割込み検出回路に出力される。

【０１３０】割込み検出回路１０では、デュアルポート
メモリ４及び第２デュアルポートメモリ４−１から出力
されるデータ１０８及び１０８−１を常時監視してお
り、両信号上に有意データが同時に検出される
（「分」，「秒」を示すデータが両方有意となる）と、
ＦＩＦＯメモリ１２，１２−１，及び１２−２に対して
割込み検出回路出力信号１１２を出力する。

【０１３１】割込み検出回路出力信号１１２がＦＩＦＯ
メモリ１２に供給されると、ＦＩＦＯメモリ１２におい
ては、割込み検出回路出力信号１１２がデータとして保
持される。また、ＦＩＦＯメモリ１２−１においては、
割込み検出回路出力信号１１２がトリガとして入力され
ると、アドレスカウンタ５のアドレスカウンタ出力１０
９をデータとして保持する。更に、ＦＩＦＯメモリ１２
−２においては、割込み検出回路出力信号１１２がトリ
ガとして入力されると、第２アドレスカウンタ５−１の
第２アドレスカウンタ出力信号１０９−１をデータとし
て保持する。

【０１３２】ＦＩＦＯメモリ１２において、一定時間
後、データが読み出されるとその出力はＣＰＵ２に対す
る割込み要求信号１０３となる。

【０１３３】ＣＰＵ２では、割込み要求信号１０３を受
信すると、所定の割込み処理を実行するが、該割込み処
理に際して、ＦＩＦＯメモリ１２−１及び１２−２の内
容を読み出してデータをＣＰＵ２に取込むことにより、
どのタイマ値で割込みが発生したかを知ることができ
る。

【０１３４】（第５実施例）図６に本発明の第５実施例
に係るタイマ捕獲回路の構成図を示す。同図において本
実施例のタイマ捕獲回路は、デュアルポートメモリ４、
アドレスカウンタ５、割込み検出回路１０’、及びゲー
ト回路１１を具備した構成である。

【０１３５】図６において、１０９はアドレスカウンタ
５の計数値を示す出力信号であって、ゲート回路１１と
デュアルポートメモリ４に出力される。ゲート回路１１
は、アドレスカウンタ５からの計測値を示す出力信号１
０９をＣＰＵ２にも接続されているデータバス１０５へ
出力する。

【０１３６】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１３７】図６において、ある計測時間を示すタイマ
値が例えば「秒」を設定する場合、先ず、ＣＰＵ２はゲ
ート回路１１を開放するアドレスをアドレスバス１０４
上に出力し、アドレスデコーダ３からの選択信号１０２
によりゲート回路を開放して、アドレスカウンタ５の計
数値を示す出力信号１０９をデータバス１０５上に出力
し、ＣＰＵ２内に計数値をデータとして取込む。

【０１３８】次に、取込んだ計数値に基づいてタイマ値
を計算し、アドレスに変換してアドレスバス１０４上に
出力し、データとしてタイマ値有意を示すデータをデー
タバス１０５上に出力して、デュアルポートメモリ４に
供給する。デュアルポートメモリ４では、該アドレスで
指定されるデータ格納エリアにデータを記録する。

【０１３９】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に出力される。デュアルポートメモリ４
では、アドレスカウンタ出力信号１０９が出力側アドレ
スとして入力されているので、該アドレスが指定するデ
ータ格納エリアの内容がデュアルポートメモリ出力信号
１０８として読み出され、割り込み検出回路１０’に出
力される。

【０１４０】割り込み検出回路１０’では、デュアルポ
ートメモリ４から出力される出力データ１０８を常時監
視しており、データ上に有意データが検出されると割込
み要求信号１０３をＣＰＵ２に対して出力する。

【０１４１】ＣＰＵ２では、該割込み要求信号１０３を
受けると所定の割込み処理を実行することとなる。

【０１４２】（第６実施例）図７に本発明の第６実施例
に係るタイマ捕獲回路の構成図を示す。同図において、
本実施例のタイマ捕獲回路の構成は、第５実施例のタイ
マ捕獲回路の構成に対して、ＦＩＦＯメモリ１２及び１
２−１が付加された構成である。

【０１４３】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０’より出力される。ＦＩＦＯメ
モリ１２は割込み検出回路出力信号１１２をデータとし
て保持する。またＦＩＦＯ１２−１は、割込み検出回路
出力信号１１２をトリガとして、アドレスカウンタ５の
内容をデータとして取込む。１１３はＦＩＦＯメモリ出
力信号であって、ＦＩＦＯメモリ１２−１から出力され
る。

【０１４４】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１４５】図７において、タイマ値を設定する場合、
先ず、ＣＰＵ２はゲート回路１１を開放するアドレスを
アドレスバス１０４上に出力し、アドレスデコーダ３か
らの選択信号１０２によりゲート回路を開放して、アド
レスカウンタ５の計数値を示す出力信号１０９をデータ
バス１０５上に出力し、ＣＰＵ２内に計数値をデータと
して取込む。

【０１４６】次に、取込んだ計数値に基づいてタイマ値
を計算し、アドレスに変換してアドレスバス１０４上に
出力し、データとしてタイマ値有意を示すデータをデー
タバス１０５上に出力して、デュアルポートメモリ４に
供給する。デュアルポートメモリ４では、該アドレスで
指定されるデータ格納エリアにデータを記録する。

【０１４７】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に出力側アドレスとして出力される。デ
ュアルポートメモリ４では、アドレスカウンタ出力信号
１０９がアドレスとして入力されているので、該アドレ
スが指示するデータ格納エリアの内容がデュアルポート
メモリ出力信号１０８として読み出され、割り込み検出
回路１０に出力される。

【０１４８】割込み検出回路１０では、デュアルポート
メモリ４から出力される出力データ信号１０８を常時監
視しておりデータ上に有意が検出されるとＦＩＦＯメモ
リ１２及び１２−１に対して割込み検出回路出力信号１
１２を出力する。

【０１４９】ＦＩＦＯメモリ１２においては、割込み検
出回路出力信号１１２が入力されると、該割込み検出回
路出力信号１１２がデータとして保持される。また、Ｆ
ＩＦＯメモリ１２−１においては、割込み検出回路出力
信号１１２がトリガとして入力されると、アドレスカウ
ンタ５のアドレスカウンタ出力信号１０９をデータとし
て保持する。

【０１５０】ＦＩＦＯメモリ１２においては、データが
一定時間間隔で読み出される構成となっており、該出力
は割り込み要求信号１０３としてＣＰＵ２に対して出力
される。

【０１５１】ＣＰＵ２では、割り込み要求信号１０３を
受け取ると所定の割り込み処理を実行するが、割込み処
理に際しては、ＦＩＦＯメモリ１２−１を読み出して該
データをＣＰＵ２に取込むことにより、どのタイマ値で
割り込みが発生したかを知ることができる。

【０１５２】（第７実施例）図８に本発明の第７実施例
に係るタイマ捕獲回路の構成図を示す。同図において本
実施例のタイマ捕獲回路は、デュアルポートメモリ４、
アドレスカウンタ５、及び割込み検出回路１０を具備し
た構成であり、各構成要素及び各信号については第１実
施例と同様である。

【０１５３】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１５４】図８において、ある計測時間を示すタイマ
値を設定する場合、ＣＰＵ２からタイマ値がアドレスに
変換され、タイマ値を格納するメモリ番地を指定するア
ドレスと格納タイマ値を示すデータが、それぞれアドレ
スバス１０４及びデータバス１０５を介してデュアルポ
ートメモリ４へ供給される。デュアルポートメモリ４で
は、指定されたアドレスにデータバス１０５上のデータ
が記録される。

【０１５５】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるタイマカウンタ出力信号１０６は、デュアル
ポートメモリ４に対して出力側アドレスとして、また割
込み検出回路１０に対するデータとして出力されてい
る。

【０１５６】デュアルポーメモリ４においては、タイマ
カウンタ出力信号１０６がアドレスとして入力されてい
るので、そのアドレスが指示するデータ格納エリアの内
容がデュアルポートメモリ出力信号１０８として割り込
み検出回路１０に出力される。

【０１５７】割込み検出回路１０では、デュアルポート
メモリ４から出力される出力データ信号１０８を常時監
視しており、デュアルポートメモリ出力信号１０８とタ
イマカウンタ出力データ１０６との同一が検出される
と、割込み要求信号１０３をＣＰＵ２に対して出力す
る。

【０１５８】ＣＰＵ２では、該割込み要求信号１０３を
受け取ると、所定の割込み処理が実行されることとな
る。

【０１５９】（第８実施例）図９に本発明の第８実施例
に係るタイマ捕獲回路の構成図を示す。同図において、
本実施例のタイマ捕獲回路の構成は、第７実施例のタイ
マ捕獲回路の構成に対して、ＦＩＦＯメモリ１２及び１
２−１が付加された構成である。

【０１６０】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０より出力される。ＦＩＦＯメモ
リ１２は割込み検出回路出力信号１１２をデータとして
保持する。またＦＩＦＯメモリ１２−１は、割込み検出
回路出力信号１１２をトリガとして、アドレスカウンタ
５の内容をデータとして取込む。１１３はＦＩＦＯメモ
リ出力信号であって、ＦＩＦＯメモリ１２−１から出力
される。

【０１６１】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１６２】図９において、ある計測時間を示すタイマ
値を設定する場合、ＣＰＵ２からタイマ値がアドレスに
変換され、タイマ値を格納するメモリ番地を指定するア
ドレスと格納タイマ値を示すデータが、それぞれアドレ
スバス１０４及びデータバス１０５を介してデュアルポ
ートメモリ４へ出力される。デュアルポートメモリ４で
は、指定されたアドレスにデータバス１０５上のデータ
が記録される。

【０１６３】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるタイマカウンタ出力信号１０６は、デュアル
ポートメモリ４に出力側アドレスとして、また割込み検
出回路１０にデータとして出力されている。

【０１６４】デュアルポートメモリ４においては、タイ
マカウンタ出力１０６が出力側アドレスとして入力され
ているので、該アドレスが指示するデータ格納エリアの
内容がデュアルポートメモリ出力信号１０８として割り
込み検出回路１０に出力される。

【０１６５】割込み検出回路１０では、デュアルポート
メモリ４から出力されるメモリ出力信号１０８とタイマ
カウンタ９から出力されるタイマカウンタ出力信号１０
６を常時監視しており、両者のデータ上にデータの同一
性が検出されると、ＦＩＦＯメモリ１２及び１２−１に
対して割込み検出回路出力信号１１２を出力する。

【０１６６】ＦＩＦＯメモリ１２においては、割り込み
検出回路出力信号１１２が入力されると、該割込み検出
回路出力信号１１２がデータとして保持される。またＦ
ＩＦＯメモリ１２−１においては、割込み検出回路出力
信号１１２がトリガとして入力されると、アドレスカウ
ンタ５のアドレスカウンタ出力信号１０９をデータとし
て保持する。

【０１６７】ＦＩＦＯメモリ１２においては、一定時間
間隔でデータが読み出される構成となっており、該出力
は割り込み要求信号１０３としてＣＰＵ２に対して出力
されている。

【０１６８】ＣＰＵ２では、割込み要求信号１０３を受
け取ると所定の割込み処理を実行するが、該割込み処理
に際して、ＦＩＦＯメモリ１２−１の内容を読み出し、
データをＣＰＵ２に取込むことにより、どのタイマ値で
割込みが発生したかを知ることができる。

【０１６９】（第９実施例）図１０に本発明の第９実施
例に係るタイマ捕獲回路の構成図を示す。同図において
本実施例のタイマ捕獲回路は、デュアルポートメモリ
４、アドレスカウンタ５、加算器６、タイマ設定レジス
タ８、及び割込み検出回路１０’を具備した構成であ
る。

【０１７０】タイマ設定レジスタ８には、データバス１
０５を介してＣＰＵ２からのタイマ値が設定され保持さ
れる。加算器６では、タイマ設定レジスタ８からの出力
信号１０７の内容とアドレスカウンタ５の内容を加算す
る。１１０は加算器６からの加算結果を示す出力信号で
あって、デュアルポートメモリ４に出力される。また１
０９はアドレスカウンタ５の計数値を示す出力信号であ
って、加算器６とデュアルポートメモリ４に出力され
る。

【０１７１】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１７２】図１０において、ある計測時間を示すタイ
マ値を設定する場合、ＣＰＵ２は、設定するタイマ値を
入力クロック信号１０１を基準とした値からアドレスに
変換しデータバス１０５を介してタイマ設定レジスタ８
に設定する。タイマ設定レジスタ８の出力であるタイマ
設定レジスタ出力信号１０７は、加算器６に入力されア
ドレスカウンタ出力信号１０９と加算処理がなされる。
加算器出力信号１１０はデュアルポートメモリ４に入力
側アドレスとして供給され記録場所を指定する。この
時、ＣＰＵ２からの格納データはデータバス１０５を介
してデュアルポートメモリ４に供給されているので、加
算器出力信号１１０の指定するアドレスに記録される。

【０１７３】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に出力側アドレスとして供給されてい
る。つまり、アドレスカウンタ５において、現カウント
値よりタイマ設定レジスタ８に設定したタイマ値分だけ
計数を行なうと、先にＣＰＵ２により設定したアドレス
と同じデータ格納エリアの内容を読み出すこととなり、
この時タイマ有意を示すデータが読み出されることとな
る。

【０１７４】割込み検出回路１０’では、デュアルポー
トメモリ４から出力される出力信号１０８を常時監視し
ており、該データ上にタイマ有意を示すデータが検出さ
れると、割込み要求信号１０３をＣＰＵ２に対し出力す
る。

【０１７５】ＣＰＵ２では、割込み要求信号１０３を受
け取ると所定の割込み処理を実行することとなる。

【０１７６】（第１０実施例）図１１に本発明の第１０
実施例に係るタイマ捕獲回路の構成図を示す。同図にお
いて、本実施例のタイマ捕獲回路の構成は、第９実施例
のタイマ捕獲回路の構成に対して、ＦＩＦＯメモリ１２
及び１２−１が付加された構成である。

【０１７７】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０’より出力される。ＦＩＦＯ１
２は割込み検出回路出力信号１１２をデータとして保持
する。またＦＩＦＯメモリ１２−１は、割込み検出回路
出力信号１１２をトリガとして、アドレスカウンタ５の
内容をデータとして取込む。１１３はＦＩＦＯメモリ出
力信号であって、ＦＩＦＯメモリ１２−１から出力され
る。

【０１７８】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１７９】図１１において、ある計測時間を示すタイ
マ値を設定する場合、ＣＰＵ２は、設定するタイマ値を
クロック信号１０１を基準とした値からアドレスに変換
し、データバス１０５を介してタイマ設定レジスタ８に
設定する。タイマ設定レジスタ８の出力であるタイマ設
定レジスタ出力信号１０７は、加算器６に入力されアド
レスカウント出力信号１０９と加算処理がなされる。加
算器出力信号１１０はデュアルポートメモリ４に入力側
アドレスとして供給され記録場所を指定する。この時、
ＣＰＵ２からの格納データは、データバス１０５を介し
てデュアルポートメモリ４に供給されているので、加算
器出力信号１１０の指定するアドレスに記録される。

【０１８０】一方、アドレスカウンタ５は、入力クロッ
ク信号１０１を基準として時間計測を行なっており、計
数値であるアドレスカウンタ出力信号１０９はデュアル
ポートメモリ４に出力側アドレスとして供給されてい
る。つまり、アドレスカウンタ５において、現カウント
値よりタイマ設定レジスタ８に設定したタイマ値分だけ
計数を行なうと、先にＣＰＵ２により設定したアドレス
と同じデータ格納エリアの内容を読み出すこととなり、
この時タイマ有意を示すデータが読み出されることとな
る。

【０１８１】割込み検出回路１０’では、デュアルポー
トメモリ４から出力される出力信号１０８を常時監視し
ており、データ上にタイマ有意を示すデータが検出され
ると、割込み要求信号１０３をＦＩＦＯメモリ１２及び
１２−１に対して出力する。

【０１８２】ＦＩＦＯメモリ１２においては、割込み検
出回路出力信号１１２が出力されると、該割込み検出回
路出力信号１１２をデータとして保持する。またＦＩＦ
Ｏメモリ１２−１においては、割込み検出回路出力信号
１１２がトリガとして入力されると、アドレスカウンタ
出力信号１０９をデータとして保持する。

【０１８３】ＦＩＦＯメモリ１２においては、一定時間
間隔でデータが読み出される構成となっており、該出力
は割り込み要求信号１０３としてＣＰＵ２に対して出力
される。

【０１８４】ＣＰＵ２では、割込み要求信号１０３を受
け取ると所定の割込み処理を実行するが、該割込み処理
に際して、ＦＩＦＯメモリ１２−１からデータを読み出
し、データバス１０５を介してＣＰＵ２に取込むことに
より、どのタイマ値で割込みが発生したかを知ることが
できる。

【０１８５】（第１１実施例）図１２に本発明の第１１
実施例に係るタイマ捕獲回路の構成図を示す。同図にお
いて本実施例のタイマ捕獲回路は、デュアルポートメモ
リ４、アドレスカウンタ５、減算器７、タイマ設定レジ
スタ８、割込み検出回路１０’、及びゲート回路１１を
具備した構成である。

【０１８６】タイマ設定レジスタ８には、データバス１
０５を介してＣＰＵ２からのタイマ値が設定され保持さ
れる。減算器７では、タイマ設定レジスタ８からの出力
信号１０７の内容とアドレスカウンタ５の内容を減算す
る。１１１は減算器７からの減算結果を示す出力信号で
あって、デュアルポートメモリ４に出力される。１０９
はアドレスカウンタ５の計数値を示す出力信号であっ
て、減算器７とデュアルポートメモリ４に出力される。

【０１８７】ゲート回路１１は、アドレスカウンタ５か
らの計数値を示す出力信号１０９について、ＣＰＵ２に
も接続されるデータバス１０５への出力を制御するため
のゲート回路である。

【０１８８】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１８９】図１２において、ある計測時間を示すタイ
マ値を設定する場合、先ず、ＣＰＵ２はゲート回路１１
を開放するアドレスをアドレスバス１０４上に出力し、
アドレスデコーダ３からの選択信号１０２によりゲート
回路１１を開放して、アドレスカウンタ５の計数値を示
す出力信号１０９をデータバス１０５上に出力し、ＣＰ
Ｕ２内に計数値をデータとして取込む。

【０１９０】次に、取込んだ計数値に基づいて設定する
タイマ値を計算し、該タイマ値を入力クロック信号１０
１を基準とした値からアドレスに変換して、アドレスバ
ス１０４上に出力しデュアルポートメモリ４に供給す
る。

【０１９１】また、タイマ値有意を示すデータをデータ
バス１０５上に出力して、タイマ設定レジスタ８に記録
する。記録された値はタイマ設定レジスタ８の出力信号
１０７として減算器７に供給され、減算器７において、
アドレスカウンタ５より入力されるアドレスカウンタの
値１０９と減算処理がなされる。該演算結果である減算
器出力信号１１１は、デュアルポートメモリ４に対する
出力側アドレスとして供給されデータ格納エリアを指定
する。

【０１９２】この時、ＣＰＵ２より出力される格納デー
タは、データバス１０５を介してデュアルポートメモリ
４に供給されているので、ＣＰＵ２によりタイマ値デー
タが書込まれたアドレスを減算器出力信号１１１が指定
すると、タイマ有意を示すデータが読み出されることと
なる。

【０１９３】割込み検出回路１０’では、デュアルポー
トメモリ４から出力される出力信号１０８を常時監視し
ており、該データ上にタイマ有意を示すデータが検出さ
れると、割込み要求信号１０３をＣＰＵ２に対して出力
する。

【０１９４】ＣＰＵ２では、割込み要求信号１０３を受
け取ると、所定の割込み処理が実行される。

【０１９５】（第１２実施例）図１３に本発明の第１２
実施例に係るタイマ捕獲回路の構成図を示す。同図にお
いて、本実施例のタイマ捕獲回路の構成は、第１１実施
例のタイマ捕獲回路の構成に対して、ＦＩＦＯメモリ１
２及び１２−１が付加された構成である。

【０１９６】１１２は割込み検出回路出力信号であっ
て、割込み検出回路１０’より出力される。ＦＩＦＯメ
モリ１２は、割込み検出回路出力信号１１２をデータと
して保持する。またＦＩＦＯメモリ１２−１は、割込み
検出回路出力信号１１２をトリガとして、アドレスカウ
ンタ５の内容をデータとして取込む。１１３は、ＦＩＦ
Ｏメモリ出力信号であって、ＦＩＦＯメモリ１２−１よ
り出力される。

【０１９７】以下、本実施例のタイマ捕獲回路の動作に
ついて説明する。

【０１９８】図１３において、ある計測時間を示すタイ
マ値を設定する場合、先ず、ＣＰＵ２はゲート回路１１
を開放するアドレスをアドレスバス１０４上に出力し、
アドレスデコーダ３からの選択信号１０２によりゲート
回路１１を開放して、アドレスカウンタ５の計数値を示
す出力信号１０９をデータバス１０５上に出力し、ＣＰ
Ｕ２内に計数値をデータとして取込む。

【０１９９】次に、取込んだ計数値に基づいて設定する
タイマ値を計算し、該タイマ値を入力クロック信号１０
１を基準とした値からアドレスに変換して、アドレスバ
ス１０４上に出力しデュアルポートメモリ４に供給す
る。

【０２００】また、タイマ値有意を示すデータをデータ
バス１０５上に出力して、タイマ設定レジスタ８に記録
する。記録された値はタイマ設定レジスタ８の出力信号
１０７として減算器７に供給され、減算器７において、
アドレスカウンタ５より入力されるアドレスカウンタの
値１０９と減算処理がなされる。該演算結果である減算
器出力信号１１１は、デュアルポートメモリ４に対する
出力側アドレスとして供給されデータ格納エリアを指定
する。

【０２０１】この時、ＣＰＵ２より出力される格納デー
タは、データバス１０５を介してデュアルポートメモリ
４に供給されているので、ＣＰＵ２によりタイマ値デー
タが書込まれたアドレスを減算器出力信号１１１が指定
すると、タイマ有意を示すデータが読み出されることと
なる。

【０２０２】割込み検出回路１０’では、デュアルポー
トメモリ４から出力される出力信号１０８を常時監視し
ており、該データ上にタイマ有意を示すデータが検出さ
れると、割込み検出回路出力信号１１２をＦＩＦＯメモ
リ１２及び１２−１に対して出力する。

【０２０３】ＦＩＦＯメモリ１２においては、割込み検
出回路出力信号１１２が出力されると、該割込み検出回
路出力信号１１２がデータとして保持される。またＦＩ
ＦＯメモリ１２−１においては、割込み検出回路出力信
号１１２がトリガとして入力されると、アドレスカウン
タ出力信号１０９をデータとして保持する。

【０２０４】ＦＩＦＯメモリ１２においては、一定時間
間隔でデータが読み出される構成となっており、該出力
は割込み要求信号１０３としてＣＰＵ２に出力される。

【０２０５】ＣＰＵ２では、割込み要求信号１０３を受
け取ると所定の割込み処理を実行するが、該割込み処理
に際して、ＦＩＦＯメモリ１２−１からデータを読み出
してＣＰＵ２に取込むことにより、どのタイマ値で割込
みが発生したかを知ることができる。

【０２０６】（第１３実施例）図１４は、本発明の第１
３実施例に係るタイマ捕獲回路の適用例であり、複数個
（ｎ＋１個；ｎは任意の正整数）のＣＰＵを備える情報
処理装置の構成図を示す。

【０２０７】同図において、本実施例の情報処理装置
は、タイマ捕獲回路１、ＣＰＵ２及び２−１〜２−ｎ、
アドレスデコーダ３、ゲート回路１１及び１１−１〜１
１−ｎ、並びにバス調停回路１３を備えた構成である。

【０２０８】ＣＰＵ２及び２−１〜２−ｎは、ある計測
時間を示すタイマ値を設定する。１１４及び１１４−１
〜１１４−ｎはバス要求信号であって、前記ＣＰＵ２及
び２−１〜２−ｎからバス使用を要求する場合に出力さ
れる。

【０２０９】バス調停回路１３は、バス要求信号１１４
及び１１４−１〜１１４−ｎに基づいて、どのＣＰＵが
データバス１０５及びアドレスバス１０４を占有できる
かの調停を行なう。

【０２１０】ゲート回路１１及び１１−１〜１１−ｎ
は、バス調停回路１３から出力される調停結果により、
各ＣＰＵ２及び２−１〜２−ｎからのアドレス信号１１
５及び１１５−１〜１１５−ｎをアドレスバス１０４に
接続する。

【０２１１】ＣＰＵ２は、タイマ捕獲回路１から供給さ
れる割込み要求信号１０３に基づき割込み処理等を行な
う。１０５はデータバスであって、タイマ捕獲回路１並
びにＣＰＵ２及び２−１〜２−ｎに接続されている。ま
た、１０４はアドレスバスであって、アドレスデコーダ
３並びにゲート回路１１及び１１−１〜１１−ｎに接続
されている。

【０２１２】アドレスデコーダ３はアドレスバス１０４
に接続されており、ＣＰＵ２及び２−１〜２−ｎからの
（アドレスバス１０４上の）アドレスをデコードする。
１０２はアドレスデコードの結果であって、アドレスバ
ス１０４よりタイマ捕獲回路１を選択した場合に当該選
択信号１０２を出力する。

【０２１３】タイマ捕獲回路１は、入力クロック信号１
０１を基準としてタイマ値を捕獲するもので、入力クロ
ック信号１０１を基準としてＣＰＵ２及び２−１〜２−
ｎにより設定されたタイマ値を計数した後、割込み要求
信号１０３を介してＣＰＵ２に通知する。

【０２１４】以下、本実施例の情報処理装置の動作につ
いて説明する。

【０２１５】図１４において、先ず、あるＣＰＵ２−ｉ
（ｉ＝１〜ｎ）がタイマ捕獲回路１に対しタイマ値を設
定する場合において、ＣＰＵ２−ｉからアドレスバス１
０４及びデータバス１０５のバス使用権を要求するた
め、バス要求信号１１４−ｉをバス調停回路１３に出力
する。

【０２１６】バス調停回路１３においては、アドレスバ
ス１０４及びデータバス１０５が使用状態にあるかどう
かを判定し、使用状態にない場合には、バス要求信号１
１４−ｉを出力しているＣＰＵ２−ｉに対してバス使用
許可を与え、該ＣＰＵ２−ｉにシステムのアドレスバス
１０４を開放するため、該当するゲート回路１１が開放
となるようにゲート信号１０６−ｉを有意とする。

【０２１７】ＣＰＵ２−ｉからは、タイマ捕獲回路１を
指定するアドレスが出力されており、そのアドレス範囲
においては、アドレスデコーダ３からの出力がタイマ捕
獲回路１に対し出力される。また、ＣＰＵ２−ｉからデ
ータバス１０５に対しては、タイマ値が出力されてい
る。

【０２１８】タイマ捕獲回路１においては、タイマを記
録するメモリ部に、該当するＣＰＵ２−ｉがアサインさ
れている旨を示すため、ｉ番目のビット位置にデータが
書込まれる。

【０２１９】例えば、データバス１０５が８ビット幅で
ある場合には、ＣＰＵを８個接続することができ、ＣＰ
Ｕ２−１のビット位置を０ビット目（ＬＳＢ）とする。

【０２２０】ＣＰＵ２−１が、あるアドレス位置にデー
タ有意のビットを設定すると、その場合、データバス１
０５上のデータは（０００００００１ｂ）となる。ここ
で、添字“ｂ”は２進数であることを示す。また、同一
アドレスにＣＰＵ２−８がデータ有意のビットを設定す
ると、その時のデータバス１０５上のデータは（１００
００００１ｂ）となる。

【０２２１】このように本実施例の情報処理装置では、
データバス１０５のビット幅がｎビットである場合、予
め、ｎ個の各ＣＰＵ２−１〜２−ｎに対応するデータバ
ス１０５のビット位置を設定しておくことにより、ｎ個
のＣＰＵからの値を設定することが可能となる。

【０２２２】尚、タイマ捕獲回路１については、第１実
施例から第１２実施例に示したタイマ捕獲回路を適用す
ればよい。

【０２２３】従来の情報処理装置においてタイマ捕獲動
作をハードウェアで構成する場合、タイマ値が多くなる
と設定する個数に応じて回路規模が大きくなるという問
題があったが、以上説明した実施例のタイマ捕獲回路及
びそれを用いた情報処理装置では、以下のような効果が
ある。

【０２２４】（１）タイマ値を記録しておくための記憶
手段として、ラッチで構成したレジスタを用いず、デュ
アルポートメモリ等汎用の部品を用いて構成したので、
回路規模を小さくでき、また汎用の部品を使用できるの
で安価にできる。

【０２２５】（２）複数のタイマ値を１つの記憶手段に
記録でき、回路規模を小さくできる。

【０２２６】（３）複数の記憶手段を用いることによ
り、複数のタイマ値を設定することが可能となる。

【０２２７】（４）複数の記憶手段を用いることによ
り、設定できるタイマ値の範囲を大きく取ることができ
る。

【０２２８】（５）複数の記憶手段を用いることによ
り、設定できるタイマ値の組合わせを変えることができ
る。

【０２２９】（６）複数のクロックを選択可能な構成と
することにより、設定できるタイマ値の範囲を大きくす
ることができる。

【０２３０】（７）割込み要求信号、タイマ値等を保持
する手段を設けたので、ＣＰＵは割込み処理を欠落する
ことなく実行できる。

【０２３１】（８）複数のＣＰＵ構成においてもタイマ
値を設定できる。

【０２３２】一方、ソフトウェアで構成した場合にも、
タイマ設定数を多くするとＣＰＵの負荷が増大し他の処
理効率が下がり、また、精度が悪いという問題点があっ
たが、ＣＰＵアクセスを最小にする構成としているの
で、ＣＰＵが他の処理を行なう場合の効率を下げること
なく、また精度の高いものが得られる効果がある。

【０２３３】また、以上説明した実施例においては、記
憶手段として、デュアルポートメモリを用いた構成を示
したが、通常のダイナミックＲＡＭ、スタティクＲＡＭ
等の書込み及び読み出しが可能な記憶手段を用いても同
様の効果を奏することができる。

【０２３４】また、以上説明した実施例においては、デ
ュアルポートメモリ及びその周辺回路の組合せが２個の
場合（例えば、計測時間の組合せを「分」，「秒」）に
ついて述べたが、３個の場合には、例えば、「時」，
「分」，「秒」という組合せを行なうことも可能であ
る。更に、４個以上の場合についても同様のことがいえ
る。

【０２３５】更に、以上説明した実施例においては、デ
ュアルポートメモリに、タイマ値を記録するアドレス１
個に対して１つの時間を対応させたが、１つの時間に複
数のアドレスを対応させても良く、ＣＰＵの処理速度が
カウンタ等の動作速度に比して十分に遅い場合には、前
記複数アドレスを１つの時間と見なすことが可能であ
り、同一時間を示すデータを複数個設定することができ
る。

【０２３６】

【発明の効果】この発明は以上説明したとおり、従来の
構成においてはタイマ設定値をＨ／Ｗで構成する場合、
タイマ値が多くなると設定する個数に応じて回路規模が
大きくなるという問題があったが、 （１）タイマ値を記録しておくための記録手段として、
ラッチで構成したレジスタを用いず、デュアルポートメ
モリ等汎用の部品を用いて構成した。

【０２３７】（２）複数のタイマ値を１つの記録手段に
記録できるようにした。

【０２３８】（３）複数の記録手段を用いることによ
り、複数のタイマ値を設定することが可能な構成とし
た。

【０２３９】（４）複数の記録手段を用いることによ
り、設定できるタイマ値の範囲を大きくすることができ
る構成とした。

【０２４０】（５）複数の記録手段を用いることによ
り、設定できるタイマ値の組合わせを変えることができ
る構成とした。

【０２４１】（６）複数のクロックを選択可能な構成と
することにより、設定できるタイマ値の範囲を大きくす
ることができる構成とした。

【０２４２】（７）割込み要求信号、タイマ値等を保持
し記録する手段を設けたので、ＣＰＵは割込み処理を欠
落することなく実行できる構成とした。

【０２４３】（８）複数のＣＰＵ構成においてもタイマ
値を設定できる構成とした。

【０２４４】以上のように構成したので回路規模を小さ
くでき、また汎用の部品を使用できるので安価にできる
効果がある。一方、Ｓ／Ｗで構成した場合、タイマ設定
数を多くするとＣＰＵの負荷が増大し、他の処理効率が
下がる、また精度が悪いという問題点があったが、ＣＰ
Ｕアクセスを最小にする構成としているので、ＣＰＵが
他の処理を行う場合の効率を下げることなく、また精度
の高いものが得られる効果がある。

【０２４５】また、今回の発明においては、記録手段と
して、デュアルポートメモリを用いた構成を示したが、
通常のダイナミックＲＡＭ、スタティクＲＡＭ等書込
み、読出しが可能な記録手段を用いても同様の効果を奏
することができる。

【０２４６】また、今回の発明においては、デュアルポ
ートメモリ及びその周辺回路の組合わせが２個の場合
（例えば、計測時間の組合わせを「分」「秒」）につい
て述べたが、３個の場合には、例えば「時」「分」
「秒」という組合わせを行うことも可能となる。さらに
４個以上の場合についても同様のことがいえる。

【０２４７】さらに、今回の発明においては、デュアル
ポートメモリにタイマ値を記録するアドレス１個に対
し、１つの時間を対応させたが、１つの時間に複数のア
ドレスを対応させても良く、ＣＰＵの処理速度がカウン
タ等の動作速度に比して十分に遅い場合には前記複数ア
ドレスを１つの時間と見なすことが可能であり、同一時
間を示すデータを複数個設定することができる。

【０２４８】換言すれば、本願発明の効果は特徴毎に以
下のように表すことができる。

【０２４９】すなわち、本発明の特徴的なタイマ捕獲回
路によれば、計数手段により第１記憶手段のアドレス範
囲を所定のクロックに基づいて計数して、第１記憶手段
に記憶されているタイマ値の読み出しアドレッシングを
行い、割込み検出手段では、第１記憶手段の出力と、第
２記憶手段の出力である処理手段が設定したタイマ値と
を監視して、処理手段が設定したタイマ値の検出を両デ
ータの同一性によって行ない、検出時に処理手段に対し
て割込み要求を行うこととし、タイマ値を記録しておく
ための記憶手段としてメモリ素子等の記憶手段を用いる
こととしたので、ある時間からある時間までの特定時間
間隔を測定するタイマ値を多数使用する場合にも、複数
のタイマ値を１つの記憶手段に記録でき、ハードウェア
の回路規模を小さくでき、より安価で実現し得るタイマ
捕獲回路を提供することができる。

【０２５０】また、複数個のタイマ値を計数手段が計数
する時間間隔で記録することにより複数のタイマ値を設
定することができ、複数の時間間隔をアドレス範囲内で
記録することにより複数のタイマ値を設定することがで
き、更に、タイマ値を記録する時間間隔を設定するクロ
ックの間隔を可変とする構成とすることで設定範囲を自
由に可変とすることができ、また、タイマ値を記録する
時間間隔を設定するクロックの間隔を幾つかのクロック
間隔から選択とする構成とすることで設定範囲を自由に
可変とすることができる。

【０２５１】また、本発明のタイマ捕獲回路によれば、
第１計数手段の出力をアドレスとして一つ４４のタイマ
値を第１記憶手段に記憶し、第２計数手段の出力をアド
レスとして他のタイマ値を第２記憶手段に記憶し、割込
み検出手段では、第１記憶手段の出力と第２記憶手段の
出力を監視して、処理手段が設定したタイマ値の検出を
両データの同一性によって行ない、検出時に処理手段に
対して割込み要求を行うこととしたので、上記効果の他
に、複数の記憶手段を用いることにより、複数のタイマ
値を設定することが可能となり、タイマ値を記録するた
めの記憶手段を多段接続することにより、設定できるタ
イマ値の組合わせを変え、記録するタイマ値を多くする
ことができ、また、記録するタイマ値を大きくし得るタ
イマ捕獲回路を提供することができる。

【０２５２】特に、第１保持手段により割込み検出手段
の処理手段に対する割込み要求情報を保持し、第２保持
手段により割込み検出手段の検出時に第１及び第２計数
手段の出力を保持するようにした場合には、処理手段が
割込み要求を受け取った後に、第２保持手段の内容を読
み出すことにより、処理手段の処理速度に係わらず多数
の割込み処理を行ない得るタイマ捕獲回路を提供するこ
とができる。

【０２５３】また、本発明のタイマ捕獲回路によれば、
供給制御手段を開放にして計数手段出力を処理手段へ供
給し、処理手段は該計数値に基づきタイマ値を記憶手段
に書き込み、また計数手段により記憶手段のアドレス範
囲を所定のクロックに基づいて計数して記憶手段の読み
出しアドレッシングを行い、割込み検出手段では、記憶
手段の出力からデータ有意の検出を行ない、検出時には
処理手段に対して割込み要求を行うこととしたので、第
１の特徴のタイマ捕獲回路の備える効果と同様の効果を
奏することができる。

【０２５４】また、本発明のタイマ捕獲回路によれば、
割込み検出手段では、記憶手段の出力と計数手段の計数
出力を監視して両データの同一性の検出を行ない、検出
時には処理手段に対して割込み要求を行うこととしたの
で、第１の特徴のタイマ捕獲回路の備える効果と同様の
効果を奏することができる。

【０２５５】また、本発明のタイマ捕獲回路によれば、
加算手段によって、計数手段の出力と第２記憶手段の出
力である処理手段が設定したタイマ値とを加算したアド
レッシングで、処理手段はタイマ値を第１記憶手段に書
き込み、また計数手段により第１記憶手段のアドレス範
囲を所定のクロックに基づいて計数して第１記憶手段の
読み出しアドレッシングを行い、割込み検出手段では、
第１記憶手段の出力からデータ有意の検出を行ない、検
出時には処理手段に対して割込み要求を行うこととした
ので、第１の特徴のタイマ捕獲回路の備える効果と同様
の効果を奏することができる。

【０２５６】また、本発明のタイマ捕獲回路によれば、
供給制御手段を開放にして計数手段出力を処理手段へ供
給し、処理手段は該計数値に基づきタイマ値を第１記憶
手段に書き込み、減算手段によって、計数手段の出力と
第２記憶手段の出力である処理手段が設定したタイマ値
とを減算したアドレッシングで、第１記憶手段の読み出
しアドレッシングを行い、割込み検出手段では、第１記
憶手段の出力からデータ有意の検出を行ない、検出時に
は処理手段に対して割込み要求を行うこととしたので、
第１の特徴のタイマ捕獲回路の備える効果と同様の効果
を奏することができる。

【０２５７】また、本発明のタイマ捕獲回路によれば、
第１保持手段により割込み検出手段の処理手段に対する
割込み要求情報を保持し、第２保持手段により割込み検
出手段の検出時に計数手段の出力を保持することとした
ので、処理手段が割込み要求を受け取った後に、第２保
持手段の内容を読み出すことにより、処理手段の処理速
度に係わらず多数の割込み処理を行ない得るタイマ捕獲
回路を提供することができる。

【０２５８】また、本発明の情報処理装置によれば、あ
る処理手段がタイマ捕獲回路に対しタイマ値を設定する
場合には、バス要求信号をバス調停回路に出力してバス
使用許可を得て、タイマ捕獲回路をアドレス指定し、デ
ータバスを介してタイマ値の設定を行うこととし、タイ
マ捕獲回路において、タイマを記録するメモリ部に、例
えば該当する処理手段がアサインされている旨を示すた
めのデータを書込むものとすれば、タイマ値を記録する
ための記憶手段においてバスの幅を大きくすることによ
り複数ＣＰＵからタイマ値を記録することができる。ま
た、複数の処理手段を備える構成においても効率良くタ
イマ値を設定でき、更に、タイマ値を記録するための記
憶手段を複数持ち、それぞれに複数のタイマ値を設定す
ることにより、複数のタイマ値を設定することができ
る。

【０２５９】更に、本発明によれば、タイマ値を多数使
用するタイマ捕獲動作をソフトウェアで構成した場合で
も、処理手段アクセスを最小にする構成としているの
で、処理手段が他の処理を行なう場合の効率を下げるこ
となく、また処理精度の高いものが得られる効果があ
る。

【図面の簡単な説明】

【図１】 本発明の一実施例に係る情報処理装置の構成
図である。

【図２】 本発明の第１実施例に係るタイマ捕獲回路の
構成図である。

【図３】 本発明の第２実施例に係るタイマ捕獲回路の
構成図である。

【図４】 本発明の第３実施例に係るタイマ捕獲回路の
構成図である。

【図５】 本発明の第４実施例に係るタイマ捕獲回路の
構成図である。

【図６】 本発明の第５実施例に係るタイマ捕獲回路の
構成図である。

【図７】 本発明の第６実施例に係るタイマ捕獲回路の
構成図である。

【図８】 本発明の第７実施例に係るタイマ捕獲回路の
構成図である。

【図９】 本発明の第８実施例に係るタイマ捕獲回路の
構成図である。

【図１０】 本発明の第９実施例に係るタイマ捕獲回路
の構成図である。

【図１１】 本発明の第１０実施例に係るタイマ捕獲回
路の構成図である。

【図１２】 本発明の第１１実施例に係るタイマ捕獲回
路の構成図である。

【図１３】 本発明の第１２実施例に係るタイマ捕獲回
路の構成図である。

【図１４】 本発明の第１３実施例に係る情報処理装置
の構成図である。

【図１５】 従来の情報処理装置の構成図である。

【図１６】 従来例の情報処理装置におけるタイマ捕獲
回路の構成図である。

【図１７】 従来例の情報処理装置における他のタイマ
捕獲回路の構成図である。

【図１８】 従来の情報処理装置におけるタイマ捕獲動
作を示すフローチャートである。

【図１９】 従来の情報処理装置における他のタイマ捕
獲動作を示すフローチャートである。

【符号の説明】

１，１−１ タイマ捕獲回路、 ２，２−１〜ｎ ＣＰ
Ｕ（処理手段）、３アドレスデコーダ、４ デュアルポ
ートメモリ（記憶手段，第１記憶手段）、４−１ 第２
デュアルポートメモリ（第２記憶手段）、５ アドレス
カウンタ（計数手段，第１計数手段）、５−１ 第２ア
ドレスカウンタ（第２計数手段）、６加算器（加算手
段）、７ 減算器（減算手段）、８ タイマ設定レジス
タ（第２記憶手段）、９ タイマカウンタ、１０，１
０’ 割込み検出回路、１１，１１−１〜１１−ｎ ゲ
ート回路、１２，１２−１，１２−２ ＦＩＦＯメモ
リ、１３ バス調停回路、１０１ 入力クロック信号、
１０２ アドレス選択信号、１０３ 割込み要求信号、
１０４ アドレスバス、１０５ データバス、１０６タ
イマカウンタ出力信号、１０７ タイマ設定レジスタ出
力信号、１０８，１０８−１ メモリ出力信号、１０
９，１０９−１ アドレスカウンタ出力信号、１１０
加算器出力信号、１１１ 減算器出力信号、１１２ 割
込み検出回路出力信号、１１３，１１３−１，１１３−
２ ＦＩＦＯメモリ出力信号、１１４，１１４−１〜１
１４−ｎ バス要求信号、１１５，１１５−１〜１１５
−ｎ ＣＰＵアドレス信号、１１６，１１６−１〜１１
６−ｎ ゲート制御信号。

Claims (13)

【特許請求の範囲】
1. 【請求項１】ＣＰＵが設定するタイマ値を記録する第一
   の記録手段と、 前記第一の記録手段のアドレス（記録）範囲を所定のク
   ロックに基づいて計数するタイマカウンタと、 前記ＣＰＵが設定するタイマ値を記録する第二の記録手
   段と、 前記第一の記録手段の出力内容と前記第二の記録手段の
   出力内容とを監視し、前記ＣＰＵが設定したタイマ値の
   検出を、前記監視データの同一性によって行うととも
   に、前記ＣＰＵに対し割込み要求信号を出力する割り込
   み手段と、 を備えたことを特徴とするタイマ捕獲回路。
2. 【請求項２】ＣＰＵが設定するタイマ値を記録する第一
   の記録手段と、 前記第一の記録手段のアドレス（記録）範囲を所定のク
   ロックに基づいて計数するタイマカウンタと、 前記ＣＰＵが設定するタイマ値を記録する第二の記録手
   段と、 前記第一の記録手段の出力内容と前記第二の記録手段の
   出力内容を監視し、前記ＣＰＵより設定したタイマ値の
   検出を、前記監視データの同一性によって行うととも
   に、前記ＣＰＵに対し割込み要求信号を出力する手段
   と、 前記割込み要求信号が有意となった場合に前記タイマカ
   ウンタの出力内容を保持する手段と、 前記割込み要求信号を保持する手段と、 を備えたことを特徴とするタイマ捕獲回路。
3. 【請求項３】所定のクロックを計数する第一のタイマカ
   ウンタと、 所定のクロックを計数する第二のタイマカウンタと、 前記第一のタイマカウンタの出力内容をアドレスとして
   ＣＰＵが設定する一個のタイマ値を記録する第一の記録
   手段と、 前記第二のタイマカウンタの出力内容をアドレスとして
   前記ＣＰＵが設定する一個のタイマ値を記録する第二の
   記録手段と、 前記第一の記録手段の出力内容と前記第二の記録手段の
   出力内容を監視し、前記ＣＰＵが設定したタイマ値の検
   出を、前記監視データの同一性によって行うとともに、
   前記ＣＰＵに対し割込み要求信号を出力する手段と、 を備えたことを特徴とするタイマ捕獲回路。
4. 【請求項４】所定のクロックを計数する第一のタイマカ
   ウンタと、 所定のクロックを計数する第二のタイマカウンタと、 前記第一のタイマカウンタの出力内容をアドレスとして
   ＣＰＵが設定する一個のタイマ値を記録する第一の記録
   手段と、 前記第二のタイマカウンタの出力内容をアドレスとして
   前記ＣＰＵが設定する一個のタイマ値を記録する第二の
   記録手段と、 前記第一の記録手段の出力内容と前記第二の記録手段の
   出力内容とを監視し、前記ＣＰＵが設定したタイマ値の
   検出を、前記監視データの同一性によって行うととも
   に、前記ＣＰＵに対し割込み要求信号を出力する手段
   と、 前記割込み要求信号が有意になった場合に前記第一のタ
   イマカウンタの出力内容と、前記第二のタイマカウンタ
   の出力内容と、前記割込み信号と、を保持する保持手段
   と、 を備えたことを特徴とするタイマ捕獲回路。
5. 【請求項５】ＣＰＵが設定するタイマ値を記録する記録
   手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
   に基づいて計数するタイマカウンタと、 前記タイマカウンタの出力内容を前記ＣＰＵのデータバ
   スに出力するためのゲート回路と、 前記記録手段の出力内容からデータの有意の検出を行
   い、前記ＣＰＵに対し割込み要求信号を出力する手段
   と、 を備えていることを特徴とするタイマ捕獲回路。
6. 【請求項６】ＣＰＵが設定するタイマ値を記録する記録
   手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
   に基づいて計数するタイマカウンタと、 前記タイマカウンタの出力内容をＣＰＵデータバスに出
   力するためのゲート回路と、 前記記録手段の出力内容からデータの有意の検出を行
   い、前記ＣＰＵに対し割込み要求信号を出力する手段
   と、 前記割込み信号が有意となった場合に前記タイマカウン
   タの内容と前記割込み信号とを保持する保持手段と、 を備えていることを特徴とするタイマ捕獲回路。
7. 【請求項７】ＣＰＵが設定するタイマ値を記録する記録
   手段と、 所定のクロックを計数するタイマカウンタと、 前記記録手段の出力内容と前記タイマカウンタの出力内
   容を監視し、これらのデータの同一性の検出を行うとと
   もに、前記ＣＰＵに対し割込み要求信号を出力する手段
   と、 を備えたことを特徴とするタイマ捕獲回路。
8. 【請求項８】ＣＰＵが設定するタイマ値を記録する記録
   手段と、 所定のクロックを計数するタイマカウンタと、 前記記録手段の出力内容と前記タイマカウンタの出力内
   容とを監視し、データの同一性の検出を行うとともに、
   前記ＣＰＵに対し割込み要求信号を出力する手段と、 前記割込み信号が有意になった場合に前記タイマカウン
   タの内容を保持する手段と、 前記割込み信号を保持する手段と、 を備えたことを特徴とするタイマ捕獲回路。
9. 【請求項９】ＣＰＵが設定するタイマ値を記録する記録
   手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
   に基づいて計数するタイマカウンタと、 前記ＣＰＵが設定するタイマ値を保持する保持手段と、 前記タイマカウンタの出力内容と前記ＣＰＵが設定した
   前記タイマ値の保持内容とを加算する加算手段と、 前記記録手段の出力内容からデータの有意の検出を行う
   とともに、前記ＣＰＵに対し割込み要求信号を出力する
   手段と、 を備えたことを特徴とするタイマ捕獲回路。
10. 【請求項１０】ＣＰＵが設定するタイマ値を記録する記
    録手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
    に基づいて計数するタイマカウンタと、 前記ＣＰＵが設定するタイマ値を保持する保持手段と、 前記タイマカウンタの出力内容と前記ＣＰＵが設定した
    前記タイマ値の保持内容とを加算する加算手段と、 前記記録手段の出力内容からデータの有意の検出を行う
    とともに、前記ＣＰＵに対し割込み要求信号を出力する
    手段と、 前記割込み要求信号が有意となった場合に前記タイマカ
    ウンタの内容を保持する手段と、 前記割込み信号を保持する手段と、 を備えたことを特徴とするタイマ捕獲回路。
11. 【請求項１１】ＣＰＵが設定するタイマ値を記録する記
    録手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
    に基づいて計数するタイマカウンタと、 前記ＣＰＵが設定するタイマ値を保持する保持手段と、 前記タイマカウンタの内容から、前記ＣＰＵが設定する
    前記タイマ値の保持内容を減算する減算手段と、前記タ
    イマカウンタの内容をＣＰＵデータバスに出力するため
    のゲート回路と、 前記記録手段の出力内容からデータの有意の検出を行う
    とともに、前記ＣＰＵに対し割込み要求信号を出力する
    手段と、 を備えたことを特徴とするタイマ捕獲回路。
12. 【請求項１２】ＣＰＵが設定するタイマ値を記録する記
    録手段と、 前記記録手段のアドレス（記録）範囲を所定のクロック
    に基づいて計数するタイマカウンタと、 前記ＣＰＵが設定したタイマ値を保持する保持手段と、 前記タイマカウンタの出力内容から、前記ＣＰＵが設定
    した前記タイマ値の保持内容を減算する減算手段と、 前記タイマカウンタの内容を前記ＣＰＵのデータバスに
    出力するためのゲート回路と、 前記記録手段の出力内容からデータの有意の検出を行う
    とともに、前記ＣＰＵに対し割込み要求信号を出力する
    手段と、 前記割込み信号が有意となった場合に前記タイマカウン
    タの内容を保持する手段と、 前記割込み要求信号を保持する手段と、 を備えたことを特徴とするタイマ捕獲回路。
13. 【請求項１３】タイマ値を設定する複数のＣＰＵと、 前記ＣＰＵから出力されるアドレスバスを共通アドレス
    に接続するゲート回路と、 前記ＣＰＵからのバス要求信号によりバスマスタの調停
    を行うバス調停回路と、 前記タイマ値を記録し、前記タイマ値をカウントし、前
    記ＣＰＵに対し割込み要求を発生するタイマ捕獲回路
    と、 前記タイマ捕獲回路に対しアクセス要求を発生するアド
    レスデコーダと、 前記ＣＰＵと前記タイマ捕獲回路とを接続するデータバ
    スと、 を備えたことを特徴とする情報処理装置。