JPH084122B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPH084122B2 JPH084122B2 JP61139069A JP13906986A JPH084122B2 JP H084122 B2 JPH084122 B2 JP H084122B2 JP 61139069 A JP61139069 A JP 61139069A JP 13906986 A JP13906986 A JP 13906986A JP H084122 B2 JPH084122 B2 JP H084122B2
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- diode
- schottky barrier
- anode
- cathode
- power mosfet
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、インバータ装置等に応用される電力用スイ
ッチング半導体素子に関するものである。TECHNICAL FIELD The present invention relates to a power switching semiconductor element applied to an inverter device or the like.
従来の電力用スイッチング半導体素子を第２図に示
す。第２図において、１はｎチャネル・エンハンスメン
ト形パワーMOSFET（以下「パワーMOSFET」という）、２
は値がＣである接合容量、３はベース・エミッタ間ボデ
ィ抵抗、４は寄生トランジスタ、Ｄはドレイン端子、Ｇ
はゲート端子、Ｓはソース端子である。A conventional power switching semiconductor device is shown in FIG. In FIG. 2, 1 is an n-channel enhancement type power MOSFET (hereinafter referred to as “power MOSFET”), 2
Is a junction capacitance whose value is C, 3 is a base-emitter body resistance, 4 is a parasitic transistor, D is a drain terminal, G
Is a gate terminal and S is a source terminal.
次に動作について第３図を用いて説明する。第３図に
おいて、５は負荷、６はスイッチである。第３図に示す
ようなインバータブリッジ動作等において、パワーMOSF
ET1のオフ時で、寄生トランジスタ４のベース・コレク
タ間のダイオード特性をフリーホイールダイオードとし
て用いている時、スイッチ６がオンすると、上記ベース
・コレクタ間ダイオードの逆回復時間の間、逆回復電流
Irが抵抗３を通して流れ、またこのとき接合容量２にdv
/dtが印加され、これに応じた電流Cdv/dtが流れる。こ
れらの電流によって寄生トランジスタ４がオンすること
になる。この動作が繰り返し行なわれることによって、
もともと耐量のない寄生トランジスタ４は劣化または破
壊され、この劣化または破壊によりパワーMOSFET1が劣
化または破壊してしまうという問題があった。Next, the operation will be described with reference to FIG. In FIG. 3, 5 is a load and 6 is a switch. In the inverter bridge operation as shown in FIG. 3, power MOSF
When ET1 is off and the diode characteristic between the base and collector of the parasitic transistor 4 is used as a freewheel diode, when the switch 6 is turned on, the reverse recovery current flows during the reverse recovery time of the base-collector diode.
Ir flows through the resistor 3, and at this time the junction capacitance 2 is dv.
/ dt is applied, and the corresponding current Cdv / dt flows. The parasitic transistor 4 is turned on by these currents. By repeating this operation,
The parasitic transistor 4 which originally has no withstand capability is deteriorated or destroyed, and this deterioration or destruction causes the power MOSFET 1 to be deteriorated or destroyed.
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、破壊耐量を向上できる半導体
装置を得ることにある。The present invention has been made in view of such a point,
The purpose is to obtain a semiconductor device capable of improving the breakdown resistance.
このような目的を達成するために本発明は、ｎチャネ
ル・エンハンスメント形パワーMOSFETのドレイン又はソ
ースにショットキー・バリア・ダイオードのカソード又
はアノードを接続し、ショットキー・バリア・ダイオー
ドのアノード又はカソードにファースト・リカバリー・
ダイオードのカソード又はアノードを対応接続し、ファ
ースト・リカバリー・ダイオードのアノード又はカソー
ドにｎチャネル・エンハンスメント形パワーMOSFETのソ
ース又はドレインを対応接続したものである。In order to achieve such an object, the present invention connects the cathode or anode of a Schottky barrier diode to the drain or source of the n-channel enhancement type power MOSFET, and connects the anode or cathode of the Schottky barrier diode to it. Fast recovery
The cathode or the anode of the diode is correspondingly connected, and the source or the drain of the n-channel enhancement type power MOSFET is correspondingly connected to the anode or the cathode of the fast recovery diode.
また、ｎチャネル・エンハンスメント形パワーMOSFET
のドレインにショットキー・バリア・ダイオードのカソ
ードを接続し、ショットキー・バリア・ダイオードのア
ノードにファースト・リカバリー・ダイオードのカソー
ドを接続し、ファースト・リカバリー・ダイオードのア
ノードをｎチャネル・エンハンスメント形パワーMOSFET
のソースと接続し、ｎチャネル・エンハンスメント形パ
ワーMOSFETとショットキー・バリア・ダイオードとファ
ースト・リカバリー・ダイオードとの構成を１ユニット
として１ユニット又は組み合わされた複数ユニットをモ
ールドパッケージ内に収めるようにしたものである。In addition, n-channel enhancement type power MOSFET
The Schottky barrier diode cathode is connected to the drain, the Schottky barrier diode anode is connected to the fast recovery diode cathode, and the fast recovery diode anode is connected to the n-channel enhancement type power MOSFET.
It is connected to the source of the n-channel enhancement type power MOSFET, the Schottky barrier diode, and the fast recovery diode as one unit, and one unit or a plurality of combined units are housed in the mold package. It is a thing.
また、ｎチャネル・エンハンスメント形パワーMOSFET
のソースにショットキー・バリア・ダイオードのアノー
ドを接続し、ショットキー・バリア・ダイオードのカソ
ードをファースト・リカバリー・ダイオードのアノード
に接続し、ファースト・リカバリー・ダイオードのカソ
ードをｎチャネル・エンハンスメント形パワーMOSFETの
ドレインに接続し、ｎチャネル・エンハンスメント形パ
ワーMOSFETとショットキー・バリア・ダイオードとファ
ースト・リカバリー・ダイオードとの構成を１ユニット
として１ユニット又は組み合わされた複数ユニットをモ
ールドパッケージ内に収めるようにしたものである。In addition, n-channel enhancement type power MOSFET
Connect the anode of the Schottky barrier diode to the source, connect the cathode of the Schottky barrier diode to the anode of the fast recovery diode, and connect the cathode of the fast recovery diode to the n-channel enhancement type power MOSFET. It is connected to the drain of an n-channel enhancement type power MOSFET, a Schottky barrier diode and a fast recovery diode as one unit, or one unit or a combination of multiple units is housed in a molded package. It is a thing.
本発明においては、寄生トランジスタは容易に劣化ま
たは破壊することはない。In the present invention, the parasitic transistor is not easily deteriorated or destroyed.
本発明に係わる半導体装置の一実施例を第１図に示
す。第１図（ａ）は本発明の第１の実施例を示す回路
図、第１図（ｂ）はその第２の実施例を示す回路図、第
１図（ｃ）は本装置の斜視図である。An embodiment of the semiconductor device according to the present invention is shown in FIG. FIG. 1 (a) is a circuit diagram showing a first embodiment of the present invention, FIG. 1 (b) is a circuit diagram showing its second embodiment, and FIG. 1 (c) is a perspective view of this device. Is.
第１図において、A,Bはモジュール、７はショットキ
ー・バリア・ダイオード、８はファースト・リカバリー
・ダイオード、G1,G2はゲート端子、DSはドレイン・ソ
ース端子である。第１図において第２図と同一部分又は
相当部分には同一符号が付してある。In FIG. 1, A and B are modules, 7 is a Schottky barrier diode, 8 is a fast recovery diode, G1 and G2 are gate terminals, and DS is a drain / source terminal. In FIG. 1, the same or corresponding parts as those in FIG. 2 are designated by the same reference numerals.
第１図（ａ）において、パワーMOSFET1のドレインに
ショットキー・バリア・ダイオード７のカソードを接続
し、ショットキー・バリア・ダイオード７のアノードに
ファースト・リカバリー・ダイオード８のカソードを接
続し、ファースト・リカバリー・ダイオード８のアノー
ドをパワーMOSFET1のソースと接続している。第１図
（ａ）のモジュールＡは、パワーMOSFET1とショットキ
ー・バリア・ダイオード７とファースト・リカバリー・
ダイオード８との構成を１ユニットとして２ユニットで
構成されている。In FIG. 1A, the cathode of the Schottky barrier diode 7 is connected to the drain of the power MOSFET 1 and the cathode of the fast recovery diode 8 is connected to the anode of the Schottky barrier diode 7, The anode of the recovery diode 8 is connected to the source of the power MOSFET 1. The module A of FIG. 1 (a) is composed of a power MOSFET 1, a Schottky barrier diode 7 and a fast recovery diode.
The diode 8 is composed of two units, with one unit as the unit.
インバータ装置等におけるフリーホイール動作時には
負荷電流はファースト・リカバリー・ダイオード８を通
して流れる。また、パワーMOSFET1の寄生トランジスタ
（第２図参照）のベース・コレクタ間のダイオードを通
しても流れようとするが、このダイオードとは逆方向に
シリーズにショットキー・バリア・ダイオード７が接続
されているために上記寄生トランジスタのベース・コレ
クタ間ダイオードには電流が流れないことになる。した
がって、寄生トランジスタがオンすることもなくなるの
で、寄生トランジスタが破壊，劣化することもなくな
り、寄生トランジスタの破壊によるパワーMOSFET1の破
壊が発生することはなくなる。The load current flows through the fast recovery diode 8 during the freewheel operation of the inverter device or the like. The power MOSFET 1 also tries to flow through the diode between the base and collector of the parasitic transistor (see Fig. 2), but since the Schottky barrier diode 7 is connected in series in the direction opposite to this diode. Moreover, no current flows in the base-collector diode of the parasitic transistor. Therefore, since the parasitic transistor is not turned on, the parasitic transistor is not destroyed or deteriorated, and the power MOSFET 1 is not destroyed due to the destruction of the parasitic transistor.
上記実施例では、パワーMOSFET1のドレインにショッ
トキー・バリア・ダイオード７を接続したものを示した
が、パワーMOSFET1のソースに接続してもよい。これを
第１図（ｂ）に示す。第１図（ｂ）において、パワーMO
SFET1のソースにショットキー・バリア・ダイオード７
のアノードを接続し、ショットキー・バリア・ダイオー
ド７のカソードをファースト・リカバリー・ダイオード
のアノードに接続し、ファースト・リカバリー・ダイオ
ードのカソードをパワーMOSFET1のドレインに接続して
いる。第１図（ｂ）に示すモジュールＢは、パワーMOSF
ET1とショットキー・バリア・ダイオード７とファース
ト・リカバリー・ダイオードとの構成を１ユニットとし
て２ユニットで構成されている。このような構成の場
合、ゲート・ソース間に入力する信号電圧のうちショッ
トキー・バリア・ダイオード７の順電圧降下分が失われ
るので、パワーMOSFET1のスイッチング特性に影響を及
ぼすことになる。In the above embodiment, the Schottky barrier diode 7 is connected to the drain of the power MOSFET 1, but it may be connected to the source of the power MOSFET 1. This is shown in FIG. 1 (b). In Fig. 1 (b), the power MO
Schottky barrier diode 7 at the source of SFET1
Of the Schottky barrier diode 7 is connected to the anode of the fast recovery diode, and the cathode of the fast recovery diode is connected to the drain of the power MOSFET 1. Module B shown in FIG. 1 (b) is a power MOSF.
The ET1, the Schottky barrier diode 7, and the fast recovery diode are configured as one unit and are configured as two units. In such a configuration, the forward voltage drop of the Schottky barrier diode 7 is lost in the signal voltage input between the gate and the source, which affects the switching characteristic of the power MOSFET 1.
なお上記実施例では２ユニットの場合を示したが、３
ユニット以上の場合においても本装置は同様の効果を奏
するものである。Although the above embodiment shows the case of two units,
Even in the case of more than one unit, the present device has the same effect.
以上説明したように本発明は、ｎチャネル・エンハン
スメント形パワーMOSFETのドレイン又はソースにショッ
トキー・バリア・ダイオードのカソード又はアノードを
接続し、ショットキー・バリア・ダイオードのアノード
又はカソードにファースト・リカバリー・ダイオードの
カソード又はアノードを対応接続し、ファースト・リカ
バリー・ダイオードのアノード又はカソードにｎチャネ
ル・エンハンスメント形パワーMOSFETのソース又はドレ
インを対応接続したことにより、インバータ制御などの
ように誘導負荷回路を頻繁に、しかも高速スイッチング
する用途においても、MOSFETの寄生トランジスタの破損
がなく、信頼性が高く、かつ高速スイッチングも可能で
動作領域が広い優れた半導体装置を提供できる効果があ
る。As described above, according to the present invention, the cathode or the anode of the Schottky barrier diode is connected to the drain or the source of the n-channel enhancement type power MOSFET, and the fast recovery diode is connected to the anode or the cathode of the Schottky barrier diode. By connecting the cathode or anode of the diode correspondingly and connecting the source or drain of the n-channel enhancement type power MOSFET to the anode or cathode of the fast recovery diode, the inductive load circuit is frequently used for inverter control. Moreover, even in a high-speed switching application, there is an effect that it is possible to provide an excellent semiconductor device in which the parasitic transistor of the MOSFET is not damaged, the reliability is high, the high-speed switching is possible, and the operation region is wide.
また、ｎチャネル・エンハンスメント形パワーMOSFET
とショットキー・バリア・ダイオードとファースト・リ
カバリー・ダイオードとの接続構成を１ユニットとして
１ユニット又は組み合わされた複数ユニットをモールド
パッケージ内に収めたことにより、寄生トランジスタが
容易に劣化または破壊しなくなったので、ｎチャネル・
エンハンスメント形パワーMOSFETのスイッチング動作領
域を非常に広くできる効果がある。In addition, n-channel enhancement type power MOSFET
The parasitic transistor is not easily deteriorated or destroyed by housing one unit or a plurality of combined units with the connection configuration of the Schottky barrier diode and the fast recovery diode as one unit in the mold package. So n channel
The effect is that the switching operation area of the enhancement type power MOSFET can be extremely widened.
また、電力素子には一般に異常電圧発生を抑止するた
めにスナバ回路が必要であるが、異常電圧の発生はわず
かであるので、スナバ回路を小型軽量なものとすること
ができ、装置の小型軽量化を図ることができる効果があ
る。In addition, the power element generally requires a snubber circuit to suppress the generation of abnormal voltage, but since the generation of abnormal voltage is small, the snubber circuit can be made smaller and lighter, and the device is smaller and lighter. There is an effect that can be achieved.
さらに、１ユニット又は組み合わされた複数ユニット
をモールドパッケージ内に収めたことにより、放熱板を
共有することができるので、実装面積を小さくすること
ができる効果がある。Further, since one unit or a plurality of combined units are housed in the mold package, the heat dissipation plate can be shared, so that there is an effect that the mounting area can be reduced.
第１図（ａ）は本発明に係わる半導体装置の一実施例を
示す回路図、第１図（ｂ）はその第２の実施例を示す回
路図、第１図（ｃ）は第１図（ａ），（ｂ）の装置の斜
視図、第２図は従来の半導体装置を示す回路図、第３図
は第２図の回路の動作を説明するための説明図である。 A,B……モジュール、１……パワーMOSFET、７……ショ
ットキー・バリア・ダイオード、８……ファースト・リ
カバリー・ダイオード、Ｄ……ドレイン、Ｓ……ソー
ス、G1,G2……ゲート、DS……ドレイン・ソース。1 (a) is a circuit diagram showing an embodiment of a semiconductor device according to the present invention, FIG. 1 (b) is a circuit diagram showing its second embodiment, and FIG. 1 (c) is FIG. 2A and 2B are perspective views of the device, FIG. 2 is a circuit diagram showing a conventional semiconductor device, and FIG. 3 is an explanatory diagram for explaining the operation of the circuit of FIG. A, B ... Module, 1 ... Power MOSFET, 7 ... Schottky barrier diode, 8 ... First recovery diode, D ... Drain, S ... Source, G1, G2 ... Gate, DS …… Drain / source.
Claims (3)
SFETのドレイン又はソースにショットキー・バリア・ダ
イオードのカソード又はアノードを接続し、前記ショッ
トキー・バリア・ダイオードのアノード又はカソードに
ファースト・リカバリー・ダイオードのカソード又はア
ノードを対応接続し、前記ファースト・リカバリー・ダ
イオードのアノード又はカソードに前記ｎチャネル・エ
ンハンスメント形パワーMOSFETのソース又はドレインを
対応接続したことを特徴とする半導体装置。1. An n-channel enhancement type power MO
The cathode or anode of the Schottky barrier diode is connected to the drain or source of the SFET, and the cathode or anode of the fast recovery diode is correspondingly connected to the anode or cathode of the Schottky barrier diode. A semiconductor device in which the source or drain of the n-channel enhancement type power MOSFET is connected to the anode or cathode of the diode.
SFETのドレインにショットキー・バリア・ダイオードの
カソードを接続し、前記ショットキー・バリア・ダイオ
ードのアノードにファースト・リカバリー・ダイオード
のカソードを接続し、前記ファースト・リカバリー・ダ
イオードのアノードを前記ｎチャネル・エンハンスメン
ト形パワーMOSFETのソースと接続し、前記ｎチャネル・
エンハンスメント形パワーMOSFETとショットキー・バリ
ア・ダイオードとファースト・リカバリー・ダイオード
との構成を１ユニットとして１ユニット又は組み合わさ
れた複数ユニットをモールドパッケージ内に収めたこと
を特徴とする半導体装置。2. An n-channel enhancement type power MO.
The cathode of the Schottky barrier diode is connected to the drain of the SFET, the cathode of the fast recovery diode is connected to the anode of the Schottky barrier diode, and the anode of the fast recovery diode is connected to the n-channel Connected to the source of enhancement type power MOSFET,
A semiconductor device, characterized in that one unit or a combination of a plurality of units each having an enhancement type power MOSFET, a Schottky barrier diode and a fast recovery diode as a unit is housed in a mold package.
SFETのソースにショットキー・バリア・ダイオードのア
ノードを接続し、前記ショットキー・バリア・ダイオー
ドのカソードをファースト・リカバリー・ダイオードの
アノードに接続し、前記ファースト・リカバリー・ダイ
オードのカソードを前記ｎチャネル・エンハンスメント
形パワーMOSFETのドレインに接続し、前記ｎチャネル・
エンハンスメント形パワーMOSFETとショットキー・バリ
ア・ダイオードとファースト・リカバリー・ダイオード
との構成を１ユニットとして１ユニット又は組み合わさ
れた複数ユニットをモールドパッケージ内に収めたこと
を特徴とする半導体装置。3. An n-channel enhancement type power MO
The anode of the Schottky barrier diode is connected to the source of the SFET, the cathode of the Schottky barrier diode is connected to the anode of the fast recovery diode, and the cathode of the fast recovery diode is connected to the n-channel diode. Connected to the drain of enhancement type power MOSFET,
A semiconductor device characterized in that one unit or a combination of a plurality of units, each including an enhancement type power MOSFET, a Schottky barrier diode, and a fast recovery diode as one unit, is housed in a mold package.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139069A JPH084122B2 (en) | 1986-06-13 | 1986-06-13 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61139069A JPH084122B2 (en) | 1986-06-13 | 1986-06-13 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62295443A JPS62295443A (en) | 1987-12-22 |
| JPH084122B2 true JPH084122B2 (en) | 1996-01-17 |
Family
ID=15236767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61139069A Expired - Lifetime JPH084122B2 (en) | 1986-06-13 | 1986-06-13 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084122B2 (en) |
Families Citing this family (5)
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| JP2015156795A (en) * | 2015-04-20 | 2015-08-27 | 株式会社東芝 | Semiconductor switch circuit and power conversion device |
| JP6458826B2 (en) * | 2017-05-26 | 2019-01-30 | サンケン電気株式会社 | Gate drive circuit |
-
1986
- 1986-06-13 JP JP61139069A patent/JPH084122B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62295443A (en) | 1987-12-22 |
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