JPH0837239A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH0837239A
JPH0837239A JP6172320A JP17232094A JPH0837239A JP H0837239 A JPH0837239 A JP H0837239A JP 6172320 A JP6172320 A JP 6172320A JP 17232094 A JP17232094 A JP 17232094A JP H0837239 A JPH0837239 A JP H0837239A
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JP
Japan
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gate
type
layer
semiconductor device
refractory metal
Prior art date
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Pending
Application number
JP6172320A
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Japanese (ja)
Inventor
Makoto Tanaka
田中  誠
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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    • BPERFORMING OPERATIONS; TRANSPORTING
    • B24GRINDING; POLISHING
    • B24DTOOLS FOR GRINDING, BUFFING OR SHARPENING
    • B24D3/00Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents
    • B24D3/02Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents the constituent being used as bonding agent
    • B24D3/20Physical features of abrasive bodies, or sheets, e.g. abrasive surfaces of special nature; Abrasive bodies or sheets characterised by their constituents the constituent being used as bonding agent and being essentially organic
    • B24D3/28Resins or natural or synthetic macromolecular compounds
    • B24D3/285Reaction products obtained from aldehydes or ketones

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  • Mechanical Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

PURPOSE:To prevent depletion in gates due to draw-out of impurities by a polycide layer by positioning a n-type polysilicon layer of a high impurity concentration above the p- and n-type gates, and connecting these gates with each other. CONSTITUTION:A p-type well and a n-type well are formed on a silicon substrate 1, and a selective oxide film 2 is formed for element isolation. Then a gate oxide film 3 is formed, and subsequently a polysilicon layer 4 is formed for dual gate formation. Thereafter, a polysilicon layer 5 doped with n-type impurities at high concentration is formed thereon. This prevents depletion in the gates due to impurities being drawn out of the gates or being diffused. As a result, it is possible to reduce gate resistance and gate contact resistance, which obtains high speed devices.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は集積回路等に用いられる
半導体装置に関し、さらに詳しくはP型ポリシリコンの
ゲ−ト電極をもつPチャネル型トランジスタとN型ポリ
シリコンのゲ−ト電極をもつNチャネル型トランジスタ
が素子分離用酸化膜を隔てて隣接する半導体装置、いわ
ゆるデユアルゲ−ト構造を有するCMOS半導体装置に
関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device used for an integrated circuit or the like, and more particularly to a P-channel transistor having a P-type polysilicon gate electrode and an N-type polysilicon gate electrode. The present invention relates to a semiconductor device in which N-channel transistors are adjacent to each other with an element isolation oxide film interposed therebetween, that is, a CMOS semiconductor device having a so-called dual gate structure.

【0002】[0002]

【従来の技術】半導体装置においては、回路パタ−ンの
微細化の要求が大であり、そのための技術開発が進めら
れて来ているが、一方で微細化に伴う問題も多く発生し
ている。そのひとつとして、微細化に伴いトランジスタ
の実効チャネル領域が狭くなりしきい値が低下してしま
ういわゆる狭チャネル効果があり、特にデザインル−ル
が0.5ミクロン以下のいわゆるサブハ−フミクロンプ
ロセスにおいては、その影響が顕著である。
2. Description of the Related Art In semiconductor devices, there is a great demand for miniaturization of circuit patterns, and technical development for this is being advanced, but on the other hand, there are many problems associated with miniaturization. . As one of them, there is a so-called narrow channel effect in which the effective channel region of the transistor is narrowed and the threshold value is lowered with miniaturization, and particularly in a so-called sub-harf micron process in which the design rule is 0.5 micron or less. , The effect is remarkable.

【0003】かかる問題点を解決するために、CMOS
トランジスタを構成するPチャネル型トランジスタおよ
びNチャネル型トランジスタをいずれも表面型にする技
術が有効であり、これを実現する手段としてPチャネル
型トランジスタのゲ−トにP型およびNチャネル型トラ
ンジスタのゲ−トにN型の不純物を導入するいわゆるデ
ユアルゲ−トを有するトランジスタ構造が知られてい
る。
In order to solve such a problem, CMOS
It is effective to make the surface type of both the P-channel type transistor and the N-channel type transistor which form the transistor, and as a means for realizing this, the gate of the P-channel type transistor is used as the gate of the P-channel type transistor. There is known a transistor structure having a so-called dual gate for introducing N-type impurities into the gate.

【0004】この場合の不純物導入法として、一般にイ
オン注入法が用いられるが、この方法によると従来のN
+ゲ−ト(リンガラスデポジションによるリン拡散ゲ−
ト)に比べゲ−ト電極の抵抗が大きくなる。一方、P型
ゲ−トの形成においては低抵抗化材料(ドナ−)として
B(ボロン)を用いるが、N型の材料As(ヒ素)また
はP(リン)に比べてシリコン中での固溶限界が低いた
め、やはりゲ−ト電極の抵抗が大きくなる。これらによ
って、デユアルゲ−トを有するトランジスタのゲ−トの
抵抗値は従来のN+ゲ−トの抵抗値に比べ1桁程度高く
なるのが一般的であり、動作速度の低下などのトランジ
スタの基本性能の劣化を引き起こしていた。
In this case, an ion implantation method is generally used as the impurity introduction method. According to this method, the conventional N
+ Gate (phosphorus diffusion gate by phosphorous glass deposition)
The resistance of the gate electrode is higher than that of (g). On the other hand, B (boron) is used as a low resistance material (donor) in the formation of the P-type gate, but it is a solid solution in silicon as compared with the N-type material As (arsenic) or P (phosphorus). Since the limit is low, the resistance of the gate electrode also increases. As a result, the resistance value of the gate of the transistor having the dual gate is generally higher than the resistance value of the conventional N + gate by about one digit, and the basic performance of the transistor such as a decrease in the operating speed. Was causing deterioration.

【0005】[0005]

【発明が解決しようとする課題】かかる問題点を解決す
る技術として、両ゲ−トの上層にシリサイド層を形成
し、コンタクト抵抗やゲ−ト抵抗を低くするといったポ
リサイド、サリサイドゲ−ト法が広く用いられている。
これによってP型、N型の両ゲ−トをオ−ミック接合す
ることができるため、しきい値電圧シフトを防止し、動
作の高速化を図ることができる。ここでポリサイドゲ−
トを用いる場合、その材料としては高融点で耐腐食性の
高いWSix(タングステンシリサイド)またはW(タ
ングステン)等が有効である。
As a technique for solving such a problem, polycide and salicide gate methods are widely used in which a silicide layer is formed on both gates to reduce contact resistance and gate resistance. It is used.
As a result, both the P-type gate and the N-type gate can be ohmic-junctioned, so that the threshold voltage shift can be prevented and the operation speed can be increased. Here polycide
In the case of using titanium, as a material thereof, WSix (tungsten silicide) or W (tungsten) having a high melting point and a high corrosion resistance is effective.

【0006】しかしながら、一般にこれらのポリサイド
ゲ−トのシリサイド部分は注入不純物に対する拡散係数
が大きいため、ポリシリコンゲ−トの中から不純物(特
にB)を吸い出し、さらには双方のゲ−トにそれらを相
互拡散させてしまうという問題点があった(公開特許公
報、平2−5422参照)。この結果、ゲ−トの空乏化
が生じ、トランジスタのしきい値電圧の変動および動作
速度の低下など、トランジスタの基本性能に深刻な悪影
響を及ぼしていた。
However, since the silicide portion of these polycide gates generally has a large diffusion coefficient with respect to the implanted impurities, impurities (particularly B) are sucked out from the polysilicon gate, and further, they are mutually diffused into both gates. However, there is a problem that it causes it (see Japanese Patent Laid-Open No. Hei 2-5422). As a result, the gate is depleted, which seriously adversely affects the basic performance of the transistor, such as fluctuations in the threshold voltage of the transistor and a decrease in operating speed.

【0007】本発明は、上記の従来技術の問題点を解決
するためになされたものであり、ポリサイド層の不純物
吸い出しによるゲ−トの空乏化を防ぐことを目的とし、
それによってゲ−ト抵抗の低抵抗化を図ることを目的と
する。さらに本発明は、ゲ−トと上層のPN障壁の発生
を回避し、配線抵抗を低減することを目的とする。ひい
ては本発明は、高集積、高速度および高信頼性を実現す
る半導体装置を提供することを目的とする。
The present invention has been made in order to solve the above-mentioned problems of the prior art, and its object is to prevent depletion of the gate due to absorption of impurities from the polycide layer.
The purpose of this is to reduce the gate resistance. A further object of the present invention is to avoid the generation of PN barriers in the gate and upper layers and reduce the wiring resistance. Consequently, the present invention aims to provide a semiconductor device which realizes high integration, high speed and high reliability.

【0008】[0008]

【課題を解決するための手段】上述した課題を解決する
ために、請求項1に記載された本発明においては、デユ
アルゲ−トを有する半導体装置において、デユアルゲ−
ト間の連結をシリサイド層を用いず、デユアルゲ−トの
上層に高不純物濃度を有するN型ポリシリコン層が設
け、P型およびN型の両ゲ−トを連結することを特徴と
する。
In order to solve the above-mentioned problems, according to the present invention described in claim 1, in a semiconductor device having a dual gate, a dual gate
It is characterized in that an N-type polysilicon layer having a high impurity concentration is provided as an upper layer of the dual gate to connect the gates to each other, and the P-type gate and the N-type gate are connected to each other.

【0009】また、請求項2に記載された本発明におい
ては、前記N型ポリシリコン層とデユアルゲ−トを構成
するP型ゲ−トとの間にのみ高融点金属層または高融点
金属シリサイド層を有することを特徴とする。
According to the second aspect of the present invention, the refractory metal layer or the refractory metal silicide layer is provided only between the N-type polysilicon layer and the P-type gate forming the dual gate. It is characterized by having.

【0010】さらに、請求項3に記載された本発明にお
いては、前記N型ポリシリコン層の上に耐食性の高い高
融点金属層または高融点金属シリサイド層を有すること
を特徴とする。
Further, the present invention according to claim 3 is characterized in that a refractory metal layer or a refractory metal silicide layer having high corrosion resistance is provided on the N-type polysilicon layer.

【0011】加えて、請求項5に記載された本発明にお
いては、以下の工程を有することを特徴とする。 (1)シリコン基板上へのウエル形成、素子分離、チャ
ネルド−プ、ゲ−ト酸化膜形成、およびデユアルゲ−ト
形成用のポリシリコン膜を形成する工程、(2)写真製
版技術により、Nチャネル型トランジスタ領域をマスク
し、Pチャネル型トランジスタ領域に不純物を導入する
工程、(3)薄い高融点金属または高融点金属シリサイ
ド層を形成する工程、(4)Nチャネル型トランジスタ
領域上の前記高融点金属あるいは高融点金属シリサイド
層を、Nチャネル型トランジスタ領域上のマスクととも
にリフトオフ法により除去する工程、(5)高濃度のN
型不純物を導入したポリシリコン層を形成する工程、
(6)既知の写真製版技術、エッチング技術により、ゲ
−トパタ−ンを形成する工程、(7)Pチャネル型トラ
ンジスタおよびNチャネル型トランジスタのそれぞれに
ついて、ゲ−ト、ソ−ス、およびドレイン領域形成のた
めのイオン注入を同時に行う工程。
In addition, the present invention described in claim 5 is characterized by including the following steps. (1) A step of forming a polysilicon film for forming a well on a silicon substrate, element isolation, channel doping, gate oxide film formation, and dual gate formation; (2) N by a photolithography technique. Masking the channel type transistor region and introducing impurities into the P channel type transistor region; (3) forming a thin refractory metal or refractory metal silicide layer; A step of removing the refractory metal or refractory metal silicide layer together with a mask on the N-channel transistor region by lift-off method, (5) high concentration N
Forming a polysilicon layer into which a type impurity is introduced,
(6) A step of forming a gate pattern by a known photoengraving technique and etching technique, (7) a gate, a source and a drain region for each of the P-channel type transistor and the N-channel type transistor. A step of simultaneously performing ion implantation for formation.

【0012】[0012]

【作用】請求項1の発明によれば、デユアルゲ−トを有
する半導体装置において、デユアルゲ−トを構成するP
型およびN型の両ポリシリコンゲ−トの上層に高不純物
濃度を有するN型ポリシリコン層を設けて両ゲ−トを連
結したので、不純物吸い出しによるゲ−トの空乏化を防
ぎ、あわせてゲ−ト抵抗を低減した半導体装置を得るこ
とができる。
According to the first aspect of the present invention, in a semiconductor device having a dual gate, P constituting the dual gate is used.
Since the N-type polysilicon layer having a high impurity concentration is provided on the upper layers of both the N-type and N-type polysilicon gates to connect both the gates, depletion of the gates due to impurity extraction is prevented, and the gates are also combined. It is possible to obtain a semiconductor device having a reduced resistance.

【0013】請求項2の発明によれば、さらに前記N型
ポリシリコン層とデユアルゲ−トを構成するP型ゲ−ト
との間にのみ高融点金属層または高融点金属シリサイド
層を設けたので、請求項1の発明の効果に加えてPN接
合の存在によるPN障壁の発生を防止することができ
る。
According to the second aspect of the invention, the refractory metal layer or refractory metal silicide layer is further provided only between the N-type polysilicon layer and the P-type gate constituting the dual gate. In addition to the effect of the first aspect of the invention, it is possible to prevent the generation of the PN barrier due to the existence of the PN junction.

【0014】請求項3の発明によれば、さらに前記N型
ポリシリコン層の上に耐食性の高い高融点金属層または
高融点シリサイド層を設けたので請求項1、2の発明の
効果に加えて配線抵抗をさらに低減することができる。
According to the invention of claim 3, a refractory metal layer or refractory silicide layer having high corrosion resistance is further provided on the N-type polysilicon layer. The wiring resistance can be further reduced.

【0015】さらに請求項5の発明によれば、請求項2
乃至請求項4の半導体装置の製造方法において、P型ト
ランジスタへの不純物導入の際におけるN型トランジス
タ上のレジストを、その後工程での高融点金属層または
高融点シリサイド層のリフトオフ法による除去のための
レジストとしても用いることができるため、より少ない
工程による前記半導体装置の製造方法を提供することが
できる。
Further, according to the invention of claim 5, claim 2
5. The method for manufacturing a semiconductor device according to claim 4, wherein the resist on the N-type transistor at the time of introducing the impurities into the P-type transistor is removed by a lift-off method of the refractory metal layer or refractory silicide layer in a subsequent step. Since it can also be used as a resist for the above, it is possible to provide a method for manufacturing the semiconductor device with fewer steps.

【0016】[0016]

【実施例】【Example】

<実施例1>以下、本発明を好適な第1の実施例により
説明する。図1は、本発明の第1の実施例である半導体
装置を作製するための工程を示したものである。かかる
半導体装置を形成するための製造方法は以下のとおりで
ある。
<Embodiment 1> Hereinafter, the present invention will be described with reference to a preferred first embodiment. FIG. 1 shows a process for manufacturing a semiconductor device which is a first embodiment of the present invention. The manufacturing method for forming such a semiconductor device is as follows.

【0017】(1)既知の方法により、シリコン基板1
上にP型およびN型ウエルを形成し、素子分離のための
選択酸化膜2を形成する。次に、しきい値設定のための
シリコン基板1へのチャネルド−プを行い、その後ゲ−
ト酸化膜3を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン層4を1500〜2500Åの膜厚で成膜する
(図1(a))。
(1) By a known method, the silicon substrate 1
P-type and N-type wells are formed on the well, and a selective oxide film 2 for element isolation is formed. Next, channel doping to the silicon substrate 1 for threshold setting is performed, and then the gate is formed.
The oxide film 3 is formed. Subsequently, a polysilicon layer 4 for forming a dual gate is formed to a film thickness of 1500 to 2500Å (FIG. 1 (a)).

【0018】(2)続いて、その上部に高濃度のN型不
純物(例えばPまたはAs)を導入したポリシリコン層
5を形成する。例えばCVD法により、1×1020〜1×10
21/cm3のPを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層5
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する(図1(b))。
(2) Subsequently, a polysilicon layer 5 into which a high concentration N-type impurity (for example, P or As) is introduced is formed on the upper portion thereof. For example, by the CVD method, 1 × 10 20 to 1 × 10
Polysilicon layer with 21 / cm 3 P introduced simultaneously is 500-100
It is formed with a film thickness of 0Å. Furthermore, this polysilicon layer 5
In addition, by the known photoengraving technology and etching technology,
A top pattern is formed (FIG. 1 (b)).

【0019】(3)次に、P型チャネルトランジスタお
よびN型チャネルトランジスタのそれぞれについて、ゲ
−ト、ソ−ス、およびドレイン領域形成のためのイオン
注入を同時に行う。この時、P型チャネルトランジスタ
へのBF2イオンの注入エネルギ−は30〜80keV、注入ド
−ズ量は2×1015〜1×1016である。ここでポリシリコン
膜5は、導入されたN型不純物の濃度が高いので、かか
るP型不純物が導入されてもその導電型は変化しない。
一方、N型チャネルトランジスタへのAsイオンの注入
エネルギ−は40〜120keV、注入ド−ズ量は3×1015〜2×
1016/cm3である。さらに、ここでは不純物の活性化をR
TA(Rapid-Thermal-Anealing)法を用いて行う。この
時の条件は1000℃-10〜30secである(図1(c))。
(3) Next, for each of the P-type channel transistor and the N-type channel transistor, ion implantation for forming a gate, a source and a drain region is simultaneously performed. At this time, the implantation energy of BF 2 ions into the P-type channel transistor is 30 to 80 keV, and the implantation dose amount is 2 × 10 15 to 1 × 10 16 . Here, since the polysilicon film 5 has a high concentration of the introduced N-type impurities, its conductivity type does not change even if such P-type impurities are introduced.
On the other hand, the implantation energy of As ions into the N-type channel transistor is 40 to 120 keV, and the implantation dose is 3 × 10 15 to 2 ×.
It is 10 16 / cm 3 . Further, here, the activation of impurities is set to R
It performed using a TA (R apid- T hermal- A nealing ) method. The condition at this time is 1000 ° C. for 10 to 30 seconds (FIG. 1 (c)).

【0020】(4)以降、必要に応じてLDD構造とす
るためのサイドウオ−ル6を形成し、既知の方法を用い
て、層間膜、コンタクト、および配線層の形成を行うこ
とにより、所望のデユアルゲ−ト構造のトランジスタを
得る。(図1(d))
(4) After that, a side wall 6 for forming an LDD structure is formed if necessary, and an interlayer film, a contact, and a wiring layer are formed by a known method to obtain a desired structure. A transistor having a dual gate structure is obtained. (Fig. 1 (d))

【0021】以上の製造方法によって得られたトランジ
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のN型不純物を導入したポリシリコン層5がないものに
比べて約1/10の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ1桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
The characteristics of the transistor obtained by the above manufacturing method were evaluated. The result of measuring the gate contact resistance was 50 to 100 (Ωcm □). This value is about 1/10 of the value without the polysilicon layer 5 into which the high-concentration N-type impurity is introduced, and it can be seen that the gate contact resistance is reduced. Further, this value is about an order of magnitude larger than that of the polycide gate, but is a negligible difference in comparison with the wiring resistance in the semiconductor device based on the design rule of subharf micron to quarter micron.

【0022】また、本実施例の構成では、シリサイドに
よるゲ−ト不純物の吸い出しやシリサイドを介してのデ
ユアルゲ−ト間の相互拡散のような顕著な不純物拡散
(特にB)は起こり得ないのだが、P型ゲ−トとその上
層のN型不純物を導入したポリシリコン層間での不純物
の拡散(特にB)については懸念があるため、その確認
も行った。本実施例のゲ−ト中の不純物のSIMS分析
を行ったところ、P型注入領域(N型不純物を導入した
ポリシリコン層とP型ゲ−ト界面およびP型ゲ−トとシ
リコン酸化膜の界面近傍を含む)のB濃度は0.5〜1.5×
1020/cm3程度であった。
Further, in the structure of this embodiment, remarkable impurity diffusion (particularly B) such as suction of gate impurities by silicide and mutual diffusion between dual gates through silicide cannot occur. Since there is concern about the diffusion of impurities (particularly B) between the P-type gate and the polysilicon layer in which the N-type impurity of the upper layer is introduced, its confirmation was also performed. When SIMS analysis of impurities in the gate of this example was performed, it was found that the P-type implantation region (the interface between the polysilicon layer doped with N-type impurities and the P-type gate and between the P-type gate and the silicon oxide film). B concentration (including near interface) is 0.5 to 1.5 ×
It was about 10 20 / cm 3 .

【0023】また、基板への不純物の突き抜けも見られ
ず、N型不純物を導入したポリシリコン層領域へのBの
拡散も見られなかった。これは、N型不純物を導入した
ポリシリコン層領域のP(Asでも同じ)による抑制効
果だと考えられ、すなわち、B不足による顕著なゲ−ト
空乏化の発生が抑制されているものと考えることができ
る。しかし、P型トランジスタのゲ−ト空乏化をより回
避するためには、P+ゲ−ト作成のためのB注入をゲ−
トパタ−ン形成前に予めを行っておくのが好ましい。こ
れによって、写真製版工程が一回増加するが、ソ−ス/
ドレイン作成のための不純物注入エネルギ−およびド−
ズ量を最小とすることができ、ソ−ス/ドレインを浅い
接合とできるからである。
No penetration of impurities into the substrate was observed, and no diffusion of B into the polysilicon layer region into which the N-type impurity was introduced was observed. This is considered to be the suppressing effect by P (the same applies to As) in the polysilicon layer region into which the N-type impurity has been introduced, that is, the occurrence of remarkable gate depletion due to B deficiency is suppressed. be able to. However, in order to avoid the gate depletion of the P-type transistor, B implantation for P + gate formation is performed.
It is preferable to do this before forming the top pattern. This increases the photolithography process once, but
Impurity implantation energy and drain for drain formation
This is because the amount of gap can be minimized and the source / drain can have a shallow junction.

【0024】さらに、P型層とその上層のN型層間のP
N障壁(PN接合による空乏層)を評価した。上層にN
型層を設けないでその他の条件を同一にして製作した単
体のP型トランジスタおよびN型トランジスタと本実施
例のそれぞれとの比較を行った。その結果、N型トラン
ジスタ特性に差異はなく、P型トランジスタにおいて
は、しきい値電圧の差が0.1〜0.2V程度であった。この
差異は、製造プロセス条件の最適化により、吸収できる
程度の問題とならないものであり、以上によって、本発
明の効果である顕著なPN障壁およびゲ−トの空乏化の
回避がなされていることが確認された。
Further, the P between the P-type layer and the N-type layer above it.
The N barrier (depletion layer due to the PN junction) was evaluated. N on the upper layer
Comparison was made between a single P-type transistor and an N-type transistor, which were manufactured under the same conditions except that the mold layer was not provided, and this example. As a result, there was no difference in N-type transistor characteristics, and in the P-type transistor, the difference in threshold voltage was about 0.1 to 0.2V. This difference does not cause a problem of absorption degree by optimizing the manufacturing process conditions, and thus, the remarkable PN barrier and gate depletion which are the effects of the present invention are avoided. Was confirmed.

【0025】<実施例2>以下、本発明を好適な第2の
実施例を用いて説明する。図2は、本発明である第2の
実施例の半導体装置をを作製するための工程を示したも
のである。かかる半導体装置を形成するための製造方法
は以下のとおりである。
<Second Embodiment> The present invention will be described below with reference to a preferred second embodiment. FIG. 2 shows steps for manufacturing a semiconductor device according to the second embodiment of the present invention. The manufacturing method for forming such a semiconductor device is as follows.

【0026】(1)既知の方法により、シリコン基板1
上にP型およびN型ウエルを形成し、素子分離のための
選択酸化膜2を形成する。次に、しきい値設定のための
シリコン基板1へのチャネルド−プを行い、その後ゲ−
ト酸化膜3を形成する。続いて、デユアルゲ−ト形成用
のポリシリコン膜4を1500〜2500Åの膜厚で成膜する
(図2(a))。
(1) By a known method, the silicon substrate 1
P-type and N-type wells are formed on the well, and a selective oxide film 2 for element isolation is formed. Next, channel doping to the silicon substrate 1 for threshold setting is performed, and then the gate is formed.
The oxide film 3 is formed. Then, a polysilicon film 4 for forming a dual gate is formed with a film thickness of 1500 to 2500Å (FIG. 2A).

【0027】(2)次に、既知の写真製版技術を用いて
N型領域上にレジスト9を形成後、Pチャネル型トラン
ジスタのP型ゲ−ト作成のための不純物の注入を行う。
ここでは、Bを注入エネルギ−10〜30keV、ド-ズ量3〜5
×1015/cm3注入する(図2(b))。
(2) Next, a resist 9 is formed on the N-type region using a known photolithography technique, and then impurities are implanted to form the P-type gate of the P-channel transistor.
Here, B is an injection energy of 10 to 30 keV and a dose amount of 3 to 5
Inject x10 15 / cm 3 (Fig. 2 (b)).

【0028】(3)続いて、薄い高融点金属または高融
点金属シリサイド層10を形成する。ここでは、WSi
をスパッタ法により、200Å程度の膜厚で形成する(図
2(c))。この層は、両ゲ−トの連結のためのものでは
なく、P型ゲ−トとその上層のN型層と間にPN障壁
(PN接合)が形成されることを防止するためのもので
ある。
(3) Subsequently, a thin refractory metal or refractory metal silicide layer 10 is formed. Here, WSi
Is formed with a film thickness of about 200 Å by the sputtering method (FIG. 2C). This layer is not for connecting both gates, but for preventing formation of a PN barrier (PN junction) between the P-type gate and the N-type layer above it. is there.

【0029】(4)その後、N型領域上部の前記高融点
金属あるいは高融点金属シリサイド層9(ここでは、W
Si層)を、リフトオフ法により除去する(図2
(d))。この工程における、N型領域上部の薄い前記高
融点金属あるいは高融点金属シリサイド層9の除去方法
については、前記レジストを作成する前に当該薄膜を作
成後、既知の写真製版技術によりP型トランジスタ領域
上にレジストパタ−ンを形成後、これをマスクとしてN
型トランジスタ領域上部の高融点金属あるいは高融点金
属シリサイド層をエッチング除去する方法によっても良
い。かかる方法の方が一般的であるが、ここでは、レジ
スト9がP型ゲ−トへの不純物注入用にも使え、写真製
版工程が少なくてすむ上記の方法を採用している。な
お、このリフトオフ法は、薄い膜に対し有効である。
(4) After that, the refractory metal or refractory metal silicide layer 9 (here, W
The Si layer) is removed by the lift-off method (FIG. 2).
(d)). Regarding the method of removing the thin refractory metal or refractory metal silicide layer 9 that is thin in the upper portion of the N-type region in this step, after forming the thin film before forming the resist, the P-type transistor region is formed by a known photoengraving technique. After forming a resist pattern on the top, use this as a mask for N
Alternatively, the refractory metal or refractory metal silicide layer above the type transistor region may be removed by etching. Although such a method is more common, the method described above is employed here because the resist 9 can be used for implanting impurities into the P-type gate and the photolithography process can be reduced. The lift-off method is effective for thin films.

【0030】(5)続いて、その上部に高濃度のN型不
純物(例えばPまたはAs)を導入したポリシリコン層
5を形成する。例えばCVD法により、1×1020〜1×10
21/cm3のPを同時に導入したポリシリコン層を500〜100
0Åの膜厚で形成する。さらに、このポリシリコン層5
に、既知の写真製版技術、エッチング技術により、ゲ−
トパタ−ンを形成する(図2(e))。
(5) Subsequently, a polysilicon layer 5 into which a high concentration N-type impurity (for example, P or As) is introduced is formed on the upper portion thereof. For example, by the CVD method, 1 × 10 20 to 1 × 10
Polysilicon layer with 21 / cm 3 P introduced simultaneously is 500-100
It is formed with a film thickness of 0Å. Furthermore, this polysilicon layer 5
In addition, by the known photoengraving technology and etching technology,
A top pattern is formed (FIG. 2 (e)).

【0031】(6)最後に、Pチャネル型トランジスタ
およびN型チャネルトランジスタのそれぞれについて、
ゲ−ト、ソ−ス、およびドレイン領域形成のためのイオ
ン注入を同時に行う。この時、Pチャネル型トランジス
タへのBF2イオンの注入エネルギ−は20〜30kev、注入
ド−ズ量は3×1015/cm3である。一方、Nチャネル型ト
ランジスタへのPイオンの注入エネルギ−は30〜40ke
v、注入ド−ズ量は5×1015/cm3である。 さらに不純物
の活性化をRTA法を用いて行う。この時の条件は1000
℃-10〜30secである。その後、必要に応じてLDD構造
とするためのサイドウオ−ル6を形成し、既知の方法を
用いて、層間膜、コンタクト、および配線層の形成を行
うことにより、所望のデユアルゲ−ト構造のトランジス
タを得る(図2(f))。
(6) Finally, for each of the P-channel type transistor and the N-type channel transistor,
Ion implantation for gate, source, and drain region formation is performed simultaneously. At this time, the implantation energy of BF 2 ions into the P-channel type transistor is 20 to 30 kev, and the implantation dose amount is 3 × 10 15 / cm 3 . On the other hand, the implantation energy of P ions into the N-channel transistor is 30 to 40 ke.
v, injection dose is 5 × 10 15 / cm 3 . Further, activation of impurities is performed by using the RTA method. The condition at this time is 1000
C is -10 to 30 seconds. After that, a side wall 6 for forming an LDD structure is formed, if necessary, and an interlayer film, a contact, and a wiring layer are formed by a known method to form a transistor having a desired dual gate structure. Is obtained (FIG. 2 (f)).

【0032】以上の製造方法によって得られたトランジ
スタの特性を評価した。ゲ−トコンタクト抵抗を測定し
た結果、50〜100(Ωcm□)であった。この値は、高濃度
のN型不純物を導入したポリシリコン層5がないものに
比べて約1/10の値であり、ゲ−トコンタクト抵抗の
低減がなされていることがわかる。さらにこの値は、ポ
リサイドゲ−トに比べ1桁程度大きいが、サブハ−フミ
クロンからクオ−タミクロンのデザインル−ルによる半
導体装置においては、配線抵抗に比べ無視できる差異で
ある。
The characteristics of the transistor obtained by the above manufacturing method were evaluated. The result of measuring the gate contact resistance was 50 to 100 (Ωcm □). This value is about 1/10 of the value without the polysilicon layer 5 into which the high-concentration N-type impurity is introduced, and it can be seen that the gate contact resistance is reduced. Further, this value is about an order of magnitude larger than that of the polycide gate, but is a negligible difference in comparison with the wiring resistance in the semiconductor device based on the design rule of subharf micron to quarter micron.

【0033】次に、ゲ−ト中の不純物のSIMS分析を
行ったところ、P型注入領域(P型ゲ−トとシリコン酸
化膜の界面近傍を含む)のB濃度は、0.8〜2×1020/cm3
程度となり、ゲ−トB注入により、ゲ−ト空乏化の懸念
が一層低減されている。また、実施例1と同様に基板へ
の不純物突き抜けも殆ど見られず、N型領域へのBの拡
散も見られなかった。次に、本実施例のトランジスタの
特性と、上層にN型層を設けずにその他の作成条件を同
一にして得た単体のPチャネル型トランジスタおよびN
チャネル型トランジスタの特性とを比較したところ、共
に差異は見られなかった。すなわち、高融点金属あるい
は高融点金属シリサイド層の存在により、実施例1に比
較してゲ−ト空乏化がより改善されるとともに、PN障
壁(PN接合)形成の防止が十分に図られていることが
確認された。
Next, SIMS analysis of impurities in the gate revealed that the B concentration in the P-type implantation region (including the vicinity of the interface between the P-type gate and the silicon oxide film) was 0.8 to 2 × 10. 20 / cm 3
As a result, gate B implantation further reduces the concern of gate depletion. Further, similar to Example 1, almost no penetration of impurities into the substrate was observed, and no diffusion of B into the N-type region was observed. Next, the characteristics of the transistor of this example and the single P-channel transistor and N obtained by making the other forming conditions the same without providing the N-type layer as the upper layer and the N-type transistor
When compared with the characteristics of the channel type transistor, no difference was found. That is, due to the presence of the refractory metal or the refractory metal silicide layer, the gate depletion is further improved as compared with the first embodiment, and the PN barrier (PN junction) formation is sufficiently prevented. It was confirmed.

【0034】<実施例3>以下、本発明を好適な第3の
実施例を用いて説明する。図3は、本発明である半導体
装置を示したものである。かかる半導体装置を形成する
ための製造方法は以下のとおりである。
<Third Embodiment> The present invention will be described below with reference to a preferred third embodiment. FIG. 3 shows a semiconductor device according to the present invention. The manufacturing method for forming such a semiconductor device is as follows.

【0035】(1)実施例2と同様の方法により、シリ
コン基板1上へのP型およびN型ウエルの形成から、N
型領域上部の前期高融点金属あるいは高融点金属シリサ
イド層10の除去までの工程を行う(図3(a)〜
(d))。
(1) From the formation of P-type and N-type wells on the silicon substrate 1 by the same method as in Example 2, N-type wells are formed.
Processes up to the removal of the refractory metal or refractory metal silicide layer 10 on the upper part of the mold region are performed (FIG. 3A to FIG.
(d)).

【0036】(2)続いて、実施例2と同様の方法によ
り、その上部に高濃度のN型不純物(例えばPまたはA
s)を導入したポリシリコン層5を形成する。さらにそ
の上層にスパッタ、CVD法等により高融点金属または
高融点金属シリサイド層11(例えばWSix)を形成
した後、既知の写真製版技術、エッチング技術により、
ゲ−トパタ−ンを形成する(図3(e))。
(2) Then, in the same manner as in Example 2, a high concentration N-type impurity (for example, P or A) is formed on the upper portion thereof.
A polysilicon layer 5 containing s) is formed. Further, after forming a refractory metal or refractory metal silicide layer 11 (for example, WSix) on the upper layer by sputtering, a CVD method or the like, by a known photoengraving technique or etching technique,
A gate pattern is formed (FIG. 3 (e)).

【0037】(3)最後に、実施例2と同様の方法によ
り、Pチャネル型トランジスタおよびN型チャネルトラ
ンジスタのそれぞれについて、ゲ−ト、ソ−ス、および
ドレイン領域形成のためのイオン注入を同時に行う。そ
の後、必要に応じてLDD構造とするためのサイドウオ
−ル6を形成し、既知の方法を用いて、層間膜、コンタ
クト、および配線層の形成を行うことにより、所望のデ
ユアルゲ−ト構造のトランジスタを得る(図3(f))。
(3) Finally, the ion implantation for forming the gate, source and drain regions is simultaneously performed for each of the P-channel type transistor and the N-type channel transistor by the same method as in the second embodiment. To do. After that, a side wall 6 for forming an LDD structure is formed, if necessary, and an interlayer film, a contact, and a wiring layer are formed by a known method to form a transistor having a desired dual gate structure. Is obtained (FIG. 3 (f)).

【0038】以上の製造方法によって得られた半導体装
置のゲ−ト抵抗は、実施例2の半導体装置に比べさらに
約1/10となった。すなわち、ゲ−トコンタクト抵抗
は、注入ゲ−トのみの場合に比べて2桁程度改善されて
いる。また、トランジスタの特性は実施例2のものとほ
ぼ同じであり、ゲ−ト空乏化やPN障壁は十分防止され
ていることが確認された。この様に、実施例3の発明で
は、中間層であるN型不純物の高濃度層がそのバリアと
して働き、高融点金属シリサイド(WSi等)を直接注
入ゲ−ト間(デユアルゲ−ト)の連結に用いていないた
め、ゲ−ト電極からの不純物の吸い出し等の問題はな
い。 この半導体装置の効果は、クオ−タミクロン以下
のデザインル−ルの集積回路における高速化の技術とし
て特に顕著であると期待される。
The gate resistance of the semiconductor device obtained by the above manufacturing method was about 1/10 of that of the semiconductor device of the second embodiment. That is, the gate contact resistance is improved by about two orders of magnitude as compared with the case where only the implantation gate is used. Further, the characteristics of the transistor were almost the same as those of the second embodiment, and it was confirmed that the gate depletion and the PN barrier were sufficiently prevented. As described above, in the invention of the third embodiment, the high-concentration layer of the N-type impurity, which is the intermediate layer, functions as a barrier, and the refractory metal silicide (WSi or the like) is directly injected between the gates (dual gate). Since it is not used for the above, there is no problem such as absorption of impurities from the gate electrode. The effect of this semiconductor device is expected to be particularly remarkable as a technique for increasing the speed in an integrated circuit of a design rule of quarter micron or less.

【0039】いずれの実施例においても、記載した製造
方法は、本発明の半導体装置を得る一例であって、これ
らに限るものではない。すなわち、上述した実施例に記
載されるものは本発明の趣旨を逸脱しない範囲で自由に
組合せることが可能である。
In any of the embodiments, the manufacturing method described above is an example for obtaining the semiconductor device of the present invention, and is not limited to these. That is, the components described in the above-mentioned embodiments can be freely combined without departing from the spirit of the present invention.

【0040】[0040]

【発明の効果】以上のように、請求項1に記載した本発
明の半導体装置によれば、狭チャネル効果の防止に効果
的なデユアルゲ−ト構造を有する半導体装置において、
ゲ−トからの不純物吸い出しや不純物の拡散によるゲ−
トの空乏化を防止することができる。それによってゲ−
ト抵抗、ゲ−トコンタクト抵抗を低減することができる
ため、デバイスの高速化を図ることができる。また請求
項2に記載した本発明によれば、ゲ−トの空乏化をより
確実に防止することができるとともに、デユアルゲ−ト
間のPN障壁(PN接合の空乏層)の形成を防止するこ
とができるため、トランジスタ特性の向上を図ることが
できる。さらに請求項3に記載した本発明によれば、上
記の効果をより高めた半導体装置を得ることができるた
め、トランジスタ特性の一層の向上を図ることができ
る。加えて請求項5の発明によれば、請求項2乃至請求
項4の半導体装置の製造方法において、P型トランジス
タへの不純物導入の際におけるN型トランジスタ上のレ
ジストを、その後工程での高融点金属層または高融点シ
リサイド層のリフトオフ法による除去のためのレジスト
としても用いることができるため、より少ない工程によ
る前記半導体装置の製造方法を提供することができる。
すなわち、以上の本発明によって、高集積、高速度およ
び高信頼性を実現する半導体装置を提供することができ
る。
As described above, according to the semiconductor device of the present invention described in claim 1, in the semiconductor device having the dual gate structure effective for preventing the narrow channel effect,
Gate by sucking out impurities from the gate or diffusing impurities
Depletion can be prevented. By this
Since the gate resistance and the gate contact resistance can be reduced, the speed of the device can be increased. Further, according to the present invention described in claim 2, depletion of the gate can be prevented more reliably, and formation of a PN barrier between the dual gates (depletion layer of the PN junction) is prevented. Therefore, the transistor characteristics can be improved. Furthermore, according to the present invention as set forth in claim 3, a semiconductor device further enhancing the above effects can be obtained, so that the transistor characteristics can be further improved. In addition, according to the invention of claim 5, in the method of manufacturing a semiconductor device according to any one of claims 2 to 4, the resist on the N-type transistor at the time of introducing impurities into the P-type transistor has a high melting point in a subsequent step. Since it can also be used as a resist for removing the metal layer or the refractory silicide layer by the lift-off method, it is possible to provide a method for manufacturing the semiconductor device with fewer steps.
That is, according to the present invention described above, it is possible to provide a semiconductor device that achieves high integration, high speed, and high reliability.

【0041】[0041]

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の第1の実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.

【図2】本発明の第2の実施例を示す断面図である。FIG. 2 is a sectional view showing a second embodiment of the present invention.

【図3】本発明の第3の実施例を示す断面図である。FIG. 3 is a sectional view showing a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 選択酸化膜 3 ゲ−ト酸化膜 4 ポリシリコン膜 5 N型不純物を導入したポリシリコン
膜 6 サイドウオ−ル 9 レジスト 10、11 高融点金属または高融点金属シリサ
イド層
1 Silicon Substrate 2 Selective Oxide Film 3 Gate Oxide Film 4 Polysilicon Film 5 Polysilicon Film with N-type Impurity 6 Sidewall 9 Resist 10, 11 Refractory Metal or Refractory Metal Silicide Layer

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】P型ポリシリコンのゲ−ト電極をもつPチ
ャネル型トランジスタとN型ポリシリコンのゲ−ト電極
をもつNチャネル型トランジスタからなる半導体装置に
おいて、当該P型およびN型ゲ−トの上層に高不純物濃
度を有するN型ポリシリコン層を具備し、当該P型およ
びN型の両ゲ−トを連結していることを特徴とする半導
体装置。
1. A semiconductor device comprising a P-channel type transistor having a P-type polysilicon gate electrode and an N-channel type transistor having an N-type polysilicon gate electrode. A semiconductor device comprising an N-type polysilicon layer having a high impurity concentration as an upper layer of the gate and connecting both the P-type gate and the N-type gate.
【請求項2】前記N型ポリシリコン層と前記P型ゲ−ト
との間にのみ高融点金属層または高融点金属シリサイド
層を有することを特徴とする請求項1に記載の半導体装
置。
2. A semiconductor device according to claim 1, wherein a refractory metal layer or a refractory metal silicide layer is provided only between the N-type polysilicon layer and the P-type gate.
【請求項3】前記N型ポリシリコン層の上に耐食性の高
い高融点金属層または高融点シリサイド層を有すること
を特徴とする請求項1または請求項2に記載の半導体装
置。
3. The semiconductor device according to claim 1, further comprising a refractory metal layer or a refractory silicide layer having high corrosion resistance on the N-type polysilicon layer.
【請求項4】前記N型ポリシリコン層の濃度(キャリア
濃度)は、1×1020〜1×1021/cm3であることを特徴とす
る請求項1乃至請求項3に記載の半導体装置。
4. The semiconductor device according to claim 1, wherein the concentration (carrier concentration) of the N-type polysilicon layer is 1 × 10 20 to 1 × 10 21 / cm 3. .
【請求項5】以下の工程を有することを特徴とする半導
体装置の製造方法。 (1)シリコン基板上へのウエル形成、素子分離、チャ
ネルド−プ、ゲ−ト酸化膜形成、およびデユアルゲ−ト
形成用のポリシリコン膜を形成する工程、 (2)写真製版技術により、Nチャネル型トランジスタ
領域をマスクし、Pチャネル型トランジスタ領域に不純
物を導入する工程、 (3)薄い高融点金属または高融点金属シリサイド層を
形成する工程、 (4)Nチャネル型トランジスタ領域上の前記高融点金
属あるいは高融点金属シリサイド層を、Nチャネル型ト
ランジスタ領域上のマスクとともにリフトオフ法により
除去する工程、 (5)高濃度のN型不純物を導入したポリシリコン層を
形成する工程、 (6)既知の写真製版技術、エッチング技術により、ゲ
−トパタ−ンを形成する工程、 (7)Pチャネル型トランジスタおよびNチャネル型ト
ランジスタのそれぞれについて、ゲ−ト、ソ−ス、およ
びドレイン領域形成のためのイオン注入を同時に行う工
程。
5. A method of manufacturing a semiconductor device, comprising the following steps. (1) A step of forming a polysilicon film for well formation, element isolation, channel doping, gate oxide film formation, and dual gate formation on a silicon substrate, (2) N by photolithography Masking the channel type transistor region and introducing impurities into the P channel type transistor region; (3) forming a thin refractory metal or refractory metal silicide layer; A step of removing the melting point metal or the refractory metal silicide layer together with a mask on the N-channel type transistor region by a lift-off method; (5) a step of forming a polysilicon layer into which a high concentration N-type impurity is introduced; Forming a gate pattern by the photoengraving technology and etching technology of (7) P-channel transistor and For each channel transistors, gate - DOO, source - scan, and simultaneously process the ion implantation for the drain regions.
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