JPH08340244A - 出力インターフェース回路 - Google Patents
出力インターフェース回路Info
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- JPH08340244A JPH08340244A JP7147356A JP14735695A JPH08340244A JP H08340244 A JPH08340244 A JP H08340244A JP 7147356 A JP7147356 A JP 7147356A JP 14735695 A JP14735695 A JP 14735695A JP H08340244 A JPH08340244 A JP H08340244A
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Abstract
(57)【要約】
【目的】 異なる電源電圧を与えても同一の飽和出力電
流値を満足する出力インターフェース回路を提供する。 【構成】 半導体集積回路に内蔵され半導体集積回路の
外部へ信号を出力するもので、並列的に設けた複数個の
駆動トランジスタＱP1，ＱP2；ＱN1，ＱN2からなる出力
バッファＢＦ1 を有している。この出力バッファＢＦ1
は、電源電圧の高低に応じて動作する駆動トランジスタ
数が１または複数個に変化する。駆動トランジスタ数の
変更は、電源電圧を検出する電源電圧検出回路ＫＥ1 ，
ＫＥ2 の検出出力に基づきセレクタＭＵＸ1 ，ＭＵＸ2
が行う。この結果、電源電圧の高低にかかわらず出力バ
ッファＢＦ1 の飽和出力電流値が同一となる。
流値を満足する出力インターフェース回路を提供する。 【構成】 半導体集積回路に内蔵され半導体集積回路の
外部へ信号を出力するもので、並列的に設けた複数個の
駆動トランジスタＱP1，ＱP2；ＱN1，ＱN2からなる出力
バッファＢＦ1 を有している。この出力バッファＢＦ1
は、電源電圧の高低に応じて動作する駆動トランジスタ
数が１または複数個に変化する。駆動トランジスタ数の
変更は、電源電圧を検出する電源電圧検出回路ＫＥ1 ，
ＫＥ2 の検出出力に基づきセレクタＭＵＸ1 ，ＭＵＸ2
が行う。この結果、電源電圧の高低にかかわらず出力バ
ッファＢＦ1 の飽和出力電流値が同一となる。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体集
積回路において、内部の中間ノードと出力用ボンディン
グパッドとの間に設けられる出力インターフェース回路
に関するものである。特に、異電源のインタフェースを
持つシステムにおいて、同一ＬＳＩで多種の電源間イン
タフェース、例えばＰＣＩバッファやＰＣＭＣＩＡイン
タフェースのようなプラグアンドプレイにも代表される
５Ｖ，３Ｖ混在のシステムインタフェースを実現するこ
とができる出力インターフェース回路に係る。
積回路において、内部の中間ノードと出力用ボンディン
グパッドとの間に設けられる出力インターフェース回路
に関するものである。特に、異電源のインタフェースを
持つシステムにおいて、同一ＬＳＩで多種の電源間イン
タフェース、例えばＰＣＩバッファやＰＣＭＣＩＡイン
タフェースのようなプラグアンドプレイにも代表される
５Ｖ，３Ｖ混在のシステムインタフェースを実現するこ
とができる出力インターフェース回路に係る。
【０００２】
【従来の技術】従来のこの種の出力インターフェース回
路の例を図２に示す。図２において、ＩＮはＬＳＩにお
ける内部の中間ノードである。ＯＵＴは上記ＬＳＩにお
ける外部との接続用の出力用ボンディングパッドであ
る。ＶUNは例えば３Ｖと５Ｖとに電源電圧が切り換わる
３Ｖ／５Ｖ切換電源である。
路の例を図２に示す。図２において、ＩＮはＬＳＩにお
ける内部の中間ノードである。ＯＵＴは上記ＬＳＩにお
ける外部との接続用の出力用ボンディングパッドであ
る。ＶUNは例えば３Ｖと５Ｖとに電源電圧が切り換わる
３Ｖ／５Ｖ切換電源である。
【０００３】ＬＶ1 はレベルシフタであり、中間ノード
ＩＮから入力端子Ａに加えられる入力信号のレベル（３
Ｖまたは５Ｖ）を３Ｖ／５Ｖ切換電源ＶUNのレベルに変
換するもので、例えば３Ｖ／５Ｖ切換電源ＶUNが５Ｖで
あるときに、３Ｖの入力信号を５Ｖの出力信号に変換す
る。５Ｖの入力信号はそのまま５Ｖの出力信号となる。
また、３Ｖ／５Ｖ切換電源ＶUNが３Ｖであるときに、５
Ｖの入力信号を３Ｖの出力信号に変換する。３Ｖの入力
信号はそのまま３Ｖの出力信号となる。
ＩＮから入力端子Ａに加えられる入力信号のレベル（３
Ｖまたは５Ｖ）を３Ｖ／５Ｖ切換電源ＶUNのレベルに変
換するもので、例えば３Ｖ／５Ｖ切換電源ＶUNが５Ｖで
あるときに、３Ｖの入力信号を５Ｖの出力信号に変換す
る。５Ｖの入力信号はそのまま５Ｖの出力信号となる。
また、３Ｖ／５Ｖ切換電源ＶUNが３Ｖであるときに、５
Ｖの入力信号を３Ｖの出力信号に変換する。３Ｖの入力
信号はそのまま３Ｖの出力信号となる。
【０００４】ＱP1は、ソースを３Ｖ／５Ｖ切換電源ＶUN
に接続し、ドレインを出力用ボンディングパッドＯＵＴ
に接続し、ゲートをレベルシフタＬＶ1 の出力端子Ｙに
接続したＰチャネルＭＯＳトランジスタである。Ｑ
N1は、ソースを接地し、ドレインを出力用ボンディング
パッドＯＵＴに接続し、ゲートをレベルシフタＬＶ1 の
出力端子Ｙに接続したＮチャネルＭＯＳトランジスタで
あり、これら出力バッファＢＦ2 を構成している。
に接続し、ドレインを出力用ボンディングパッドＯＵＴ
に接続し、ゲートをレベルシフタＬＶ1 の出力端子Ｙに
接続したＰチャネルＭＯＳトランジスタである。Ｑ
N1は、ソースを接地し、ドレインを出力用ボンディング
パッドＯＵＴに接続し、ゲートをレベルシフタＬＶ1 の
出力端子Ｙに接続したＮチャネルＭＯＳトランジスタで
あり、これら出力バッファＢＦ2 を構成している。
【０００５】この出力インターフェース回路は、図２の
回路構成からも明らかなように、例えば５Ｖ時と３Ｖ時
では、出力バッファＢＦ2 が別々の飽和出力電流値が定
義された状態で使用されていた。
回路構成からも明らかなように、例えば５Ｖ時と３Ｖ時
では、出力バッファＢＦ2 が別々の飽和出力電流値が定
義された状態で使用されていた。
【０００６】
【発明が解決しようとする課題】上記の従来の出力イン
ターフェース回路においては、５Ｖ，３Ｖ混在のセット
の場合、飽和出力電流値の規定が電圧によってまちまち
になってしまい、ＬＳＩ相互間の動作保証をすることが
困難となってきている。この出力インターフェース回路
は、例えば５Ｖ時に出力バッファＢＦ2 の飽和出力電流
値（駆動能力）が１０ｍＡと規定されているとすると、
同一ＬＳＩで３Ｖ時には、飽和出力電流値は電圧の約二
乗に比例するため、約（３2 ÷５2 ）×１０＝３．６ｍ
Ａと変化してしまう。
ターフェース回路においては、５Ｖ，３Ｖ混在のセット
の場合、飽和出力電流値の規定が電圧によってまちまち
になってしまい、ＬＳＩ相互間の動作保証をすることが
困難となってきている。この出力インターフェース回路
は、例えば５Ｖ時に出力バッファＢＦ2 の飽和出力電流
値（駆動能力）が１０ｍＡと規定されているとすると、
同一ＬＳＩで３Ｖ時には、飽和出力電流値は電圧の約二
乗に比例するため、約（３2 ÷５2 ）×１０＝３．６ｍ
Ａと変化してしまう。
【０００７】したがって、この発明の目的は、異なる電
源電圧を与えても同一の飽和出力電流値を満足する出力
インターフェース回路を提供することである。
源電圧を与えても同一の飽和出力電流値を満足する出力
インターフェース回路を提供することである。
【０００８】
【課題を解決するための手段】請求項１記載の出力イン
ターフェース回路は、半導体集積回路に内蔵され半導体
集積回路の外部へ信号を出力するもので、並列的に設け
た複数個の駆動トランジスタを有する出力バッファと、
電源電圧の高低を検出する電源電圧検出回路と、この電
源電圧検出回路の検出出力に基づき動作させる駆動トラ
ンジスタ数を電源電圧の高低に応じて１または複数個に
変化させて電源電圧の高低にかかわらず出力バッファの
飽和出力電流値が同一となるように制御する制御回路と
を備えている。
ターフェース回路は、半導体集積回路に内蔵され半導体
集積回路の外部へ信号を出力するもので、並列的に設け
た複数個の駆動トランジスタを有する出力バッファと、
電源電圧の高低を検出する電源電圧検出回路と、この電
源電圧検出回路の検出出力に基づき動作させる駆動トラ
ンジスタ数を電源電圧の高低に応じて１または複数個に
変化させて電源電圧の高低にかかわらず出力バッファの
飽和出力電流値が同一となるように制御する制御回路と
を備えている。
【０００９】請求項２記載の出力インターフェース回路
は、半導体集積回路に内蔵され半導体集積回路の外部へ
信号を出力するものであり、出力バッファと、第１およ
び第２のレベルシフタと、第１および第２のセレクタ
と、第１および第２の電圧検出回路とを備えている。出
力バッファは、高電圧および低電圧に切り換わる高電圧
／低電圧切換電源にソースを接続しドレインを出力用ボ
ンディングパッドに接続した第１のＰチャネルＭＯＳト
ランジスタと、ソースを接地しドレインを出力用ボンデ
ィングパッドに接続した第１のＮチャネルＭＯＳトラン
ジスタと、低電圧単一電源にソースを接続しドレインを
出力用ボンディングパッドに接続した第２のＰチャネル
ＭＯＳトランジスタと、ソースを接地しドレインを出力
用ボンディングパッドに接続した第２のＮチャネルＭＯ
Ｓトランジスタとからなる。
は、半導体集積回路に内蔵され半導体集積回路の外部へ
信号を出力するものであり、出力バッファと、第１およ
び第２のレベルシフタと、第１および第２のセレクタ
と、第１および第２の電圧検出回路とを備えている。出
力バッファは、高電圧および低電圧に切り換わる高電圧
／低電圧切換電源にソースを接続しドレインを出力用ボ
ンディングパッドに接続した第１のＰチャネルＭＯＳト
ランジスタと、ソースを接地しドレインを出力用ボンデ
ィングパッドに接続した第１のＮチャネルＭＯＳトラン
ジスタと、低電圧単一電源にソースを接続しドレインを
出力用ボンディングパッドに接続した第２のＰチャネル
ＭＯＳトランジスタと、ソースを接地しドレインを出力
用ボンディングパッドに接続した第２のＮチャネルＭＯ
Ｓトランジスタとからなる。
【００１０】第１のレベルシフタは、高電圧／低電圧切
換電源に電源入力端子を接続し半導体集積回路の内部の
中間ノードに入力端子を接続し第１のＰチャネルＭＯＳ
トランジスタのゲートに出力端子を接続している。第２
のレベルシフタは、高電圧／低電圧切換電源に電源入力
端子を接続し半導体集積回路の内部の中間ノードに入力
端子を接続し第１のＮチャネルＭＯＳトランジスタのゲ
ートに出力端子を接続している。
換電源に電源入力端子を接続し半導体集積回路の内部の
中間ノードに入力端子を接続し第１のＰチャネルＭＯＳ
トランジスタのゲートに出力端子を接続している。第２
のレベルシフタは、高電圧／低電圧切換電源に電源入力
端子を接続し半導体集積回路の内部の中間ノードに入力
端子を接続し第１のＮチャネルＭＯＳトランジスタのゲ
ートに出力端子を接続している。
【００１１】第１のセレクタは、低電圧単一電源に電源
入力端子を接続し半導体集積回路の内部の中間ノードに
一方の入力端子を接続し低電圧単一電源に他方の入力端
子を接続し第１のＰチャネルＭＯＳトランジスタのゲー
トに出力端子を接続している。第２のセレクタは、低電
圧単一電源に電源入力端子を接続し半導体集積回路の内
部の中間ノードに一方の入力端子を接続し他方の入力端
子を開放または接地し第１のＮチャネルＭＯＳトランジ
スタのゲートに出力端子を接続している。
入力端子を接続し半導体集積回路の内部の中間ノードに
一方の入力端子を接続し低電圧単一電源に他方の入力端
子を接続し第１のＰチャネルＭＯＳトランジスタのゲー
トに出力端子を接続している。第２のセレクタは、低電
圧単一電源に電源入力端子を接続し半導体集積回路の内
部の中間ノードに一方の入力端子を接続し他方の入力端
子を開放または接地し第１のＮチャネルＭＯＳトランジ
スタのゲートに出力端子を接続している。
【００１２】第１の電源電圧検出回路は、高電圧／低電
圧切換電源の電圧を検出して第１のセレクタのセレクト
端子へセレクト信号として供給する。第２の電源電圧検
出回路は、高電圧／低電圧切換電源の電圧を検出して第
２のセレクタのセレクト端子へセレクト信号として供給
する。この場合、第１および第２の電源電圧検出回路が
高電圧を検出したときに他方の入力端子を選択するとと
もに低電圧を検出したときに一方の入力端子を選択する
ように第１および第２のセレクタを設定している。ま
た、高電圧／低電圧切換電源の電圧が高電圧であって第
１のＰチャネルＭＯＳトランジスタと第１のＮチャネル
ＭＯＳトランジスタのみが動作するときの出力バッファ
の飽和出力電流値と高電圧／低電圧切換電源の電圧が低
電圧であって第１および第２のＰチャネルＭＯＳトラン
ジスタと第１および第２のＮチャネルＭＯＳトランジス
タが動作するときの出力バッファの飽和出力電流値とが
等しくなるように、第１および第２のＰチャネルＭＯＳ
トランジスタおよび第１および第２のＮチャネルＭＯＳ
トランジスタを設計している。
圧切換電源の電圧を検出して第１のセレクタのセレクト
端子へセレクト信号として供給する。第２の電源電圧検
出回路は、高電圧／低電圧切換電源の電圧を検出して第
２のセレクタのセレクト端子へセレクト信号として供給
する。この場合、第１および第２の電源電圧検出回路が
高電圧を検出したときに他方の入力端子を選択するとと
もに低電圧を検出したときに一方の入力端子を選択する
ように第１および第２のセレクタを設定している。ま
た、高電圧／低電圧切換電源の電圧が高電圧であって第
１のＰチャネルＭＯＳトランジスタと第１のＮチャネル
ＭＯＳトランジスタのみが動作するときの出力バッファ
の飽和出力電流値と高電圧／低電圧切換電源の電圧が低
電圧であって第１および第２のＰチャネルＭＯＳトラン
ジスタと第１および第２のＮチャネルＭＯＳトランジス
タが動作するときの出力バッファの飽和出力電流値とが
等しくなるように、第１および第２のＰチャネルＭＯＳ
トランジスタおよび第１および第２のＮチャネルＭＯＳ
トランジスタを設計している。
【００１３】
【作用】請求項１記載の構成によれば、電源電圧の高低
に応じて作動させる駆動トランジスタの個数が制御され
るので、電源電圧の高低にかかわらず出力バッファの飽
和出力電流値が同一となって同じ駆動能力を持たせるこ
とができ、ＰＣＩバッファやＰＣＭＣＩＡインタフェー
スのようなプラグアンドプレイにも代表される例えば５
Ｖ，３Ｖ混在のシステムインタフェースを容易に実現す
ることが可能となる。
に応じて作動させる駆動トランジスタの個数が制御され
るので、電源電圧の高低にかかわらず出力バッファの飽
和出力電流値が同一となって同じ駆動能力を持たせるこ
とができ、ＰＣＩバッファやＰＣＭＣＩＡインタフェー
スのようなプラグアンドプレイにも代表される例えば５
Ｖ，３Ｖ混在のシステムインタフェースを容易に実現す
ることが可能となる。
【００１４】請求項２記載の構成によれば、電源電圧が
高電圧のときには出力バッファは第１のＰチャネルＭＯ
Ｓトランジスタと第１のＮチャネルＭＯＳトランジスタ
のみが作動し、電源電圧が低電圧のときには、出力バッ
ファは第１および第２のＰチャネルＭＯＳトランジスタ
と第１および第２のＮチャネルＭＯＳトランジスタが作
動するので、電源電圧が高電圧のときでも低電圧のとき
でも、出力バッファに同じ飽和電流値を出力させて、同
じ駆動能力を持たせることができ、ＰＣＩバッファやＰ
ＣＭＣＩＡインタフェースのようなプラグアンドプレイ
にも代表される例えば５Ｖ，３Ｖ混在のシステムインタ
フェースを容易に実現することが可能となる。
高電圧のときには出力バッファは第１のＰチャネルＭＯ
Ｓトランジスタと第１のＮチャネルＭＯＳトランジスタ
のみが作動し、電源電圧が低電圧のときには、出力バッ
ファは第１および第２のＰチャネルＭＯＳトランジスタ
と第１および第２のＮチャネルＭＯＳトランジスタが作
動するので、電源電圧が高電圧のときでも低電圧のとき
でも、出力バッファに同じ飽和電流値を出力させて、同
じ駆動能力を持たせることができ、ＰＣＩバッファやＰ
ＣＭＣＩＡインタフェースのようなプラグアンドプレイ
にも代表される例えば５Ｖ，３Ｖ混在のシステムインタ
フェースを容易に実現することが可能となる。
【００１５】
【実施例】以下に、この発明の実施例を図面を参照して
説明する。図１はこの発明の一実施例の出力インターフ
ェース回路の構成を示す回路図である。この実施例では
異電源の例を５Ｖと３Ｖの場合で説明を行う。図１にお
いて、ＶUNは５Ｖおよび３Ｖに切り換わる５Ｖ／３Ｖ切
換電源で、特許請求の範囲における高電圧／低電圧切換
電源に相当する。Ｖ3 は３Ｖ用電源で、特許請求の範囲
における低電圧単一電源に相当する。
説明する。図１はこの発明の一実施例の出力インターフ
ェース回路の構成を示す回路図である。この実施例では
異電源の例を５Ｖと３Ｖの場合で説明を行う。図１にお
いて、ＶUNは５Ｖおよび３Ｖに切り換わる５Ｖ／３Ｖ切
換電源で、特許請求の範囲における高電圧／低電圧切換
電源に相当する。Ｖ3 は３Ｖ用電源で、特許請求の範囲
における低電圧単一電源に相当する。
【００１６】ＱP1は５Ｖ／３Ｖ切換電源ＶUNにソースを
接続しドレインを出力用ボンディングパッドＯＵＴに接
続した第１のＰチャネルＭＯＳトランジスタ、ＱN1はソ
ースを接地しドレインを出力用ボンディングパッドＯＵ
Ｔに接続した第１のＮチャネルＭＯＳトランジスタ、Ｑ
P2は３Ｖ単一電源Ｖ3 にソースを接続しドレインを出力
用ボンディングパッドＯＵＴに接続した第２のＰチャネ
ルＭＯＳトランジスタ、ＱN2はソースを接地しドレイン
を出力用ボンディングパッドＯＵＴに接続した第２のＮ
チャネルＭＯＳトランジスタであり、これらは出力バッ
ファＢＦ1 を構成している。
接続しドレインを出力用ボンディングパッドＯＵＴに接
続した第１のＰチャネルＭＯＳトランジスタ、ＱN1はソ
ースを接地しドレインを出力用ボンディングパッドＯＵ
Ｔに接続した第１のＮチャネルＭＯＳトランジスタ、Ｑ
P2は３Ｖ単一電源Ｖ3 にソースを接続しドレインを出力
用ボンディングパッドＯＵＴに接続した第２のＰチャネ
ルＭＯＳトランジスタ、ＱN2はソースを接地しドレイン
を出力用ボンディングパッドＯＵＴに接続した第２のＮ
チャネルＭＯＳトランジスタであり、これらは出力バッ
ファＢＦ1 を構成している。
【００１７】ＬＶ1 は５Ｖ／３Ｖ切換電源ＶUNに電源入
力端子を接続しＬＳＩの内部の中間ノードＩＮに入力端
子Ａを接続し第１のＰチャネルＭＯＳトランジスタＱP1
のゲートに出力端子Ｙを接続した第１のレベルシフタ、
ＬＶ2 は５Ｖ／３Ｖ切換電源ＶUNに電源入力端子を接続
しＬＳＩの内部の中間ノードＩＮに入力端子Ａを接続し
第１のＮチャネルＭＯＳトランジスタＱN1のゲートに出
力端子Ｙを接続した第２のレベルシフタである。レベル
シフタＬＶ1 ，ＬＶ2 は、それぞれ図３に示すような回
路構成となっている。図３において、Ｑ11，Ｑ12はそれ
ぞれＰチャネルＭＯＳトランジスタ、Ｑ13，Ｑ14はそれ
ぞれＮチャネルＭＯＳトランジスタ、ＩＢ1 は反転バッ
ファである。
力端子を接続しＬＳＩの内部の中間ノードＩＮに入力端
子Ａを接続し第１のＰチャネルＭＯＳトランジスタＱP1
のゲートに出力端子Ｙを接続した第１のレベルシフタ、
ＬＶ2 は５Ｖ／３Ｖ切換電源ＶUNに電源入力端子を接続
しＬＳＩの内部の中間ノードＩＮに入力端子Ａを接続し
第１のＮチャネルＭＯＳトランジスタＱN1のゲートに出
力端子Ｙを接続した第２のレベルシフタである。レベル
シフタＬＶ1 ，ＬＶ2 は、それぞれ図３に示すような回
路構成となっている。図３において、Ｑ11，Ｑ12はそれ
ぞれＰチャネルＭＯＳトランジスタ、Ｑ13，Ｑ14はそれ
ぞれＮチャネルＭＯＳトランジスタ、ＩＢ1 は反転バッ
ファである。
【００１８】ＭＵＸ1 は３Ｖ単一電源Ｖ3 に電源入力端
子を接続しＬＳＩの内部の中間ノードＩＮに一方の入力
端子Ａを接続し３Ｖ単一電源Ｖ3 に他方の入力端子Ｂを
接続し第１のＰチャネルＭＯＳトランジスタＱP1のゲー
トに出力端子Ｙを接続した第１のセレクタで、特許請求
の範囲における制御回路に相当する。ＭＵＸ2 は３Ｖ単
一電源Ｖ3 に電源入力端子を接続しＬＳＩの内部の中間
ノードＩＮに一方の入力端子Ａを接続し他方の入力端子
Ｂを接地し第１のＮチャネルＭＯＳトランジスタＱN1の
ゲートに出力端子Ｙを接続した第２のセレクタであり、
特許請求の範囲における制御回路に相当する。セレクタ
ＭＵＸ1 ，ＭＵＸ2 は、それぞれ図４に示すような回路
構成となっている。図４において、ＡＮ1 ，ＡＮ2 はそ
れぞれ論理積回路、ＯＲ1 は論理和回路、ＮＴ1 は反転
回路である。
子を接続しＬＳＩの内部の中間ノードＩＮに一方の入力
端子Ａを接続し３Ｖ単一電源Ｖ3 に他方の入力端子Ｂを
接続し第１のＰチャネルＭＯＳトランジスタＱP1のゲー
トに出力端子Ｙを接続した第１のセレクタで、特許請求
の範囲における制御回路に相当する。ＭＵＸ2 は３Ｖ単
一電源Ｖ3 に電源入力端子を接続しＬＳＩの内部の中間
ノードＩＮに一方の入力端子Ａを接続し他方の入力端子
Ｂを接地し第１のＮチャネルＭＯＳトランジスタＱN1の
ゲートに出力端子Ｙを接続した第２のセレクタであり、
特許請求の範囲における制御回路に相当する。セレクタ
ＭＵＸ1 ，ＭＵＸ2 は、それぞれ図４に示すような回路
構成となっている。図４において、ＡＮ1 ，ＡＮ2 はそ
れぞれ論理積回路、ＯＲ1 は論理和回路、ＮＴ1 は反転
回路である。
【００１９】ＫＥ1 は５Ｖ／３Ｖ切換電源ＶUNの電圧を
検出して第１のセレクタＭＵＸ1 のセレクト端子Ｓへセ
レクト信号として供給する第１の電源電圧検出回路であ
り、３個のＰチャネルＭＯＳトランジスタＱT1，ＱT2，
ＱT3の直列回路で構成されている。ＫＥ2 は５Ｖ／３Ｖ
切換電源ＶUNの電圧を検出して第２のセレクタＭＵＸ 2
のセレクト端子Ｓへセレクト信号として供給する第２の
電源電圧検出回路であり、３個のＰチャネルＭＯＳトラ
ンジスタＱT4，ＱT5，ＱT6の直列回路で構成されてい
る。
検出して第１のセレクタＭＵＸ1 のセレクト端子Ｓへセ
レクト信号として供給する第１の電源電圧検出回路であ
り、３個のＰチャネルＭＯＳトランジスタＱT1，ＱT2，
ＱT3の直列回路で構成されている。ＫＥ2 は５Ｖ／３Ｖ
切換電源ＶUNの電圧を検出して第２のセレクタＭＵＸ 2
のセレクト端子Ｓへセレクト信号として供給する第２の
電源電圧検出回路であり、３個のＰチャネルＭＯＳトラ
ンジスタＱT4，ＱT5，ＱT6の直列回路で構成されてい
る。
【００２０】ここで、上記の第１および第２のＰチャネ
ルＭＯＳトランジスタＱP1，ＱP2と第１および第２のＮ
チャネルＭＯＳトランジスタＱN1，ＱN2とからなる出力
バッファＢＦ1 は、５Ｖ／３Ｖ切換電源ＶUNの電圧が５
Ｖであるときの第１のＰチャネルＭＯＳトランジスタＱ
P1と第１のＮチャネルＭＯＳトランジスタＱN1による飽
和出力電流値と、５Ｖ／３Ｖ切換電源ＶUNの電圧が３Ｖ
であるときの第１および第２のＰチャネルＭＯＳトラン
ジスタＱP1，ＱP1による飽和出力電流値とが等しくなる
ように設計されている。
ルＭＯＳトランジスタＱP1，ＱP2と第１および第２のＮ
チャネルＭＯＳトランジスタＱN1，ＱN2とからなる出力
バッファＢＦ1 は、５Ｖ／３Ｖ切換電源ＶUNの電圧が５
Ｖであるときの第１のＰチャネルＭＯＳトランジスタＱ
P1と第１のＮチャネルＭＯＳトランジスタＱN1による飽
和出力電流値と、５Ｖ／３Ｖ切換電源ＶUNの電圧が３Ｖ
であるときの第１および第２のＰチャネルＭＯＳトラン
ジスタＱP1，ＱP1による飽和出力電流値とが等しくなる
ように設計されている。
【００２１】つぎに、図１の出力インターフェース回路
の動作を説明する。まず、５Ｖ／３Ｖ切換電源ＶUNとし
て５Ｖが供給された時には、ＬＳＩの内部の中間ノード
ＩＮより入力された３Ｖ振幅（５Ｖ振幅でもよい）の入
力信号がレベルシフタ（昇圧回路または降圧回路）ＬＶ
1 ，ＬＶ2 を通ることで、５Ｖ振幅の信号に変換され
る。このレベルシフト動作は従来例と同じである。この
５Ｖ振幅の信号によりＰチャネルＭＯＳトランジスタＱ
P1もしくはＮチャネルＭＯＳトランジスタＱN1が導通状
態となる。つまり、５Ｖ振幅の信号がハイレベルのとき
は、ＮチャネルＭＯＳトランジスタＱN1が導通し、Ｐチ
ャネルＭＯＳトランジスタＱP1が遮断して、ボンディン
グパッドＯＵＴがローレベルとなる。逆に、５Ｖ振幅の
信号がローレベルのときは、ＰチャネルＭＯＳトランジ
スタＱP1が導通し、ＮチャネルＭＯＳトランジスタＱN1
が遮断し、ボンディングパッドＯＵＴがハイレベルとな
る。
の動作を説明する。まず、５Ｖ／３Ｖ切換電源ＶUNとし
て５Ｖが供給された時には、ＬＳＩの内部の中間ノード
ＩＮより入力された３Ｖ振幅（５Ｖ振幅でもよい）の入
力信号がレベルシフタ（昇圧回路または降圧回路）ＬＶ
1 ，ＬＶ2 を通ることで、５Ｖ振幅の信号に変換され
る。このレベルシフト動作は従来例と同じである。この
５Ｖ振幅の信号によりＰチャネルＭＯＳトランジスタＱ
P1もしくはＮチャネルＭＯＳトランジスタＱN1が導通状
態となる。つまり、５Ｖ振幅の信号がハイレベルのとき
は、ＮチャネルＭＯＳトランジスタＱN1が導通し、Ｐチ
ャネルＭＯＳトランジスタＱP1が遮断して、ボンディン
グパッドＯＵＴがローレベルとなる。逆に、５Ｖ振幅の
信号がローレベルのときは、ＰチャネルＭＯＳトランジ
スタＱP1が導通し、ＮチャネルＭＯＳトランジスタＱN1
が遮断し、ボンディングパッドＯＵＴがハイレベルとな
る。
【００２２】このとき、セレクタＭＵＸ1 はＶUN＝５Ｖ
で、ＰチャネルＭＯＳトランジスタＱT1，ＱT2，ＱT3の
電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７Ｖ
×３＝２．１Ｖとする）でセレクト端子Ｓへのセレクト
信号としては２．９Ｖ（ハイレベル認識）が供給されセ
レクタＭＵＸ1 は他方の入力端子Ｂが選択され、出力端
子Ｙより３Ｖの電圧が出力される。これによりＰチャネ
ルＭＯＳトランジスタＱP2は不導通となる。
で、ＰチャネルＭＯＳトランジスタＱT1，ＱT2，ＱT3の
電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７Ｖ
×３＝２．１Ｖとする）でセレクト端子Ｓへのセレクト
信号としては２．９Ｖ（ハイレベル認識）が供給されセ
レクタＭＵＸ1 は他方の入力端子Ｂが選択され、出力端
子Ｙより３Ｖの電圧が出力される。これによりＰチャネ
ルＭＯＳトランジスタＱP2は不導通となる。
【００２３】同様にして、セレクタＭＵＸ2 はＶUN＝５
Ｖで、ＰチャネルＭＯＳトランジスタＱT4，ＱT5，ＱT6
の電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７
Ｖ×３＝２．１Ｖとする）でセレクト端子Ｓへのセレク
ト信号としては２．９Ｖ（ハイレベル認識）が供給され
セレクタＭＵＸ2 は他方の入力端子Ｂが選択され、出力
端子Ｙは開放または接地される。これによりＮチャネル
ＭＯＳトランジスタＱ N2は不導通となる。
Ｖで、ＰチャネルＭＯＳトランジスタＱT4，ＱT5，ＱT6
の電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７
Ｖ×３＝２．１Ｖとする）でセレクト端子Ｓへのセレク
ト信号としては２．９Ｖ（ハイレベル認識）が供給され
セレクタＭＵＸ2 は他方の入力端子Ｂが選択され、出力
端子Ｙは開放または接地される。これによりＮチャネル
ＭＯＳトランジスタＱ N2は不導通となる。
【００２４】これによって、５Ｖ時にはＰチャネルＭＯ
ＳトランジスタＱP1およびＮチャネルＭＯＳトランジス
タＱN1のトランジスタ駆動能力により出力バッファＢＦ
1 の飽和出力電流値が規定されることになる。つぎに、
５Ｖ／３Ｖ切換電源ＶUNとして３Ｖが供給された時に
は、ＬＳＩの内部の中間ノードＩＮより入力された３Ｖ
振幅（５Ｖ振幅でもよい）の入力信号がレベルシフタ
（昇圧回路または降圧回路）ＬＶ1 ，ＬＶ2 を通ること
で、３Ｖ振幅の信号に変換される。このレベルシフト動
作は従来例と同じである。この３Ｖ振幅の信号によりＰ
チャネルＭＯＳトランジスタＱP1もしくはＮチャネルＭ
ＯＳトランジスタＱN1が導通状態となる。つまり、３Ｖ
振幅の信号がハイレベルのときは、ＮチャネルＭＯＳト
ランジスタＱN1が導通し、ＰチャネルＭＯＳトランジス
タＱP1が遮断して、ボンディングパッドＯＵＴがローレ
ベルとなる。逆に、３Ｖ振幅の信号がローレベルのとき
は、ＰチャネルＭＯＳトランジスタＱP1が導通し、Ｎチ
ャネルＭＯＳトランジスタＱN1が遮断し、ボンディング
パッドＯＵＴがハイレベルとなる。
ＳトランジスタＱP1およびＮチャネルＭＯＳトランジス
タＱN1のトランジスタ駆動能力により出力バッファＢＦ
1 の飽和出力電流値が規定されることになる。つぎに、
５Ｖ／３Ｖ切換電源ＶUNとして３Ｖが供給された時に
は、ＬＳＩの内部の中間ノードＩＮより入力された３Ｖ
振幅（５Ｖ振幅でもよい）の入力信号がレベルシフタ
（昇圧回路または降圧回路）ＬＶ1 ，ＬＶ2 を通ること
で、３Ｖ振幅の信号に変換される。このレベルシフト動
作は従来例と同じである。この３Ｖ振幅の信号によりＰ
チャネルＭＯＳトランジスタＱP1もしくはＮチャネルＭ
ＯＳトランジスタＱN1が導通状態となる。つまり、３Ｖ
振幅の信号がハイレベルのときは、ＮチャネルＭＯＳト
ランジスタＱN1が導通し、ＰチャネルＭＯＳトランジス
タＱP1が遮断して、ボンディングパッドＯＵＴがローレ
ベルとなる。逆に、３Ｖ振幅の信号がローレベルのとき
は、ＰチャネルＭＯＳトランジスタＱP1が導通し、Ｎチ
ャネルＭＯＳトランジスタＱN1が遮断し、ボンディング
パッドＯＵＴがハイレベルとなる。
【００２５】このとき、セレクタＭＵＸ1 はＶUN＝３Ｖ
で、ＰチャネルＭＯＳトランジスタＱT1，ＱT2，ＱT3の
電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７Ｖ
×３＝２．１Ｖとする）でセレクト端子Ｓへのセレクト
信号としては０．９Ｖ（ローレベル認識）が供給されセ
レクタＭＵＸ1 は一方の入力端子Ａが選択され、出力端
子Ｙより内部の中間ノードＩＮからの入力信号が出力さ
れる。これによりＰチャネルＭＯＳトランジスタＱP2は
入力信号のレベルに従って導通または遮断する。
で、ＰチャネルＭＯＳトランジスタＱT1，ＱT2，ＱT3の
電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７Ｖ
×３＝２．１Ｖとする）でセレクト端子Ｓへのセレクト
信号としては０．９Ｖ（ローレベル認識）が供給されセ
レクタＭＵＸ1 は一方の入力端子Ａが選択され、出力端
子Ｙより内部の中間ノードＩＮからの入力信号が出力さ
れる。これによりＰチャネルＭＯＳトランジスタＱP2は
入力信号のレベルに従って導通または遮断する。
【００２６】同様にして、セレクタＭＵＸ2 はＶUN＝３
Ｖで、ＰチャネルＭＯＳトランジスタＱT4，ＱT5，ＱT6
の電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７
Ｖ×３＝２．１Ｖとする）でセレクト端子Ｓへのセレク
ト信号としては０．９Ｖ（ローレベル認識）が供給され
セレクタＭＵＸ2 は一方の入力端子Ａが選択され、出力
端子Ｙより内部の中間ノードＩＮからの入力信号が出力
される。これによりＮチャネルＭＯＳトランジスタＱN2
は入力信号のレベルに従って導通または遮断する。
Ｖで、ＰチャネルＭＯＳトランジスタＱT4，ＱT5，ＱT6
の電圧降下分（この場合ではしきい値電圧Ｖｔ＝０．７
Ｖ×３＝２．１Ｖとする）でセレクト端子Ｓへのセレク
ト信号としては０．９Ｖ（ローレベル認識）が供給され
セレクタＭＵＸ2 は一方の入力端子Ａが選択され、出力
端子Ｙより内部の中間ノードＩＮからの入力信号が出力
される。これによりＮチャネルＭＯＳトランジスタＱN2
は入力信号のレベルに従って導通または遮断する。
【００２７】これによって、３Ｖ時には第１および第２
のＰチャネルＭＯＳトランジスタＱ P1，ＱP2と第１およ
び第２のＮチャネルＭＯＳトランジスタＱN1，ＱN2のト
ランジスタ駆動能力により出力バッファＢＦ1 の飽和出
力電流値が規定されることになる。ここで、第１および
第２のＰチャネルＭＯＳトランジスタＱP1，ＱP2の幅Ｗ
QP 1 ，ＷQP2 が（３Ｖ）2 ：（５Ｖ）2 ＝ＷQP1 ：（Ｗ
QP1 ＋ＷQP2 ）となるように、第１および第２のＰチャ
ネルＭＯＳトランジスタＱP1，ＱP2の設計を行うこと
で、５Ｖ，３Ｖの別電源でも、この出力インターフェー
ス回路では出力バッファＢＦ1 が同一の飽和出力電流値
を満足することが可能となる。
のＰチャネルＭＯＳトランジスタＱ P1，ＱP2と第１およ
び第２のＮチャネルＭＯＳトランジスタＱN1，ＱN2のト
ランジスタ駆動能力により出力バッファＢＦ1 の飽和出
力電流値が規定されることになる。ここで、第１および
第２のＰチャネルＭＯＳトランジスタＱP1，ＱP2の幅Ｗ
QP 1 ，ＷQP2 が（３Ｖ）2 ：（５Ｖ）2 ＝ＷQP1 ：（Ｗ
QP1 ＋ＷQP2 ）となるように、第１および第２のＰチャ
ネルＭＯＳトランジスタＱP1，ＱP2の設計を行うこと
で、５Ｖ，３Ｖの別電源でも、この出力インターフェー
ス回路では出力バッファＢＦ1 が同一の飽和出力電流値
を満足することが可能となる。
【００２８】なお、ＮチャネルＭＯＳトランジスタ
ＱN1，ＱN2についても、上記と同様の関係を満足するよ
うに設計する。トランジスタ電流能力は次式のようにト
ランジスタ幅，電圧の２乗に比例する。 Ｉ＝（１／２）・Ｋ（Ｗ／Ｌ）・（ＶGS−ＶT ）2 ここで、Ｋは係数、Ｗ、Ｌはそれぞれトランジスタの幅
および長さ、ＶGSはトランジスタのゲート・ソース間電
圧、ＶT はスレッシュホールド電圧である。
ＱN1，ＱN2についても、上記と同様の関係を満足するよ
うに設計する。トランジスタ電流能力は次式のようにト
ランジスタ幅，電圧の２乗に比例する。 Ｉ＝（１／２）・Ｋ（Ｗ／Ｌ）・（ＶGS−ＶT ）2 ここで、Ｋは係数、Ｗ、Ｌはそれぞれトランジスタの幅
および長さ、ＶGSはトランジスタのゲート・ソース間電
圧、ＶT はスレッシュホールド電圧である。
【００２９】上記のトランジスタの幅は、３Ｖ時には
（ＷQP1 ＋ＷQP2 ）となり、５Ｖ時にはＷQP1 となる。
したがって、３Ｖ時電流は、上式から Ｉ3 ＝（１／２）Ｋ（ＱP1＋ＱP2）（３Ｖ）2 となり、５Ｖ電流は、同じく Ｉ5 ＝（１／２）Ｋ（ＱP1）（５Ｖ）2 となる。なお、ＶT は式を簡略化するために無視してい
る。ここで、 （３Ｖ）2 ：（５Ｖ）2 ＝ＷQP1 ：（ＷQP1 ＋ＷQP2 ） のように設計することで、３Ｖ時電流Ｉ3 と５Ｖ時電流
Ｉ5 が同一の値となる。
（ＷQP1 ＋ＷQP2 ）となり、５Ｖ時にはＷQP1 となる。
したがって、３Ｖ時電流は、上式から Ｉ3 ＝（１／２）Ｋ（ＱP1＋ＱP2）（３Ｖ）2 となり、５Ｖ電流は、同じく Ｉ5 ＝（１／２）Ｋ（ＱP1）（５Ｖ）2 となる。なお、ＶT は式を簡略化するために無視してい
る。ここで、 （３Ｖ）2 ：（５Ｖ）2 ＝ＷQP1 ：（ＷQP1 ＋ＷQP2 ） のように設計することで、３Ｖ時電流Ｉ3 と５Ｖ時電流
Ｉ5 が同一の値となる。
【００３０】なお、上記実施例では、第１および第２の
レベルシフタＬＶ1 ，ＬＶ2 を設けていたが、１台のレ
ベルシフタで共用することもできる。また、第１および
第２の電圧検出回路ＫＥ1 ，ＫＥ2 を設けていたが、１
台の電圧検出回路で共用することもできる。また、上記
実施例では、５Ｖと３Ｖの電圧を切り換える場合につい
て説明したが、電圧値はこれに限ることはない。
レベルシフタＬＶ1 ，ＬＶ2 を設けていたが、１台のレ
ベルシフタで共用することもできる。また、第１および
第２の電圧検出回路ＫＥ1 ，ＫＥ2 を設けていたが、１
台の電圧検出回路で共用することもできる。また、上記
実施例では、５Ｖと３Ｖの電圧を切り換える場合につい
て説明したが、電圧値はこれに限ることはない。
【００３１】また、上記実施例では、電圧の種類が２種
類であったが、３種類以上であってもよい。この場合、
出力部のＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタがそれぞれ少なくとも３個必要と
なる。
類であったが、３種類以上であってもよい。この場合、
出力部のＰチャネルＭＯＳトランジスタおよびＮチャネ
ルＭＯＳトランジスタがそれぞれ少なくとも３個必要と
なる。
【００３２】
【発明の効果】この発明の出力インターフェース回路に
よれば、電源電圧の違いに係わらず出力バッファの飽和
出力電流値を同一にして駆動能力を同じにすることがで
き、ＰＣＩバッファやＰＣＭＣＩＡインタフェースのよ
うなプラグアンドプレイにも代表される５Ｖ，３Ｖ混在
のシステムインタフェースを容易に実現することが可能
となる。
よれば、電源電圧の違いに係わらず出力バッファの飽和
出力電流値を同一にして駆動能力を同じにすることがで
き、ＰＣＩバッファやＰＣＭＣＩＡインタフェースのよ
うなプラグアンドプレイにも代表される５Ｖ，３Ｖ混在
のシステムインタフェースを容易に実現することが可能
となる。
【図１】この発明の一実施例の出力インターフェース回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】従来の出力インターフェース回路の構成を示す
回路図である。
回路図である。
【図３】レベルシフタの具体構成の一例を示す回路図で
ある。
ある。
【図４】セレクタの具体構成の一例を示す回路図であ
る。
る。
ＬＶ1 第１のレベルシフタ ＬＶ2 第２のレベルシフタ ＭＵＸ1 第１のセレクタ（制御回路） ＭＵＸ2 第２のセレクタ（制御回路） ＶUN ５Ｖ／３Ｖ切換電源 Ｖ3 ３Ｖ単一電源 ＱP1 第１のＰチャネルＭＯＳトランジスタ ＱP2 第２のＰチャネルＭＯＳトランジスタ ＱT1，ＱT2，ＱT3，ＱT4，ＱT5，ＱT6 ＰチャネルＭ
ＯＳトランジスタ ＱN1 第１のＮチャネルＭＯＳトランジスタ ＱN2 第２のＮチャネルＭＯＳトランジスタ ＩＮ ＬＳＩ内部の中間ノード ＯＵＴ 出力用ボンディングパッド ＫＥ1 電圧検出回路 ＫＥ2 電圧検出回路 ＢＦ1 出力バッファ ＢＦ2 出力バッファ
ＯＳトランジスタ ＱN1 第１のＮチャネルＭＯＳトランジスタ ＱN2 第２のＮチャネルＭＯＳトランジスタ ＩＮ ＬＳＩ内部の中間ノード ＯＵＴ 出力用ボンディングパッド ＫＥ1 電圧検出回路 ＫＥ2 電圧検出回路 ＢＦ1 出力バッファ ＢＦ2 出力バッファ
Claims (2)
- 【請求項１】 半導体集積回路に内蔵され前記半導体集
積回路の外部へ信号を出力する出力インターフェース回
路であって、 並列的に設けた複数個の駆動トランジスタを有する出力
バッファと、電源電圧の高低を検出する電源電圧検出回
路と、この電源電圧検出回路の検出出力に基づき動作さ
せる駆動トランジスタ数を電源電圧の高低に応じて１ま
たは複数個に変化させて電源電圧の高低にかかわらず前
記出力バッファの飽和出力電流値が同一となるように制
御する制御回路とを備えた出力インターフェース回路。 - 【請求項２】 半導体集積回路に内蔵され前記半導体集
積回路の外部へ信号を出力する出力インターフェース回
路であって、 高電圧および低電圧に切り換わる高電圧／低電圧切換電
源にソースを接続しドレインを出力用ボンディングパッ
ドに接続した第１のＰチャネルＭＯＳトランジスタと、
ソースを接地しドレインを出力用ボンディングパッドに
接続した第１のＮチャネルＭＯＳトランジスタと、低電
圧単一電源にソースを接続しドレインを出力用ボンディ
ングパッドに接続した第２のＰチャネルＭＯＳトランジ
スタと、ソースを接地しドレインを出力用ボンディング
パッドに接続した第２のＮチャネルＭＯＳトランジスタ
とからなる出力バッファと、 前記高電圧／低電圧切換電源に電源入力端子を接続し前
記半導体集積回路の内部の中間ノードに入力端子を接続
し前記第１のＰチャネルＭＯＳトランジスタのゲートに
出力端子を接続した第１のレベルシフタと、 前記高電圧／低電圧切換電源に電源入力端子を接続し前
記半導体集積回路の内部の中間ノードに入力端子を接続
し前記第１のＮチャネルＭＯＳトランジスタのゲートに
出力端子を接続した第２のレベルシフタと、 前記低電圧単一電源に電源入力端子を接続し前記半導体
集積回路の内部の中間ノードに一方の入力端子を接続し
前記低電圧単一電源に他方の入力端子を接続し前記第１
のＰチャネルＭＯＳトランジスタのゲートに出力端子を
接続した第１のセレクタと、 前記低電圧単一電源に電源入力端子を接続し前記半導体
集積回路の内部の中間ノードに一方の入力端子を接続し
他方の入力端子を開放または接地し前記第１のＮチャネ
ルＭＯＳトランジスタのゲートに出力端子を接続した第
２のセレクタと、 前記高電圧／低電圧切換電源の電圧を検出して前記第１
のセレクタのセレクト端子へセレクト信号として供給す
る第１の電源電圧検出回路と、 前記高電圧／低電圧切換電源の電圧を検出して前記第２
のセレクタのセレクト端子へセレクト信号として供給す
る第２の電源電圧検出回路とを備え、 前記第１および第２の電源電圧検出回路が高電圧を検出
したときに他方の入力端子を選択するとともに低電圧を
検出したときに一方の入力端子を選択するように前記第
１および第２のセレクタを設定し、 前記高電圧／低電圧切換電源の電圧が高電圧であって前
記第１のＰチャネルＭＯＳトランジスタと第１のＮチャ
ネルＭＯＳトランジスタのみが動作するときの前記出力
バッファの飽和出力電流値と前記高電圧／低電圧切換電
源の電圧が低電圧であって前記第１および第２のＰチャ
ネルＭＯＳトランジスタと前記第１および第２のＮチャ
ネルＭＯＳトランジスタが動作するときの前記出力バッ
ファの飽和出力電流値とが等しくなるように、前記第１
および第２のＰチャネルＭＯＳトランジスタおよび前記
第１および第２のＮチャネルＭＯＳトランジスタを設計
したことを特徴とする出力インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147356A JPH08340244A (ja) | 1995-06-14 | 1995-06-14 | 出力インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7147356A JPH08340244A (ja) | 1995-06-14 | 1995-06-14 | 出力インターフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340244A true JPH08340244A (ja) | 1996-12-24 |
Family
ID=15428351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7147356A Pending JPH08340244A (ja) | 1995-06-14 | 1995-06-14 | 出力インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08340244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009017604A (ja) * | 2001-08-01 | 2009-01-22 | Sanyo Electric Co Ltd | 画像信号処理装置 |
| JP2009022053A (ja) * | 2001-07-27 | 2009-01-29 | Sanyo Electric Co Ltd | 撮像装置 |
| JP2009038831A (ja) * | 2001-08-01 | 2009-02-19 | Sanyo Electric Co Ltd | 画像信号処理装置 |
-
1995
- 1995-06-14 JP JP7147356A patent/JPH08340244A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009022053A (ja) * | 2001-07-27 | 2009-01-29 | Sanyo Electric Co Ltd | 撮像装置 |
| JP2009017604A (ja) * | 2001-08-01 | 2009-01-22 | Sanyo Electric Co Ltd | 画像信号処理装置 |
| JP2009038831A (ja) * | 2001-08-01 | 2009-02-19 | Sanyo Electric Co Ltd | 画像信号処理装置 |
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