JPH0833196A - 半導体遮断装置 - Google Patents
半導体遮断装置Info
- Publication number
- JPH0833196A JPH0833196A JP18543094A JP18543094A JPH0833196A JP H0833196 A JPH0833196 A JP H0833196A JP 18543094 A JP18543094 A JP 18543094A JP 18543094 A JP18543094 A JP 18543094A JP H0833196 A JPH0833196 A JP H0833196A
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- JP
- Japan
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- circuit
- semiconductor
- turn
- gto thyristor
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Abstract
(57)【要約】
【目的】同一極性に接続されている複数の半導体素子間
のターンオフ時間のばらつきをなくした半導体遮断装置
の構成を提供する。 【構成】複数接続されているＧＴＯサイリスタ素子１１
及び１２において、ターンオフ時間の短いＧＴＯサイリ
スタ素子１１側のゲート制御線８１に強磁性体９１を貫
装させ、ゲート電流の立上がりを遅延させることにより
ＧＴＯサイリスタ素子１１及び１２のターンオフ時間の
ばらつきをなくする。
のターンオフ時間のばらつきをなくした半導体遮断装置
の構成を提供する。 【構成】複数接続されているＧＴＯサイリスタ素子１１
及び１２において、ターンオフ時間の短いＧＴＯサイリ
スタ素子１１側のゲート制御線８１に強磁性体９１を貫
装させ、ゲート電流の立上がりを遅延させることにより
ＧＴＯサイリスタ素子１１及び１２のターンオフ時間の
ばらつきをなくする。
Description
【０００１】
【産業上の利用分野】この発明は、例えば配電系統に短
絡事故が発生した場合に流れる短絡電流を遮断して系統
を保護するための遮断装置、又は、直流系統における直
流電流を高速に遮断するための直流高速遮断器などに使
用される半導体遮断装置の動作時間の制御、特に半導体
遮断装置を構成する並列及び直列接続された同一極性の
複数の半導体素子間のターンオフ時間のばらつきをなく
し、特定の半導体素子に電流が集中しないようにする半
導体遮断器の構成に関する。
絡事故が発生した場合に流れる短絡電流を遮断して系統
を保護するための遮断装置、又は、直流系統における直
流電流を高速に遮断するための直流高速遮断器などに使
用される半導体遮断装置の動作時間の制御、特に半導体
遮断装置を構成する並列及び直列接続された同一極性の
複数の半導体素子間のターンオフ時間のばらつきをなく
し、特定の半導体素子に電流が集中しないようにする半
導体遮断器の構成に関する。
【０００２】
【従来の技術】配電系統は定格容量に対して事故時の短
絡電流は非常に大きいため、短絡電流の定格電流に対す
る比率が大きいという特徴を有しているものが多く、ま
た短絡事故が発生した場合、数サイクル後に回路を遮断
する方式が一般である。しかしこの方法の場合、短絡電
流を数サイクル通流することに対して、送電線あるいは
ケーブル、又は電気機器は、それに耐え得るような短絡
強度を有する性能が要求されると同時に、また配電系統
の保護のために設置する遮断器は大きな容量を持つもの
が必要とされ、その結果遮断器が高価なものにならざる
を得ないという課題がある。
絡電流は非常に大きいため、短絡電流の定格電流に対す
る比率が大きいという特徴を有しているものが多く、ま
た短絡事故が発生した場合、数サイクル後に回路を遮断
する方式が一般である。しかしこの方法の場合、短絡電
流を数サイクル通流することに対して、送電線あるいは
ケーブル、又は電気機器は、それに耐え得るような短絡
強度を有する性能が要求されると同時に、また配電系統
の保護のために設置する遮断器は大きな容量を持つもの
が必要とされ、その結果遮断器が高価なものにならざる
を得ないという課題がある。
【０００３】このようなことから、半導体素子を使用し
て短絡電流が最大値に達する前に従来とは比較にならな
い速さで事故電流を限流させて遮断し、短絡部を回路か
ら切り離して配電系統を保護するという方式が採用され
る場合がある。図３はＧＴＯサイリスタ回路１を使用し
た半導体遮断装置の構成を示す回路である。図３におい
て、半導体遮断装置は同一極性に並列接続されたＧＴＯ
サイリスタ素子１１と１２、及び１３と１４とをそれぞ
れ逆並列に接続したＧＴＯサイリスタ回路１と、酸化亜
鉛からなる非線形抵抗素子３と、スナバ回路４とからな
る半導体遮断器２、真空スイッチからなる機械式遮断器
５及び制御回路７からなっている。機械式遮断器５が閉
極していて、ＧＴＯサイリスタ素子１１及び１２が導通
していない状態で配電系統２１に短絡事故が発生した場
合、この短絡電流が計器用変流器１０によって検出され
制御回路７の事故電流検出回路６に入力されて、予め設
定された電流値を超えたら制御回路７からのオフ信号に
より機械式遮断器５が開極し、同時にＧＴＯサイリスタ
素子１１及び１２のゲート制御線８１及び８２に制御回
路からターンオン信号が出力される。このターンオン信
号によりＧＴＯサイリスタ素子１１及び１２がゲートオ
ンし、機械式遮断器５の遮断による事故電流がＧＴＯサ
イリスタ回路１に完全に転流した時点で、制御装置７よ
り出力するターンオフ信号によりＧＴＯサイリスタ素子
１１及び１２をゲートオフさせ電流を遮断し、スナバ回
路４及び酸化亜鉛からなる非線形抵抗素子３で事故電流
を限流して遮断する。
て短絡電流が最大値に達する前に従来とは比較にならな
い速さで事故電流を限流させて遮断し、短絡部を回路か
ら切り離して配電系統を保護するという方式が採用され
る場合がある。図３はＧＴＯサイリスタ回路１を使用し
た半導体遮断装置の構成を示す回路である。図３におい
て、半導体遮断装置は同一極性に並列接続されたＧＴＯ
サイリスタ素子１１と１２、及び１３と１４とをそれぞ
れ逆並列に接続したＧＴＯサイリスタ回路１と、酸化亜
鉛からなる非線形抵抗素子３と、スナバ回路４とからな
る半導体遮断器２、真空スイッチからなる機械式遮断器
５及び制御回路７からなっている。機械式遮断器５が閉
極していて、ＧＴＯサイリスタ素子１１及び１２が導通
していない状態で配電系統２１に短絡事故が発生した場
合、この短絡電流が計器用変流器１０によって検出され
制御回路７の事故電流検出回路６に入力されて、予め設
定された電流値を超えたら制御回路７からのオフ信号に
より機械式遮断器５が開極し、同時にＧＴＯサイリスタ
素子１１及び１２のゲート制御線８１及び８２に制御回
路からターンオン信号が出力される。このターンオン信
号によりＧＴＯサイリスタ素子１１及び１２がゲートオ
ンし、機械式遮断器５の遮断による事故電流がＧＴＯサ
イリスタ回路１に完全に転流した時点で、制御装置７よ
り出力するターンオフ信号によりＧＴＯサイリスタ素子
１１及び１２をゲートオフさせ電流を遮断し、スナバ回
路４及び酸化亜鉛からなる非線形抵抗素子３で事故電流
を限流して遮断する。
【０００４】
【発明が解決しようとする課題】ところで、前記した半
導体遮断装置を構成しているＧＴＯサイリスタ素子１１
〜１４の遮断電流は、定格電流を超えないように制御さ
れており、また制御回路７からのターンオフ信号による
半導体遮断器２の同一極性間の複数の半導体素子の遮断
時間のばらつきも、極力少なくすることが要求される。
導体遮断装置を構成しているＧＴＯサイリスタ素子１１
〜１４の遮断電流は、定格電流を超えないように制御さ
れており、また制御回路７からのターンオフ信号による
半導体遮断器２の同一極性間の複数の半導体素子の遮断
時間のばらつきも、極力少なくすることが要求される。
【０００５】また、機械式遮断器５は前記したように真
空スイッチを適用しているので制御回路７からのオフ信
号から開極するまでの遅れ時間は数百μs 程度である
が、しかしながら、ＧＴＯサイリスタ素子１１及び１２
がゲートターンオン信号によりオンになる時間は１０O
μs 程度である。従って、機械式遮断器５が開極動作を
開始する前にすでにＧＴＯサイリスタ素子１１及び１２
はターンオンの状態になっており、この場合並列接続さ
れているＧＴＯサイリスタ素子１１及び１２間のゲート
ターンオン信号によるターンオンするまでの時間に数十
μs のバラツキを有していても遮断特性に影響を与える
ことは少ない。
空スイッチを適用しているので制御回路７からのオフ信
号から開極するまでの遅れ時間は数百μs 程度である
が、しかしながら、ＧＴＯサイリスタ素子１１及び１２
がゲートターンオン信号によりオンになる時間は１０O
μs 程度である。従って、機械式遮断器５が開極動作を
開始する前にすでにＧＴＯサイリスタ素子１１及び１２
はターンオンの状態になっており、この場合並列接続さ
れているＧＴＯサイリスタ素子１１及び１２間のゲート
ターンオン信号によるターンオンするまでの時間に数十
μs のバラツキを有していても遮断特性に影響を与える
ことは少ない。
【０００６】ところで、ゲートターンオフ信号がＧＴＯ
サイリスタ素子のゲート端子に印加された後ターンオフ
が完了するまでの時間であるターンオフ時間は、配電系
統の半導体遮断器２に使用されるＧＴＯサイリスタ回路
１のように高電圧、大電流のものでは３０μs 程度であ
るが、その値はばらつきがあることが知られている。従
って、図３のＧＴＯサイリスタ回路１の素子１１及び１
２が導通状態で短絡電流を遮断する際に、ターンオフ信
号により駆動するＧＴＯサイリスタ素子１１のターンオ
フ時間がＧＴＯサイリスタ素子１２の値より十数μs 短
い場合、ターンオフをしていないＧＴＯサイリスタ素子
１２に過電流が流れることになる。
サイリスタ素子のゲート端子に印加された後ターンオフ
が完了するまでの時間であるターンオフ時間は、配電系
統の半導体遮断器２に使用されるＧＴＯサイリスタ回路
１のように高電圧、大電流のものでは３０μs 程度であ
るが、その値はばらつきがあることが知られている。従
って、図３のＧＴＯサイリスタ回路１の素子１１及び１
２が導通状態で短絡電流を遮断する際に、ターンオフ信
号により駆動するＧＴＯサイリスタ素子１１のターンオ
フ時間がＧＴＯサイリスタ素子１２の値より十数μs 短
い場合、ターンオフをしていないＧＴＯサイリスタ素子
１２に過電流が流れることになる。
【０００７】即ち、短絡電流の遮断時に、同一極性中の
ターンオフ時間の長い素子に電流が集中しその素子が絶
縁破壊する可能性が高くなるという問題がある。また、
素子の耐電圧の面からＧＴＯサイリスタを直列接続する
場合には、早くターンオフした素子に電圧が集中して前
記したように素子の破壊を起こす恐れがある。
ターンオフ時間の長い素子に電流が集中しその素子が絶
縁破壊する可能性が高くなるという問題がある。また、
素子の耐電圧の面からＧＴＯサイリスタを直列接続する
場合には、早くターンオフした素子に電圧が集中して前
記したように素子の破壊を起こす恐れがある。
【０００８】このような問題を回避するため、従来は、
素子間のターンオフ時間のばらつきが数μs 以下になる
ようなターンオフ時間特性の近いものを選定して使用す
るか、制御装置から出力するゲートターンオフ信号を調
整する手段が採られている。しかしながら、前記した素
子の選別には多くの時間を要し、更に並列数が多い場合
には歩留りが悪くなるという問題がある。又制御回路の
回路調整においても回路内の構成部品の調整に多くの時
間を要するという課題がある。この発明の目的は、前記
の課題を解決し、同一極性に接続されている複数の半導
体素子間のターンオフ時間のばらつきをなくした半導体
遮断装置を提供することにある。
素子間のターンオフ時間のばらつきが数μs 以下になる
ようなターンオフ時間特性の近いものを選定して使用す
るか、制御装置から出力するゲートターンオフ信号を調
整する手段が採られている。しかしながら、前記した素
子の選別には多くの時間を要し、更に並列数が多い場合
には歩留りが悪くなるという問題がある。又制御回路の
回路調整においても回路内の構成部品の調整に多くの時
間を要するという課題がある。この発明の目的は、前記
の課題を解決し、同一極性に接続されている複数の半導
体素子間のターンオフ時間のばらつきをなくした半導体
遮断装置を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、この発明によれば、オン又はオフ指令信号により制
御回路が出力する制御信号によってオン・オフ制御され
る同一極性に複数の半導体素子が接続された半導体遮断
装置において、制御回路からの制御信号を受ける半導体
素子の制御線の外周に、環状又は筒状の強磁性体を設け
るものとする。また、前記の強磁性体がフエライトから
なるものであるのが好適である。更に、半導体遮断装置
を構成する半導体素子がＧＴＯサイリスタからなるもの
であると好適である。
に、この発明によれば、オン又はオフ指令信号により制
御回路が出力する制御信号によってオン・オフ制御され
る同一極性に複数の半導体素子が接続された半導体遮断
装置において、制御回路からの制御信号を受ける半導体
素子の制御線の外周に、環状又は筒状の強磁性体を設け
るものとする。また、前記の強磁性体がフエライトから
なるものであるのが好適である。更に、半導体遮断装置
を構成する半導体素子がＧＴＯサイリスタからなるもの
であると好適である。
【００１０】
【作用】この発明においては、同一極性に複数の半導体
素子が接続された半導体遮断装置において、半導体素子
を駆動する制御回路からの制御信号の制御特性を可変す
るために、大きな透磁率を有する強磁性体を前記半導体
素子の制御線の外周に設けることにより、制御線に通流
する制御信号により誘起される強磁性体からの逆磁界に
より、等価的に制御線のリアクトル分が多くなり、半導
体素子のターンオフ時の制御信号の立ち上がりを遅らせ
ターンオフ時間を遅延させることが可能となる。また、
強磁性体として、加圧成形して作成されるフエライト
が、その加工性が優れていることにより小形な形状のも
のが任意にでき、適用構成部品として優れている。更
に、ゲート制御信号により、素子のオン・オフを直接制
御することが可能なＧＴＯサイリスタ素子は、この発明
の半導体遮断装置の制御に好適である。
素子が接続された半導体遮断装置において、半導体素子
を駆動する制御回路からの制御信号の制御特性を可変す
るために、大きな透磁率を有する強磁性体を前記半導体
素子の制御線の外周に設けることにより、制御線に通流
する制御信号により誘起される強磁性体からの逆磁界に
より、等価的に制御線のリアクトル分が多くなり、半導
体素子のターンオフ時の制御信号の立ち上がりを遅らせ
ターンオフ時間を遅延させることが可能となる。また、
強磁性体として、加圧成形して作成されるフエライト
が、その加工性が優れていることにより小形な形状のも
のが任意にでき、適用構成部品として優れている。更
に、ゲート制御信号により、素子のオン・オフを直接制
御することが可能なＧＴＯサイリスタ素子は、この発明
の半導体遮断装置の制御に好適である。
【００１１】
【実施例】以下この発明を実施例に基づいて説明する。
図１は、この発明の実施例になるＧＴＯサイリスタ回路
１からなる半導体遮断装置の回路図であり、図２はＧＴ
Ｏサイリスタ素子のゲート制御線に強磁性体を設けた構
成図である。ＧＴＯサイリスタ素子のターンオフ時にお
いては、制御信号は急峻な立上がりでピーク値の大きい
ゲート逆電流を流す必要があり、そのターンオフ能力
は、前記のゲート逆電流の急峻度に影響される。ＧＴＯ
サイリスタ回路１では検出した遮断電流の数分の一の値
の電流をゲート逆電流としてターンオフすることが行わ
れる。従って、図１のように、図３の従来の半導体遮断
装置に、並列接続されているＧＴＯサイリスタ素子１１
及び１２の内ターンオフ時間の短いＧＴＯサイリスタ素
子１１のゲート制御線８１の外周に環状又は筒状の強磁
性体９１を設けて、前記ゲート電流の発生磁界による強
磁性体９１の磁束特性に応じた逆磁界を生成させること
により、リアクトル分を増大させ前記ゲート電流の立上
がりを遅延させることにより、ＧＴＯサイリスタ素子１
２のターンオフ時間と一致するようにすることができ
る。
図１は、この発明の実施例になるＧＴＯサイリスタ回路
１からなる半導体遮断装置の回路図であり、図２はＧＴ
Ｏサイリスタ素子のゲート制御線に強磁性体を設けた構
成図である。ＧＴＯサイリスタ素子のターンオフ時にお
いては、制御信号は急峻な立上がりでピーク値の大きい
ゲート逆電流を流す必要があり、そのターンオフ能力
は、前記のゲート逆電流の急峻度に影響される。ＧＴＯ
サイリスタ回路１では検出した遮断電流の数分の一の値
の電流をゲート逆電流としてターンオフすることが行わ
れる。従って、図１のように、図３の従来の半導体遮断
装置に、並列接続されているＧＴＯサイリスタ素子１１
及び１２の内ターンオフ時間の短いＧＴＯサイリスタ素
子１１のゲート制御線８１の外周に環状又は筒状の強磁
性体９１を設けて、前記ゲート電流の発生磁界による強
磁性体９１の磁束特性に応じた逆磁界を生成させること
により、リアクトル分を増大させ前記ゲート電流の立上
がりを遅延させることにより、ＧＴＯサイリスタ素子１
２のターンオフ時間と一致するようにすることができ
る。
【００１２】この発明に用いられる強磁性体としては、
飽和最大磁束密度は金属系のものに比べて低いが、電気
抵抗が金属に比べて非常に大きく、かつ加工性に優れた
フエライトがゲート制御信号の制御用構成部品として好
適である。又、ターンオフ時間調整用の強磁性体は、予
め選定実験によりＧＴＯサイリスタ素子のターンオフ時
間が数μs 遅延できるものを用意しておく。そして例え
ば図１のように並列接続されているＧＴＯサイリスタ素
子１３及び１４において、ターンオフ時間の非常に短い
ＧＴＯサイリスタ素子１４のゲート制御線８４に複数個
の強磁性体９２〜９３を挿入することによりＧＴＯサイ
リスタ素子１４のターンオフ時間を調整することが可能
となり、素子間のばらつきによる制御特性への影響を低
減できる。
飽和最大磁束密度は金属系のものに比べて低いが、電気
抵抗が金属に比べて非常に大きく、かつ加工性に優れた
フエライトがゲート制御信号の制御用構成部品として好
適である。又、ターンオフ時間調整用の強磁性体は、予
め選定実験によりＧＴＯサイリスタ素子のターンオフ時
間が数μs 遅延できるものを用意しておく。そして例え
ば図１のように並列接続されているＧＴＯサイリスタ素
子１３及び１４において、ターンオフ時間の非常に短い
ＧＴＯサイリスタ素子１４のゲート制御線８４に複数個
の強磁性体９２〜９３を挿入することによりＧＴＯサイ
リスタ素子１４のターンオフ時間を調整することが可能
となり、素子間のばらつきによる制御特性への影響を低
減できる。
【００１３】また、強磁性体９をＧＴＯサイリスタ素子
１１〜１４のゲート制御線の外周に設けることは、図２
の制御回路７のゲート制御線８が接続されているゲート
信号出力端子２０を外し、この端子部側からゲート制御
線８に挿入することにより容易にできるので、制御回路
７の回路部品の調整や、ゲート制御線８に信号遅延回路
を接続する煩雑さを回避できる。
１１〜１４のゲート制御線の外周に設けることは、図２
の制御回路７のゲート制御線８が接続されているゲート
信号出力端子２０を外し、この端子部側からゲート制御
線８に挿入することにより容易にできるので、制御回路
７の回路部品の調整や、ゲート制御線８に信号遅延回路
を接続する煩雑さを回避できる。
【００１４】
【発明の効果】以上のように、この発明においては、同
一極性に複数の半導体素子が接続されている半導体遮断
装置において、短絡電流の遮断時の半導体素子間のター
ンオフ時点での時間差を、ターンオフ時間の短い素子の
制御線に強磁性体を貫装させることによりリアクトル分
を大きくさせ、制御装回路からの制御信号の立上がりを
遅延させることにより容易に素子間のターンオフ時間の
ばらつきをなくすることができる。また、半導体素子間
のターンオフ時間のばらつきをなくするための素子特性
測定による選別作業、及び制御装置の回路部品の調整作
業の削減が得られ、又半導体遮断装置の性能向上が達せ
られる等の効果をも得られる。
一極性に複数の半導体素子が接続されている半導体遮断
装置において、短絡電流の遮断時の半導体素子間のター
ンオフ時点での時間差を、ターンオフ時間の短い素子の
制御線に強磁性体を貫装させることによりリアクトル分
を大きくさせ、制御装回路からの制御信号の立上がりを
遅延させることにより容易に素子間のターンオフ時間の
ばらつきをなくすることができる。また、半導体素子間
のターンオフ時間のばらつきをなくするための素子特性
測定による選別作業、及び制御装置の回路部品の調整作
業の削減が得られ、又半導体遮断装置の性能向上が達せ
られる等の効果をも得られる。
【図１】この発明の実施例になるＧＴＯサイリスタ回路
からなる半導体遮断装置の回路図である。
からなる半導体遮断装置の回路図である。
【図２】図１のゲート制御線に強磁性体を設けた構成図
である。
である。
【図３】従来例を示すＧＴＯサイリスタ回路からなる半
導体遮断装置の回路図である。
導体遮断装置の回路図である。
１ ＧＴＯサイリスタ回路 １１ ＧＴＯサイリスタ １２ ＧＴＯサイリスタ １３ ＧＴＯサイリスタ １４ ＧＴＯサイリスタ ２ 半導体遮断器 ３ 非線形抵抗素子 ４ スナバ回路 ５ 機械式遮断器 ６ 事故電流検出回路 ７ 制御回路 ８ ゲート制御線 ８１ ゲート制御線 ８２ ゲート制御線 ８３ ゲート制御線 ８４ ゲート制御線 ９ 強磁性体 ９１ 強磁性体 ９２ 強磁性体 ９３ 強磁性体 ９４ 強磁性体 ２０ ゲート信号出力端子
Claims (3)
- 【請求項１】オン又はオフ指令信号により制御回路が出
力する制御信号によりオン・オフ制御される複数の半導
体素子が同一極性に接続された半導体遮断装置におい
て、制御回路からの制御信号を受ける半導体素子の制御
線の外周に、環状又は筒状の強磁性体を設けたことを特
徴とする半導体遮断装置。 - 【請求項２】請求項１に記載の半導体遮断装置におい
て、強磁性体がフエライトからなることを特徴とする半
導体遮断装置。 - 【請求項３】請求項１に記載の半導体遮断装置におい
て、半導体素子がＧＴＯサイリスタ素子であることを特
徴とする半導体遮断装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18543094A JPH0833196A (ja) | 1994-07-14 | 1994-07-14 | 半導体遮断装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18543094A JPH0833196A (ja) | 1994-07-14 | 1994-07-14 | 半導体遮断装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0833196A true JPH0833196A (ja) | 1996-02-02 |
Family
ID=16170653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18543094A Pending JPH0833196A (ja) | 1994-07-14 | 1994-07-14 | 半導体遮断装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0833196A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374618A (ja) * | 2001-06-14 | 2002-12-26 | Mitsubishi Electric Corp | 電鉄用半導体遮断器 |
| JP2018117506A (ja) * | 2017-01-22 | 2018-07-26 | 新電元工業株式会社 | 半導体モジュール |
-
1994
- 1994-07-14 JP JP18543094A patent/JPH0833196A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002374618A (ja) * | 2001-06-14 | 2002-12-26 | Mitsubishi Electric Corp | 電鉄用半導体遮断器 |
| JP2018117506A (ja) * | 2017-01-22 | 2018-07-26 | 新電元工業株式会社 | 半導体モジュール |
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