JPH08329697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08329697A JPH08329697A JP7136350A JP13635095A JPH08329697A JP H08329697 A JPH08329697 A JP H08329697A JP 7136350 A JP7136350 A JP 7136350A JP 13635095 A JP13635095 A JP 13635095A JP H08329697 A JPH08329697 A JP H08329697A
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- Japan
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】冗長ビット用救済ヒューズ未切断状態で冗長ビ
ットへのアクセスを可能とする冗長ビット選択回路を提
供する。 【構成】メモリマット２３と、メモリマット２３上の不
良ビットを救済するための冗長ビット２４と、Ｘ系アド
レズバッファ４に接続され、メモリマット２３上の不良
ビットと冗長ビット２４との切り替えを行い、出力がｎ
入力ＮＡＮＤ回路８に入力される（ｎ−１）個の冗長回
路１０と、ｎ入力ＮＡＮＤ回路８の残りの入力と接地電
極１５とを冗長ビット用救済ヒューズ１４を介して接続
してなる半導体記憶装置１の、Ｘ系アドレスバッファ４
に接続された入力電圧判定回路１１を用い、入力電圧の
高低で冗長ビット用救済ヒューズ１５と直列に接続した
ＣＭＯＳスイッチ１３を開閉することにより冗長ビット
用救済ヒューズ１４を未切断／切断状態としてアクセス
ビットを冗長ビット２４に切り替える。
ットへのアクセスを可能とする冗長ビット選択回路を提
供する。 【構成】メモリマット２３と、メモリマット２３上の不
良ビットを救済するための冗長ビット２４と、Ｘ系アド
レズバッファ４に接続され、メモリマット２３上の不良
ビットと冗長ビット２４との切り替えを行い、出力がｎ
入力ＮＡＮＤ回路８に入力される（ｎ−１）個の冗長回
路１０と、ｎ入力ＮＡＮＤ回路８の残りの入力と接地電
極１５とを冗長ビット用救済ヒューズ１４を介して接続
してなる半導体記憶装置１の、Ｘ系アドレスバッファ４
に接続された入力電圧判定回路１１を用い、入力電圧の
高低で冗長ビット用救済ヒューズ１５と直列に接続した
ＣＭＯＳスイッチ１３を開閉することにより冗長ビット
用救済ヒューズ１４を未切断／切断状態としてアクセス
ビットを冗長ビット２４に切り替える。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特に不良ビットを冗長ビットに切り替え
る救済方式を採用している半導体記憶装置に利用して有
効なものである。
るものであり、特に不良ビットを冗長ビットに切り替え
る救済方式を採用している半導体記憶装置に利用して有
効なものである。
【０００２】
【従来の技術】半導体記憶装置の冗長回路については、
例えば「ＣＭＯＳ超ＬＳＩの設計」（（株）培風館発
行）第１９４頁乃至第１９６頁に記載されている。すな
わち、メモリが大容量化していくにつれて、不良ビット
を１ビットも含まないメモリアレイを製造することが急
速に困難になってくる。特に新規の製造技術を用いて開
発されるメモリの場合、初期の試作時の欠陥レベルが高
く歩留りが極めて低い。こうした問題を解決する方策と
して、実用的には、冗長な行や列を数本加えて、不良の
セルや行、列を入れ替える冗長回路技術が用いられてい
る。図５は、２本の冗長な行（スペア行）をもつメモリ
アレイの回路である。正規のメモリアレイ４０中に不良
ビット５０があった場合、その行に対応するアドレス信
号に対して、選択動作を行うようにスペアデコーダ４２
をプログラミングする。こうすることにより、不良ビッ
ト５０を含むアドレスが入力されると、スペアデコーダ
４２が選択され、同時に正規の行デコーダ４６に対して
選択禁止信号４８が出される。したがって、正規の行の
代わりに、スペア行４１が選択されることになる。スペ
アデコーダ４２のプログラミングは、不揮発性の素子、
例えば、レーザーによるヒューズ素子４４を使って行わ
れる。レーザーヒューズは、ダイソート装置からウエハ
をはずして、レーザカッティング装置でヒューズブロー
する。
例えば「ＣＭＯＳ超ＬＳＩの設計」（（株）培風館発
行）第１９４頁乃至第１９６頁に記載されている。すな
わち、メモリが大容量化していくにつれて、不良ビット
を１ビットも含まないメモリアレイを製造することが急
速に困難になってくる。特に新規の製造技術を用いて開
発されるメモリの場合、初期の試作時の欠陥レベルが高
く歩留りが極めて低い。こうした問題を解決する方策と
して、実用的には、冗長な行や列を数本加えて、不良の
セルや行、列を入れ替える冗長回路技術が用いられてい
る。図５は、２本の冗長な行（スペア行）をもつメモリ
アレイの回路である。正規のメモリアレイ４０中に不良
ビット５０があった場合、その行に対応するアドレス信
号に対して、選択動作を行うようにスペアデコーダ４２
をプログラミングする。こうすることにより、不良ビッ
ト５０を含むアドレスが入力されると、スペアデコーダ
４２が選択され、同時に正規の行デコーダ４６に対して
選択禁止信号４８が出される。したがって、正規の行の
代わりに、スペア行４１が選択されることになる。スペ
アデコーダ４２のプログラミングは、不揮発性の素子、
例えば、レーザーによるヒューズ素子４４を使って行わ
れる。レーザーヒューズは、ダイソート装置からウエハ
をはずして、レーザカッティング装置でヒューズブロー
する。
【０００３】尚、半導体記憶装置の冗長ビット救済に関
しては、他に特開昭６１−９９９９９号公報、特開平１
−１１２５９８号公報等に記載されている。
しては、他に特開昭６１−９９９９９号公報、特開平１
−１１２５９８号公報等に記載されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置では、テスティングの際、冗長ビットが
救済用ヒューズ未切断状態であり、アクセスする事がで
ないため、冗長ビットのテスティングは、ヒューズブロ
ーした後に行われる。このため、ヒューズブローの前後
の２回のテストが必要であり手間が必要である。また、
メモリマット上の欠陥ビットから冗長ビットへの切り替
えを行った場合でも、冗長ビット自体に欠陥がある可能
性がある。この場合、冗長ビット用救済ヒューズは多結
晶シリコンであるため再生は不可能であり冗長ビットを
複数有する場合であっても他の冗長ビットへの切り替え
ができず不良品となる。
半導体記憶装置では、テスティングの際、冗長ビットが
救済用ヒューズ未切断状態であり、アクセスする事がで
ないため、冗長ビットのテスティングは、ヒューズブロ
ーした後に行われる。このため、ヒューズブローの前後
の２回のテストが必要であり手間が必要である。また、
メモリマット上の欠陥ビットから冗長ビットへの切り替
えを行った場合でも、冗長ビット自体に欠陥がある可能
性がある。この場合、冗長ビット用救済ヒューズは多結
晶シリコンであるため再生は不可能であり冗長ビットを
複数有する場合であっても他の冗長ビットへの切り替え
ができず不良品となる。
【０００５】そこで本発明の目的は、冗長ビット用救済
ヒューズが未切断状態で冗長ビットへのアクセスを可能
とする冗長ビット選択回路を提供する事にある。
ヒューズが未切断状態で冗長ビットへのアクセスを可能
とする冗長ビット選択回路を提供する事にある。
【０００６】本発明の他の目的は、冗長ビット用救済ヒ
ューズ未切断状態で冗長ビットのテスティングが可能な
半導体記憶装置を提供することにある。
ューズ未切断状態で冗長ビットのテスティングが可能な
半導体記憶装置を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。
特徴は、本明細書の記述及び添付図面から明らかになる
であろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、メモリマットと、該メモリ
マット上の不良ビットを救済するための冗長ビットと、
入力側がＸ系アドレス入力に接続され、出力側が冗長用
Ｘデコーダに接続された複数の冗長回路と、出力側が前
記冗長用Ｘデコーダに接続され、入力側が冗長ビット用
救済ヒューズを介して接地電極に接続された冗長活性化
信号発生回路とから構成される半導体記憶装置であっ
て、前記冗長活性化信号発生回路と前記冗長ビット用救
済ヒューズとの間にＭＯＳトランジスタからなるスイッ
チを設けるものである。
発明のうち代表的なものの概要を簡単に説明すれば、次
のとおりである。すなわち、メモリマットと、該メモリ
マット上の不良ビットを救済するための冗長ビットと、
入力側がＸ系アドレス入力に接続され、出力側が冗長用
Ｘデコーダに接続された複数の冗長回路と、出力側が前
記冗長用Ｘデコーダに接続され、入力側が冗長ビット用
救済ヒューズを介して接地電極に接続された冗長活性化
信号発生回路とから構成される半導体記憶装置であっ
て、前記冗長活性化信号発生回路と前記冗長ビット用救
済ヒューズとの間にＭＯＳトランジスタからなるスイッ
チを設けるものである。
【０００９】
【作用】上記手段によると、冗長ビット救済用ヒューズ
と直列に接続したＭＯＳトランジスタからなるスイッチ
をＯＦＦ状態としてヒューズ切断状態を作る事により、
冗長回路は冗長ビット用救済ヒューズをレーザ切断した
場合と同じ動作状態となり、冗長ビットへのアクセスが
可能となる。
と直列に接続したＭＯＳトランジスタからなるスイッチ
をＯＦＦ状態としてヒューズ切断状態を作る事により、
冗長回路は冗長ビット用救済ヒューズをレーザ切断した
場合と同じ動作状態となり、冗長ビットへのアクセスが
可能となる。
【００１０】
【実施例】図１は、本発明の半導体記憶装置１の全体構
成を示す図である。半導体記憶装置１は、ＳＲＡＭやＤ
ＲＡＭ、ＰＲＯＭやＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッ
シュメモリ等、製品完成後にデータを記憶させるもので
あり、主に記憶領域であるメモリマット２３、メモリマ
ット２３上の不良ビットを救済するための冗長ビット
（冗長ワード線）２４、Ｘ系アドレスバッファ４、Ｘデ
コーダ６、冗長用Ｘデコーダ７、Ｙデコーダ９、Ｙ系ア
ドレスバッファ５、冗長回路１０から構成される。冗長
回路１０は、入力側がＸ系アドレスバッファ４のインバ
ータを介してＸ系アドレス入力へ、出力側が冗長用Ｘデ
コーダ７にそれぞれ接続されている。冗長用Ｘデコーダ
７では、冗長回路１０のそれぞれの出力と冗長活性化信
号発生回路出力１７がｎ入力ＮＡＮＤ回路８に入力さ
れ、インバータを介して冗長ビット２４に接続されてい
る。メモリマット２３上の不良ビットと冗長ビット２４
との切り替えは、接地電極１５に接続された、例えば多
結晶シリコンからなる冗長ビット救済用ヒューズ１４を
未切断状態とするか、切断状態とするかによって行う。
本発明では、Ｘ系アドレスバッファ４に入力する入力電
圧の高低によって冗長ビット救済用ヒューズ１４を未切
断のまま未切断／切断状態を作り出すために、入力電圧
判定回路１１及びＭＯＳトランジスタからなるスイッ
チ、例えば本実施例ではＯＮ抵抗が平坦な特性を示すＣ
ＭＯＳスイッチ１３を設けている。入力電圧判定回路１
１の入力側がＸ系アドレスバッファ４に、出力側がＣＭ
ＯＳスイッチ１３にインバータを介して接続されてい
る。また、ＣＭＯＳスイッチ１３の入力側は冗長活性化
信号発生回路１２に、出力側は冗長ビット救済用ヒュー
ズ１４にそれぞれ接続されている。
成を示す図である。半導体記憶装置１は、ＳＲＡＭやＤ
ＲＡＭ、ＰＲＯＭやＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッ
シュメモリ等、製品完成後にデータを記憶させるもので
あり、主に記憶領域であるメモリマット２３、メモリマ
ット２３上の不良ビットを救済するための冗長ビット
（冗長ワード線）２４、Ｘ系アドレスバッファ４、Ｘデ
コーダ６、冗長用Ｘデコーダ７、Ｙデコーダ９、Ｙ系ア
ドレスバッファ５、冗長回路１０から構成される。冗長
回路１０は、入力側がＸ系アドレスバッファ４のインバ
ータを介してＸ系アドレス入力へ、出力側が冗長用Ｘデ
コーダ７にそれぞれ接続されている。冗長用Ｘデコーダ
７では、冗長回路１０のそれぞれの出力と冗長活性化信
号発生回路出力１７がｎ入力ＮＡＮＤ回路８に入力さ
れ、インバータを介して冗長ビット２４に接続されてい
る。メモリマット２３上の不良ビットと冗長ビット２４
との切り替えは、接地電極１５に接続された、例えば多
結晶シリコンからなる冗長ビット救済用ヒューズ１４を
未切断状態とするか、切断状態とするかによって行う。
本発明では、Ｘ系アドレスバッファ４に入力する入力電
圧の高低によって冗長ビット救済用ヒューズ１４を未切
断のまま未切断／切断状態を作り出すために、入力電圧
判定回路１１及びＭＯＳトランジスタからなるスイッ
チ、例えば本実施例ではＯＮ抵抗が平坦な特性を示すＣ
ＭＯＳスイッチ１３を設けている。入力電圧判定回路１
１の入力側がＸ系アドレスバッファ４に、出力側がＣＭ
ＯＳスイッチ１３にインバータを介して接続されてい
る。また、ＣＭＯＳスイッチ１３の入力側は冗長活性化
信号発生回路１２に、出力側は冗長ビット救済用ヒュー
ズ１４にそれぞれ接続されている。
【００１１】以下、アドレス入力２ｃに入力Ｈｉｇｈレ
ベル規格内の電圧が入力された場合の動作について説明
する。図２に示すＭＯＳダイオード２５のしきい値電圧
の和を、アドレス入力Ｈｉｇｈレベル規格値以上に設定
する事で、出力１９はＮＭＯＳ２６によりＬｏｗレベル
を出力する。図１において、入力電圧判定回路１１の出
力１９がＬｏｗレベルの場合は、ＣＭＯＳスイッチ１３
はＯＮ状態となり、冗長活性化信号発生回路１２と冗長
ビット用救済ヒューズ１４は直列に接続されていること
となって、ヒューズ切断／未切断状態が冗長活性化信号
発生回路１２で検出できる。図４に示す冗長活性化信号
発生回路１２では、冗長ビット用救済ヒューズ１４が未
切断の場合、接地電極１５とノード３８が短絡状態とな
り、ノード３８はＬｏｗレベルとなって、冗長活性化信
号発生回路１２の出力１７はＬｏｗレベルを出力する。
したがって、冗長用Ｘデコーダ７のワード線２１はＬｏ
ｗレベルとなり、冗長ビット２４は使用されず、アドレ
ス入力２ａ、２ｂ、２ｃに該当したワード線２０がＨｉ
ｇｈレベルとなって、メモリマット２３上のビットがア
クセスされる。
ベル規格内の電圧が入力された場合の動作について説明
する。図２に示すＭＯＳダイオード２５のしきい値電圧
の和を、アドレス入力Ｈｉｇｈレベル規格値以上に設定
する事で、出力１９はＮＭＯＳ２６によりＬｏｗレベル
を出力する。図１において、入力電圧判定回路１１の出
力１９がＬｏｗレベルの場合は、ＣＭＯＳスイッチ１３
はＯＮ状態となり、冗長活性化信号発生回路１２と冗長
ビット用救済ヒューズ１４は直列に接続されていること
となって、ヒューズ切断／未切断状態が冗長活性化信号
発生回路１２で検出できる。図４に示す冗長活性化信号
発生回路１２では、冗長ビット用救済ヒューズ１４が未
切断の場合、接地電極１５とノード３８が短絡状態とな
り、ノード３８はＬｏｗレベルとなって、冗長活性化信
号発生回路１２の出力１７はＬｏｗレベルを出力する。
したがって、冗長用Ｘデコーダ７のワード線２１はＬｏ
ｗレベルとなり、冗長ビット２４は使用されず、アドレ
ス入力２ａ、２ｂ、２ｃに該当したワード線２０がＨｉ
ｇｈレベルとなって、メモリマット２３上のビットがア
クセスされる。
【００１２】次に、アドレス入力２ｃにアドレス入力Ｈ
ｉｇｈレベル規格値以上の電圧が入力された場合につい
て説明する。アドレス入力２ａ、２ｂがＨｉｇｈレベル
でかつアドレス入力２ｃがＨｉｇｈレベル規格値以上の
電圧であった場合、図２に示す入力電圧判定回路の入力
２ｃがＭＯＳダイオード２５のしきい値電圧の和以上と
なり、出力１９はＭＯＳダイオード２５によりＨｉｇｈ
レベルとなる。図１において、入力電圧判定回路１１の
出力１９がＨｉｇｈレベルの場合は、ＣＭＯＳスイッチ
１３はＯＦＦ状態となり、冗長活性化信号発生回路１２
と冗長ビット用救済ヒューズ１４は切断状態となる。図
４に示す冗長活性化信号発生回路１２において、冗長ビ
ット用救済ヒューズ１４が切断状態では、ＰＭＯＳ３
５、３６、３７によりノード３８がＨｉｇｈレベルとな
り、出力１７はＨｉｇｈレベルを出力する。一方、図３
の冗長回路１０は、救済アドレス識別ヒューズ２８が未
切断状態ではノード２９がＬｏｗレベル、ノード３０が
Ｈｉｇｈレベル、ノード３２がＬｏｗレベル、ノード３
１がＨｉｇｈレベル、アドレスインバート信号２２がＬ
ｏｗレベルとなり、ＰＭＯＳ３３、３４により出力１８
はＨｉｇｈレベルを出力する。従って、冗長用Ｘデコー
ダ７のワード線２１がＨｉｇｈレベルとなり、冗長ビッ
ト２４へのアクセスが可能となる。また、ワード線抑止
信号１６がＬｏｗレベルとなり、Ｘデコーダ６のワード
線２０はＬｏｗレベルとなって、メモリマット２３上の
ビットはアクセスされない。この状態で冗長ビット２４
のテスティングが可能となる。
ｉｇｈレベル規格値以上の電圧が入力された場合につい
て説明する。アドレス入力２ａ、２ｂがＨｉｇｈレベル
でかつアドレス入力２ｃがＨｉｇｈレベル規格値以上の
電圧であった場合、図２に示す入力電圧判定回路の入力
２ｃがＭＯＳダイオード２５のしきい値電圧の和以上と
なり、出力１９はＭＯＳダイオード２５によりＨｉｇｈ
レベルとなる。図１において、入力電圧判定回路１１の
出力１９がＨｉｇｈレベルの場合は、ＣＭＯＳスイッチ
１３はＯＦＦ状態となり、冗長活性化信号発生回路１２
と冗長ビット用救済ヒューズ１４は切断状態となる。図
４に示す冗長活性化信号発生回路１２において、冗長ビ
ット用救済ヒューズ１４が切断状態では、ＰＭＯＳ３
５、３６、３７によりノード３８がＨｉｇｈレベルとな
り、出力１７はＨｉｇｈレベルを出力する。一方、図３
の冗長回路１０は、救済アドレス識別ヒューズ２８が未
切断状態ではノード２９がＬｏｗレベル、ノード３０が
Ｈｉｇｈレベル、ノード３２がＬｏｗレベル、ノード３
１がＨｉｇｈレベル、アドレスインバート信号２２がＬ
ｏｗレベルとなり、ＰＭＯＳ３３、３４により出力１８
はＨｉｇｈレベルを出力する。従って、冗長用Ｘデコー
ダ７のワード線２１がＨｉｇｈレベルとなり、冗長ビッ
ト２４へのアクセスが可能となる。また、ワード線抑止
信号１６がＬｏｗレベルとなり、Ｘデコーダ６のワード
線２０はＬｏｗレベルとなって、メモリマット２３上の
ビットはアクセスされない。この状態で冗長ビット２４
のテスティングが可能となる。
【００１３】以下、本発明の作用効果について説明す
る。
る。
【００１４】（１）冗長活性化信号発生回路と冗長ビッ
ト用救済ヒューズとの間にＭＯＳトランジスタからなる
スイッチを設けたことにより、冗長ビット用救済ヒュー
ズを実際に切断せずに切断状態にすることができる。
ト用救済ヒューズとの間にＭＯＳトランジスタからなる
スイッチを設けたことにより、冗長ビット用救済ヒュー
ズを実際に切断せずに切断状態にすることができる。
【００１５】（２）ＭＯＳトランジスタからなるスイッ
チを、Ｘ系アドレス入力の入力電圧の高低によって開閉
することにより、冗長ビット救済用ヒューズを未切断／
切断状態と同じ状態とするので、冗長ビット救済用ヒュ
ーズを未切断のまま、冗長ビットのテスティングを行う
ことができる。
チを、Ｘ系アドレス入力の入力電圧の高低によって開閉
することにより、冗長ビット救済用ヒューズを未切断／
切断状態と同じ状態とするので、冗長ビット救済用ヒュ
ーズを未切断のまま、冗長ビットのテスティングを行う
ことができる。
【００１６】（３）Ｘ系アドレス入力の入力電圧の高低
を、入力側がＸ系アドレスバッファに、出力側がＭＯＳ
トランジスタからなるスイッチに接続された入力電圧判
定回路によって判定することにより、入力電圧がＨｉｇ
ｈレベル規格以内の場合には、判定出力はＬｏｗレベ
ル、入力電圧がＨｉｇｈレベル規格以上の場合には、判
定出力はＨｉｇｈレベルとすることができるので、ＭＯ
ＳトランジスタからなるスイッチのＯＮ、ＯＦＦを入力
電圧によってコントロールすることができる。
を、入力側がＸ系アドレスバッファに、出力側がＭＯＳ
トランジスタからなるスイッチに接続された入力電圧判
定回路によって判定することにより、入力電圧がＨｉｇ
ｈレベル規格以内の場合には、判定出力はＬｏｗレベ
ル、入力電圧がＨｉｇｈレベル規格以上の場合には、判
定出力はＨｉｇｈレベルとすることができるので、ＭＯ
ＳトランジスタからなるスイッチのＯＮ、ＯＦＦを入力
電圧によってコントロールすることができる。
【００１７】（４）ＭＯＳトランジスタからなるスイッ
チに、ＣＭＯＳスイッチを用いることにより、スイッチ
のＯＮ抵抗を低く抑えることとができる。
チに、ＣＭＯＳスイッチを用いることにより、スイッチ
のＯＮ抵抗を低く抑えることとができる。
【００１８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。例えば、
上記実施例では、通常のＸ系アドレス入力端子から分岐
させて入力電圧判定回路に入力しているが、アドレス入
力端子とは独立させた冗長ビットテスト用専用端子を設
けてもよい。また、ＭＯＳトランジスタからなるスイッ
チとしてＣＭＯＳスイッチを用いたが、通常のｎ型ＭＯ
Ｓトランジスタ、あるいはｐ型ＭＯＳトランジスタを用
いても本発明を実現できるものである。
施例に基づき具体的に説明したが、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることは言うまでもない。例えば、
上記実施例では、通常のＸ系アドレス入力端子から分岐
させて入力電圧判定回路に入力しているが、アドレス入
力端子とは独立させた冗長ビットテスト用専用端子を設
けてもよい。また、ＭＯＳトランジスタからなるスイッ
チとしてＣＭＯＳスイッチを用いたが、通常のｎ型ＭＯ
Ｓトランジスタ、あるいはｐ型ＭＯＳトランジスタを用
いても本発明を実現できるものである。
【００１９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００２０】すなわち、メモリマットと、メモリマット
上の不良ビットを救済するための冗長ビットと、入力側
がＸ系アドレスバッファに接続され、出力側が冗長用Ｘ
デコーダに接続された複数の冗長回路と、出力側が冗長
用Ｘデコーダに接続され、入力側が冗長ビット用救済ヒ
ューズを介して接地電極に接続された冗長活性化信号発
生回路とから構成される半導体記憶装置の、冗長活性化
信号発生回路と冗長ビット用救済ヒューズとの間にＭＯ
Ｓトランジスタからなるスイッチを設けることにより、
冗長ビット用救済ヒューズを実際に切断せずに切断状態
にすることができる。したがって、冗長ビット救済用ヒ
ューズ未切断で冗長ビットにアクセスする事が可能とな
りヒューズ切断前に冗長ビットのテスティングが可能と
なる。このため、冗長ビット（冗長ワード線、冗長ビッ
ト線）を複数有するメモリＩＣでは欠陥のある冗長ビッ
トへの切り替えを回避し、欠陥の無い冗長ビットへの切
り替えを可能とし歩留りが向上する。また、冗長ビット
が単数の場合は救済可否判定後の救済及び救済後動作確
認のテスティングが省略できテスト効率が向上する。
上の不良ビットを救済するための冗長ビットと、入力側
がＸ系アドレスバッファに接続され、出力側が冗長用Ｘ
デコーダに接続された複数の冗長回路と、出力側が冗長
用Ｘデコーダに接続され、入力側が冗長ビット用救済ヒ
ューズを介して接地電極に接続された冗長活性化信号発
生回路とから構成される半導体記憶装置の、冗長活性化
信号発生回路と冗長ビット用救済ヒューズとの間にＭＯ
Ｓトランジスタからなるスイッチを設けることにより、
冗長ビット用救済ヒューズを実際に切断せずに切断状態
にすることができる。したがって、冗長ビット救済用ヒ
ューズ未切断で冗長ビットにアクセスする事が可能とな
りヒューズ切断前に冗長ビットのテスティングが可能と
なる。このため、冗長ビット（冗長ワード線、冗長ビッ
ト線）を複数有するメモリＩＣでは欠陥のある冗長ビッ
トへの切り替えを回避し、欠陥の無い冗長ビットへの切
り替えを可能とし歩留りが向上する。また、冗長ビット
が単数の場合は救済可否判定後の救済及び救済後動作確
認のテスティングが省略できテスト効率が向上する。
【００２１】
【図１】本発明の半導体記憶装置の全体構成を示す図で
ある。
ある。
【図２】本発明の入力電圧判定回路を示す回路図であ
る。
る。
【図３】冗長回路を示す回路図である。
【図４】冗長活性化信号発生回路を示す回路図である。
【図５】スペア行付きメモリアレイ回路を示す図であ
る。
る。
１……半導体記憶装置，２……Ｘ系アドレス入力，２ａ
〜２ｃ……アドレス入力，３……Ｙ系アドレス入力，３
ａ〜３ｃ……アドレス入力，４……Ｘ系アドレスバッフ
ァ，５……Ｙ系アドレスバッファ，６……Ｘデコーダ，
７……冗長用Ｘデコーダ，８……ｎ入力ＮＡＮＤ回路，
９……Ｙデコーダ，１０……冗長回路，１１……入力電
圧判定回路，１２……冗長活性化信号発生回路，１３…
…ＣＭＯＳスイッチ，１４……冗長用救済ヒューズ，１
５……接地電極，１６……ワード線抑止信号，１７……
冗長活性化信号発生回路出力，１８……冗長回路出力，
１９……入力判定回路出力，２０……ワード線，２１…
…冗長ワード線，２２……アドレスインバート信号，２
３……メモリマット，２４……冗長ビット（冗長ワード
線），２５……ＭＯＳダイオード，２６……ＮＭＯＳ，
２７……ＣＳ信号，２８……救済アドレス識別ヒュー
ズ，２９、３０、３１、３２……ノード，３３、３４、
３５、３６、３７……ＰＭＯＳ，３８……ノード３９…
…スペア行付きメモリアレイ回路，４０……正規のメモ
リアレイ，４１……スペア行，４２……スペアデコー
ダ，４３……読出し／書込み回路，４４……ヒューズ素
子，４５……ワード線ドライバ，４６……正規の行デコ
ーダ，４７……アドレス信号，４８……選択禁止信号
線，４９……メモリセル，５０……不良ビット，５１…
…不良行
〜２ｃ……アドレス入力，３……Ｙ系アドレス入力，３
ａ〜３ｃ……アドレス入力，４……Ｘ系アドレスバッフ
ァ，５……Ｙ系アドレスバッファ，６……Ｘデコーダ，
７……冗長用Ｘデコーダ，８……ｎ入力ＮＡＮＤ回路，
９……Ｙデコーダ，１０……冗長回路，１１……入力電
圧判定回路，１２……冗長活性化信号発生回路，１３…
…ＣＭＯＳスイッチ，１４……冗長用救済ヒューズ，１
５……接地電極，１６……ワード線抑止信号，１７……
冗長活性化信号発生回路出力，１８……冗長回路出力，
１９……入力判定回路出力，２０……ワード線，２１…
…冗長ワード線，２２……アドレスインバート信号，２
３……メモリマット，２４……冗長ビット（冗長ワード
線），２５……ＭＯＳダイオード，２６……ＮＭＯＳ，
２７……ＣＳ信号，２８……救済アドレス識別ヒュー
ズ，２９、３０、３１、３２……ノード，３３、３４、
３５、３６、３７……ＰＭＯＳ，３８……ノード３９…
…スペア行付きメモリアレイ回路，４０……正規のメモ
リアレイ，４１……スペア行，４２……スペアデコー
ダ，４３……読出し／書込み回路，４４……ヒューズ素
子，４５……ワード線ドライバ，４６……正規の行デコ
ーダ，４７……アドレス信号，４８……選択禁止信号
線，４９……メモリセル，５０……不良ビット，５１…
…不良行
Claims (4)
- 【請求項１】メモリマットと、該メモリマット上の不良
ビットを救済するための冗長ビットと、入力側がＸ系ア
ドレスバッファに接続され、出力側が冗長用Ｘデコーダ
に接続された複数の冗長回路と、出力側が前記冗長用Ｘ
デコーダに接続され、入力側が冗長ビット用救済ヒュー
ズを介して接地電極に接続された冗長活性化信号発生回
路とから構成される半導体記憶装置であって、前記冗長
活性化信号発生回路と前記冗長ビット用救済ヒューズと
の間にＭＯＳトランジスタからなるスイッチを設けたこ
とを特徴とする半導体記憶装置。 - 【請求項２】前記ＭＯＳトランジスタからなるスイッチ
は、Ｘ系アドレス入力の入力電圧の高低によって開閉す
ることにより、前記冗長ビット救済用ヒューズを未切断
／切断状態と同じ状態とすることを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】前記Ｘ系アドレス入力の入力電圧の高低
は、入力側が前記Ｘ系アドレスバッファに、出力側が前
記ＭＯＳトランジスタからなるスイッチに接続された入
力電圧判定回路によって判定することを特徴とする請求
項１又は２記載の半導体記憶装置。 - 【請求項４】前記ＭＯＳトランジスタからなるスイッチ
は、ＣＭＯＳスイッチからなることを特徴とする請求項
１乃至３のいずれか１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136350A JPH08329697A (ja) | 1995-06-02 | 1995-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136350A JPH08329697A (ja) | 1995-06-02 | 1995-06-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08329697A true JPH08329697A (ja) | 1996-12-13 |
Family
ID=15173142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7136350A Pending JPH08329697A (ja) | 1995-06-02 | 1995-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08329697A (ja) |
-
1995
- 1995-06-02 JP JP7136350A patent/JPH08329697A/ja active Pending
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