JPH08321563A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】優れたデータ消去特性を有するスプリットゲー
ト型メモリセルを提供する。 【構成】ｐ型単結晶シリコン基板５２上にドレイン領域
５３およびソース領域５４が形成されている。ドレイン
領域５３とソース領域５４の間にチャネル領域５５が形
成されている。各領域５４，５５上にゲート酸化膜５６
を介して浮遊ゲート２が形成されている。浮遊ゲート２
上にシリコン酸化膜３を介して制御（選択）ゲート４の
一部が形成されている。各領域５３，５５上にゲート酸
化膜６０を介して制御（選択）ゲート４の他の一部が形
成されている。制御（選択）ゲート４と浮遊ゲート２の
間にはシリコン酸化膜６１が形成されている。浮遊ゲー
ト２の上縁部両端にはサイドウォールスペーサから成る
突起部２ａが形成されている。制御（選択）ゲート４は
浮遊ゲート２の一方の突起部２ａを覆うように形成され
ている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体記憶装置
およびその製造方法に係り、詳しくは、スプリットゲー
ト型メモリセルおよびその製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、ＦＲＡＭ（Ferro-electric Rando
m Access Memory)、ＥＰＲＯＭ(Erasable and Programm
able Read Only Memory)，ＥＥＰＲＯＭ(Elecctrical E
rasable and Programmable Read Only Memory)などの不
揮発性半導体記憶装置が注目されている。ＥＰＲＯＭや
ＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷の
有無による閾値電圧の変化を制御ゲートによって検出す
ることで、データの記憶を行うようになっている。ま
た、ＥＥＰＲＯＭには、チップ全体あるいはブロック単
位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セル（メモリセルトランジスタ）は、スタックトゲート
型とスプリットゲート型に大きく分類される。スタック
トゲート型メモリセルには、データ消去時に浮遊ゲート
から電荷を引き抜く際、電荷を過剰に抜き過ぎると、そ
のメモリセルが常に導通状態になって破壊されるという
問題、いわゆる過剰消去の問題がある。過剰消去を防止
するには、消去手順に工夫が必要で、メモリデバイスの
周辺回路で消去手順を制御するか、またはメモリデバイ
スの外部回路で消去手順を制御する必要がある。

【０００４】このようなスタックトゲート型メモリセル
における過剰消去の問題を回避するために開発されたの
が、スプリットゲート型メモリセルである。スプリット
ゲート型メモリセルでは、ディスターブ（誤書き込み、
誤消去）を防ぐ方法の一つとして、ＦＮ（Fowler Nordh
eim ）トンネル電流に方向性をもたせる方法が用いられ
ている。

【０００５】図１０に、従来のスプリットゲート型メモ
リセル（スプリットゲート型トランジスタ）５１の断面
構造を示す。ｐ型単結晶シリコン基板５２上にドレイン
領域５３およびソース領域５４が形成されている。ドレ
イン領域５３とソース領域５４の間の基板５２上にチャ
ネル領域５５が形成されている。ソース領域５４および
チャネル領域５５の上にゲート酸化膜５６を介して浮遊
ゲート５７が形成されている。浮遊ゲート５７上にシリ
コン酸化膜５８を介して制御（選択）ゲート５９の一部
が形成されている。ドレイン領域５３およびチャネル領
域５５の上にゲート酸化膜６０を介して制御（選択）ゲ
ート５９の他の一部が形成されている。つまり、制御
（選択）ゲート５９は、浮遊ゲート５７およびチャネル
領域５５のそれぞれの一部を覆うように形成されてい
る。制御（選択）ゲート５９と浮遊ゲート５７の間には
シリコン酸化膜６１が形成されている。

【０００６】このように構成されたスプリットゲート型
メモリセル５１において、データを書き込むときには、
ドレイン領域５３とソース領域５４との間に電圧を印加
し（例えば、ドレイン領域５３に０Ｖ、ソース領域５４
に１２Ｖ）、チャネル領域５５にチャネル電流を流すこ
とにより、浮遊ゲート５７に電子を注入して蓄積させ
る。また、データを消去するときには、ドレイン領域５
３およびソース領域５４に電圧を印加しないで制御（選
択）ゲート５９に電圧（例えば、１４〜１５Ｖ）を印加
することにより、浮遊ゲート５７に蓄積されている電子
を、トンネル効果を用いて制御（選択）ゲート５９へ移
動させる。

【０００７】ここで、制御（選択）ゲート５９とゲート
酸化膜６０とドレイン領域５３とソース領域５４とで、
個々のメモリセル５１自身を選択するための選択トラン
ジスタ６２が構成される。そのため、選択トランジスタ
６２によってメモリセル５１の導通・非導通を制御する
ことができ、過剰消去を防止することができる。

【０００８】また、浮遊ゲート５７の上縁部には突起５
７ａが形成されている。データ消去時に浮遊ゲート５７
から電荷を引き抜く際には、図中の矢印Ａに示すよう
に、この突起５７ａから制御（選択）ゲート５９へ電子
が流れる。ＦＮトンネル電流は、その電子の流れと反対
方向に流れる。すなわち、従来のスプリットゲート型メ
モリセル５１では、浮遊ゲート５７の上縁部に突起５７
ａを設けることで、ＦＮトンネル電流に方向性をもたせ
ている。

【０００９】図１１に、図１０に示す従来のスプリット
ゲート型メモリセル５１の製造工程を示す。 工程１（図１１（ａ）参照）；熱酸化法を用い、ｐ型単
結晶シリコン基板５２上にゲート酸化膜５６となるシリ
コン酸化膜７１を形成する。次に、減圧ＣＶＤ法を用
い、シリコン酸化膜７１上に浮遊ゲート５７となるドー
プドポリシリコン膜７２を形成する。続いて、ＣＶＤ法
を用い、ドープドポリシリコン膜７２上にシリコン窒化
膜７３を形成する。次に、シリコン窒化膜７３をパター
ニングし、浮遊ゲート５７に対応する位置に開口部７３
ａを形成する。

【００１０】工程２（図１１（ｂ）参照）；シリコン窒
化膜７３を酸化防御膜として用いるＬＯＣＯＳ法によ
り、開口部７３ａから露出したドープドポリシリコン膜
７２を選択酸化することで、シリコン酸化膜５８を形成
する。このとき、シリコン窒化膜７３の端部にシリコン
酸化膜５８の端部が侵入し、バーズビーク７４が形成さ
れる。

【００１１】工程３（図１１（ｃ）参照）；シリコン窒
化膜７３を除去する。次に、異方性エッチング法を用
い、シリコン酸化膜５８をエッチング用マスクとしてド
ープドポリシリコン膜７２をエッチングすることで、浮
遊ゲート５７を形成する。浮遊ゲート５７下のシリコン
酸化膜７１がゲート酸化膜５６となる。このとき、シリ
コン酸化膜５８の端部にはバーズビーク７４が形成され
ているため、浮遊ゲート５７の上縁部はバーズビーク７
４の形状に沿って尖鋭になり、突起５７ａが形成され
る。続いて、シリコン酸化膜５８および浮遊ゲート５７
をイオン注入用マスクとして、基板５２にｎ型不純物
（ヒ素、リンなど）をイオン注入することで、ｎ型のソ
ース領域５４を形成する。次に、熱酸化法を用いてデバ
イスの全面にシリコン酸化膜を形成し、そのシリコン酸
化膜上にＣＶＤ法を用いてシリコン酸化膜を形成する。
これらのシリコン酸化膜によってゲート酸化膜６０およ
びシリコン酸化膜６１が構成される。

【００１２】工程４（図１０参照）；減圧ＣＶＤ法を用
いてデバイスの全面にドープドポリシリコン膜を形成
し、そのドープドポリシリコン膜をパターニングするこ
とで、制御（選択）ゲート５９を形成する。その後、制
御（選択）ゲート５９とシリコン酸化膜５８および浮遊
ゲート５７をイオン注入用マスクとして、基板５２にｎ
型不純物（ヒ素、リンなど）をイオン注入することで、
ｎ型のドレイン領域５３を形成する。

【００１３】ちなみに、このようなスプリットゲート型
メモリセル５１を用いたフラッシュＥＥＰＲＯＭは、Ｕ
ＳＰ−５０２９１３０に開示されている。

【００１４】

【発明が解決しようとする課題】スプリットゲート型メ
モリセル５１では、ＬＯＣＯＳ法を用いるために製造工
程が複雑化するという問題がある。また、シリコン酸化
膜５８の端部に形成されるバーズビーク７４の形状には
バラツキが生じやすいことから突起５７ａの形状にもバ
ラツキが生じやすくなり、その結果、各メモリセル５１
間におけるデータ消去特性のバラツキが大きくなるとい
う問題がある。

【００１５】そこで、浮遊ゲート電極を形成する際にド
ープドポリシリコン膜のエッジ形状を利用する方法や、
浮遊ゲート電極となるドープドポリシリコン膜中の不純
物濃度を提言して表面アスペリティーを増加させる方法
が提案されている（「フラッシュメモリ技術ハンドブッ
ク」株式会社サイエンスフォーラム,1993 年発行，pp39
-52.参照）。しかし、これらの方法では、上記した浮遊
ゲート５７に突起５７ａを設ける方法に比べて、ＦＮ電
流の方向性を十分に確保するのが難しいという問題があ
る。

【００１６】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、優れたデータ消去特性
を有するスプリットゲート型メモリセルを備えた不揮発
性半導体記憶装置を提供することにある。また、本発明
の別の目的は、そのような不揮発性半導体記憶装置の簡
単かつ容易な製造方法を提供することにある。

【００１７】

【課題を解決するための手段】請求項１に記載の発明
は、浮遊ゲートの上縁部に突起を設けたスプリットゲー
ト型メモリセルを備えたことをその要旨とする。

【００１８】請求項２に記載の発明は、浮遊ゲートの側
壁に導電性のサイドウォールスペーサを設けたスプリッ
トゲート型メモリセルを備えたことをその要旨とする。
請求項３に記載の発明は、浮遊ゲートの側壁に一体化し
て形成された導電性のサイドウォールスペーサを備え、
そのサイドウォールスペーサの上端部は浮遊ゲートより
突出した形状を成したスプリットゲート型メモリセルを
備えたことをその要旨とする。

【００１９】請求項４に記載の発明は、浮遊ゲートの側
壁に一体化して形成された導電性のサイドウォールスペ
ーサを備え、そのサイドウォールスペーサの上端部は浮
遊ゲートより突出した形状を成し、制御ゲートは当該サ
イドウォールスペーサの上端部を絶縁膜を介して覆うよ
うに形成されたスプリットゲート型メモリセルを備えた
ことをその要旨とする。

【００２０】請求項５に記載の発明は、請求項３または
請求項４に記載の不揮発性半導体記憶装置において、浮
遊ゲートに対して制御ゲートと対称な位置に形成された
ソース配線を備えたことをその要旨とする。

【００２１】請求項６に記載の発明は、半導体基板上に
ゲート絶縁膜、第１の導電膜、第１の絶縁膜、第１の絶
縁膜とはエッチングレートの異なる第２の絶縁膜を順次
形成する工程と、浮遊ゲートに対応する部分を残して第
１および第２の絶縁膜をパターニングする工程と、半導
体基板上にソース領域を形成する工程と、上記の工程で
形成されたデバイスの全面に第２の導電膜を形成する工
程と、第２の絶縁膜をエッチング用マスクとする異方性
エッチング法を用い、第２の導電膜からサイドウォール
スペーサを形成すると共に、第１の導電膜から浮遊ゲー
トを形成する工程と、第２の絶縁膜を除去する工程と、
上記の工程で形成されたデバイスの全面に第３の絶縁膜
を形成する工程と、上記の工程で形成されたデバイスの
全面に第３の導電膜を形成し、第３の導電膜をパターニ
ングすることで制御ゲートを形成する工程と、半導体基
板上にドレイン領域を形成する工程とを備えたことをそ
の要旨とする。

【００２２】請求項７に記載の発明は、半導体基板上に
ゲート絶縁膜、第１の導電膜、第１の絶縁膜、第１の絶
縁膜とはエッチングレートの異なる第２の絶縁膜を順次
形成する工程と、第１の導電膜および第１の絶縁膜をパ
ターニングすることで、第１の導電膜から浮遊ゲートを
形成する工程と、半導体基板上にソース領域を形成する
工程と、上記の工程で形成されたデバイスの全面に第２
の導電膜を形成する工程と、第２の絶縁膜をエッチング
用マスクとする異方性エッチング法を用い、第２の導電
膜からサイドウォールスペーサを形成する工程と、第２
の絶縁膜を除去する工程と、上記の工程で形成されたデ
バイスの全面に第３の絶縁膜を形成する工程と、上記の
工程で形成されたデバイスの全面に第３の導電膜を形成
し、第３の導電膜をパターニングすることで制御ゲート
を形成する工程と、半導体基板上にドレイン領域を形成
する工程とを備えたことをその要旨とする。

【００２３】請求項８に記載の発明は、半導体基板上に
ゲート絶縁膜、第１の導電膜、第１の絶縁膜を順次形成
する工程と、第１の導電膜および第１の絶縁膜をパター
ニングすることで、第１の導電膜から浮遊ゲートを形成
する工程と、半導体基板上にソース領域を形成する工程
と、上記の工程で形成されたデバイスの全面に第２の導
電膜を形成する工程と、異方性エッチング法を用い、第
２の導電膜からサイドウォールスペーサを形成する工程
と、上記の工程で形成されたデバイスの全面に第３の絶
縁膜を形成する工程と、上記の工程で形成されたデバイ
スの全面に第３の導電膜を形成し、第３の導電膜をパタ
ーニングすることで制御ゲートを形成する工程と、半導
体基板上にドレイン領域を形成する工程とを備えたこと
をその要旨とする。

【００２４】

【作用】請求項１に記載の発明によれば、データ消去時
に浮遊ゲートから電荷を引き抜く際に、浮遊ゲートの上
縁部に設けられた突起から制御ゲートへ電子が流れる。
ＦＮトンネル電流は、その電子の流れと反対方向に流れ
る。従って、ＦＮトンネル電流に方向性が与えられる。

【００２５】請求項２〜４のいずれか１項に記載の発明
によれば、データ消去時に浮遊ゲートから電荷を引き抜
く際に、浮遊ゲートの側壁に設けられた導電性のサイド
ウォールスペーサの上端部から制御ゲートへ電子が流れ
る。ＦＮトンネル電流は、その電子の流れと反対方向に
流れる。従って、ＦＮトンネル電流に方向性が与えられ
る。

【００２６】請求項３または請求項４に記載の発明によ
れば、導電性のサイドウォールスペーサが浮遊ゲートの
側壁に一体化して形成されている。そして、サイドウォ
ールスペーサの上端部が浮遊ゲートより突出しているた
め、その上端部から制御ゲートへ確実に電子が流れる。

【００２７】請求項４に記載の発明によれば、制御ゲー
トがサイドウォールスペーサの上端部を覆うように形成
されている。そのため、サイドウォールスペーサの上端
部から制御ゲートへの電子の流れには強い方向性が与え
られる。従って、ＦＮトンネル電流の方向性を極めて強
くすることができる。

【００２８】請求項５に記載の発明によれば、ソース配
線を設けてソース領域を裏打ちすることにより、ソース
領域のシート抵抗を低減することができる。請求項６〜
８のいずれか１項に記載の発明によれば、請求項１〜４
のいずれか１項に記載の不揮発性半導体記憶装置を、一
般的な技術を用いて簡単かつ容易に製造することができ
る。また、サイドウォールスペーサの形成に用いられる
異方性エッチング法の制御性は極めて高いため、サイド
ウォールスペーサの上端部の形状にはほとんどバラツキ
が生じない。従って、不揮発性半導体記憶装置の各スプ
リットゲート型メモリセル間におけるデータ消去特性の
バラツキを小さくすることが可能になり、優れたデータ
消去特性を得ることができる。

【００２９】

【実施例】

（第１実施例）以下、本発明を具体化した第１実施例を
図面に従って説明する。尚、本実施例において、図１０
および図１１に示した従来例のスプリットゲート型メモ
リセル（スプリットゲート型トランジスタ）５１と同じ
構成部材については符号を等しくする。

【００３０】図１に、本実施例のスプリットゲート型メ
モリセル（スプリットゲート型トランジスタ）１の断面
構造を示す。ｐ型単結晶シリコン基板５２上にドレイン
領域５３およびソース領域５４が形成されている。ドレ
イン領域５３とソース領域５４の間の基板５２上にチャ
ネル領域５５が形成されている。ソース領域５４および
チャネル領域５５の上にゲート酸化膜５６を介して浮遊
ゲート２が形成されている。浮遊ゲート２上にシリコン
酸化膜３を介して制御（選択）ゲート４の一部が形成さ
れている。ドレイン領域５３およびチャネル領域５５の
上にゲート酸化膜６０を介して制御（選択）ゲート４の
他の一部が形成されている。つまり、制御（選択）ゲー
ト４は、浮遊ゲート２およびチャネル領域５５のそれぞ
れの一部を覆うように形成されている。制御（選択）ゲ
ート４と浮遊ゲート２の間にはシリコン酸化膜６１が形
成されている。

【００３１】浮遊ゲート２の上縁部両端には、後記する
ようにサイドウォールスペーサ１５ａから成る突起部２
ａが形成されている。そして、シリコン酸化膜３は、浮
遊ゲート２における突起部２ａの間の凹部内に形成され
ている。制御（選択）ゲート４は、浮遊ゲート２の一方
の突起部２ａを覆うように形成されている。つまり、浮
遊ゲート２の突起部２ａ（サイドウォールスペーサ１５
ａの上端部）は、シリコン酸化膜３下に形成された浮遊
ゲート２の平坦部から突出した形状を成している。

【００３２】このように構成されたスプリットゲート型
メモリセル１において、データを書き込むときには、ド
レイン領域５３とソース領域５４との間に電圧を印加し
（例えば、ドレイン領域５３に０Ｖ、ソース領域５４に
１２Ｖ）、チャネル領域５５にチャネル電流を流すこと
により、浮遊ゲート２に電子を注入して蓄積させる。ま
た、データを消去するときには、ドレイン領域５３およ
びソース領域５４に電圧を印加しないで制御（選択）ゲ
ート４に電圧（例えば、１４〜１５Ｖ）を印加すること
により、浮遊ゲート２に蓄積されている電子を、トンネ
ル効果を用いて制御（選択）ゲート４へ移動させる。

【００３３】ここで、制御（選択）ゲート４とゲート酸
化膜６０とドレイン領域５３とソース領域５４とで、個
々のメモリセル１自身を選択するための選択トランジス
タ５が構成される。そのため、選択トランジスタ５によ
ってメモリセル１の導通・非導通を制御することがで
き、過剰消去を防止することができる。

【００３４】また、データ消去時に浮遊ゲート２から電
荷を引き抜く際には、図中の矢印Ａに示すように、浮遊
ゲート２の突起部２ａから制御（選択）ゲート４へ電子
が流れる。ＦＮトンネル電流は、その電子の流れと反対
方向に流れる。すなわち、スプリットゲート型メモリセ
ル１では、浮遊ゲート２に突起部２ａを設けることで、
ＦＮトンネル電流に方向性をもたせている。

【００３５】ここで、制御（選択）ゲート４は浮遊ゲー
ト２の突起部２ａを覆うように形成されているため、突
起部２ａから制御（選択）ゲート４への電子の流れには
強い方向性が与えられる。従って、ＦＮトンネル電流の
方向性を極めて強くすることができる。

【００３６】また、制御（選択）ゲート４と浮遊ゲート
２との間にはシリコン酸化膜３が設けられているため、
各ゲート４，２間の静電容量を低減することができる。
次に、図１に示すスプリットゲート型メモリセル１の第
１の製造方法を、図５〜図７に示す概略断面図に従って
順次説明する。

【００３７】工程１（図５（ａ）参照）；熱酸化法を用
い、ｐ型単結晶シリコン基板５２上にゲート酸化膜５６
となるシリコン酸化膜７１を形成する。次に、減圧ＣＶ
Ｄ法を用い、シリコン酸化膜７１上に浮遊ゲート２とな
るドープドポリシリコン膜１１を形成する。続いて、Ｃ
ＶＤ法を用い、ドープドポリシリコン膜１１上にシリコ
ン酸化膜３とシリコン窒化膜１２とを順次形成する。

【００３８】工程２（図５（ｂ）参照）；浮遊ゲート２
に対応する部分を残して各膜１２，３をパターニングす
る。 工程３（図５（ｃ）参照）；デバイス表面におけるドレ
イン領域５３およびチャネル領域５５に対応する部分を
レジストマスク１３で覆う。次に、レジストマスク１３
をイオン注入用マスクとして、基板５２にｎ型不純物
（ヒ素、リンなど）をイオン注入することで、不純物注
入領域１４を形成する。

【００３９】工程４（図５（ｄ）参照）；アニールを行
って不純物注入領域１４を活性化させることで、ｎ型の
ソース領域５４を形成する。 工程５（図６（ａ）参照）；減圧ＣＶＤ法を用い、デバ
イスの全面にドープドポリシリコン膜１５を形成する。

【００４０】工程６（図６（ｂ）参照）；異方性エッチ
ング法を用い、シリコン窒化膜１２をエッチング用マス
クとしてドープドポリシリコン膜１５をエッチングする
ことで、各膜１２，３の側壁にサイドウォールスペーサ
１５ａを形成する。

【００４１】工程７（図６（ｃ）参照）；工程６から引
き続き各ドープドポリシリコン膜１５，１１をエッチン
グすることで、サイドウォールスペーサ１５ａから成る
突起部２ａを形成すると共に、ドープドポリシリコン膜
１１から浮遊ゲート２を形成する。浮遊ゲート２下のシ
リコン酸化膜７１がゲート酸化膜５６となる。

【００４２】工程８（図６（ｄ）参照）；エッチング法
を用いてシリコン窒化膜１２を除去する。 工程９（図７（ａ）参照）；熱酸化法を用いてデバイス
の全面にシリコン酸化膜を形成し、そのシリコン酸化膜
上にＣＶＤ法を用いてシリコン酸化膜を形成する。これ
らのシリコン酸化膜によってゲート酸化膜６０およびシ
リコン酸化膜６１が構成される。

【００４３】工程１０（図７（ｂ）参照）；減圧ＣＶＤ
法を用いてデバイスの全面にドープドポリシリコン膜を
形成し、そのドープドポリシリコン膜をパターニングす
ることで、制御（選択）ゲート４を形成する。

【００４４】工程１１（図１参照）；制御（選択）ゲー
ト４とシリコン酸化膜３および浮遊ゲート２をイオン注
入用マスクとして、基板５２にｎ型不純物（ヒ素、リン
など）をイオン注入することで、不純物注入領域（図示
略）を形成する。次に、アニールを行って当該不純物注
入領域を活性化させることで、ｎ型のドレイン領域５３
を形成する。

【００４５】続いて、図１に示すスプリットゲート型メ
モリセル１の第２の製造方法を、図８に示す概略断面図
に従って順次説明する。工程１（図８（ａ）参照）；第
１の製造方法の工程１（図５（ａ）参照）と同じであ
る。

【００４６】工程２（図８（ｂ）参照）；各膜１２，
３，１１をパターニングすることで、浮遊ゲート２を形
成する。浮遊ゲート２下のシリコン酸化膜７１がゲート
酸化膜５６となる。次に、第１の製造方法と同様にし
て、ソース領域５４を形成する。

【００４７】工程３（図８（ｃ）参照）；減圧ＣＶＤ法
を用い、デバイスの全面にドープドポリシリコン膜１５
を形成する。 工程４（図８（ｄ）参照）；異方性エッチング法を用
い、シリコン窒化膜１２をエッチング用マスクとしてド
ープドポリシリコン膜１５をエッチングすることで、各
膜１２，３および浮遊ゲート２の側壁にサイドウォール
スペーサ１５ａから成る突起部２ａを形成する。

【００４８】その後、第１の製造方法と同様にして、ゲ
ート酸化膜６０、シリコン酸化膜６１、制御（選択）ゲ
ート４、ドレイン領域５３を順次形成する。このよう
に、本実施例の第１および第２の製造方法によれば、一
般的な技術を用いて簡単かつ容易に浮遊ゲート２の突起
部２ａを形成することが可能になり、図１に示す構造の
スプリットゲート型メモリセル１を製造することができ
る。

【００４９】また、突起部２ａの形成に用いられる異方
性エッチング法の制御性は極めて高いため、突起部２ａ
の形状にはほとんどバラツキが生じない。従って、各メ
モリセル１間におけるデータ消去特性のバラツキを小さ
くすることが可能になり、優れたデータ消去特性を得る
ことができる。

【００５０】（第２実施例）以下、本発明を具体化した
第２実施例を図面に従って説明する。尚、本実施例にお
いて、第１実施例のスプリットゲート型メモリセル１と
同じ構成部材については符号を等しくしてその説明を省
略する。

【００５１】図２に、本実施例のスプリットゲート型メ
モリセル（スプリットゲート型トランジスタ）２１の断
面構造を示す。スプリットゲート型メモリセル２１で
は、スプリットゲート型メモリセル１に比べてシリコン
酸化膜３が厚く形成されており、制御（選択）ゲート４
は浮遊ゲート２の突起部２ａを覆わないようになってい
る。

【００５２】従って、スプリットゲート型メモリセル２
１においては、突起部２ａから制御（選択）ゲート４へ
の電子の流れに方向性が与えられるものの、その方向性
はスプリットゲート型メモリセル１のそれに比べると若
干弱いものとなる。しかし、ＦＮトンネル電流の方向性
については十分に確保することができる。

【００５３】また、シリコン酸化膜３が厚いため、各ゲ
ート４，２間の静電容量をさらに低減することができ
る。次に、図２に示すスプリットゲート型メモリセル２
１の製造方法を、図９に示す概略断面図に従って順次説
明する。

【００５４】工程１（図９（ａ）参照）；熱酸化法を用
い、ｐ型単結晶シリコン基板５２上にゲート酸化膜５６
となるシリコン酸化膜７１を形成する。次に、減圧ＣＶ
Ｄ法を用い、シリコン酸化膜７１上に浮遊ゲート２とな
るドープドポリシリコン膜１１を形成する。続いて、Ｃ
ＶＤ法を用い、ドープドポリシリコン膜１１上にシリコ
ン酸化膜３を形成する。

【００５５】工程２（図９（ｂ）参照）；各膜３，１１
をパターニングすることで、浮遊ゲート２を形成する。
浮遊ゲート２下のシリコン酸化膜７１がゲート酸化膜５
６となる。次に、第１実施例と同様にして、ソース領域
５４を形成する。

【００５６】工程３（図９（ｃ）参照）；減圧ＣＶＤ法
を用い、デバイスの全面にドープドポリシリコン膜１５
を形成する。 工程４（図９（ｄ）参照）；異方性エッチング法を用
い、ドープドポリシリコン膜１５をエッチングすること
で、シリコン酸化膜３および浮遊ゲート２の側壁にサイ
ドウォールスペーサ１５ａから成る突起部２ａを形成す
る。

【００５７】工程５（図９（ｅ）参照）；熱酸化法を用
いてデバイスの全面にシリコン酸化膜を形成し、そのシ
リコン酸化膜上にＣＶＤ法を用いてシリコン酸化膜を形
成する。これらのシリコン酸化膜によってゲート酸化膜
６０およびシリコン酸化膜６１が構成される。

【００５８】その後、第１実施例と同様にして、制御
（選択）ゲート４、ドレイン領域５３を順次形成する。
このように、本実施例の製造方法においても、第１実施
例と同様の作用および効果を得ることができる。

【００５９】（第３実施例）以下、本発明を具体化した
第３実施例を図面に従って説明する。尚、本実施例にお
いて、第１実施例のスプリットゲート型メモリセル１と
同じ構成部材については符号を等しくしてその説明を省
略する。

【００６０】図３に、本実施例のスプリットゲート型メ
モリセル（スプリットゲート型トランジスタ）３１の断
面構造を示す。スプリットゲート型メモリセル３１にお
いて、スプリットゲート型メモリセル１と異なるのは、
浮遊ゲート２およびシリコン酸化膜３に対して制御（選
択）ゲート４と対称な位置にソース配線３２が形成され
ている点だけである。ソース配線３２は図示しないコン
タクトホールを介してソース領域５４と接続されてい
る。つまり、ソース領域５４をソース配線３２で裏打ち
することにより、ソース領域５４のシート抵抗を低減す
ることができる。尚、ソース配線３２は、スプリットゲ
ート型メモリセル１の製造方法において、制御（選択）
ゲート４と同一工程で形成すればよい。

【００６１】（第４実施例）以下、本発明を具体化した
第４実施例を図面に従って説明する。尚、本実施例にお
いて、第２実施例のスプリットゲート型メモリセル２１
と同じ構成部材については符号を等しくしてその説明を
省略する。

【００６２】図４に、本実施例のスプリットゲート型メ
モリセル（スプリットゲート型トランジスタ）４１の断
面構造を示す。スプリットゲート型メモリセル４１にお
いて、スプリットゲート型メモリセル２１と異なるの
は、浮遊ゲート２およびシリコン酸化膜３に対して制御
（選択）ゲート４と対称な位置にソース配線４２が形成
されている点だけである。ソース配線４２は図示しない
コンタクトホールを介してソース領域５４と接続されて
いる。つまり、ソース領域５４をソース配線４２で裏打
ちすることにより、ソース領域５４のシート抵抗を低減
することができる。尚、ソース配線４２は、スプリット
ゲート型メモリセル２１の製造方法において、制御（選
択）ゲート４と同一工程で形成すればよい。

【００６３】尚、上記各実施例は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）各ゲート酸化膜５６，６０および各シリコン酸化
膜３，６１をそれぞれ、他の適宜な絶縁膜（シリコン窒
化膜など）や、複数の絶縁膜の積層構造から成る膜に置
き代える。

【００６４】（２）各ゲート２，４の材質をそれぞれ、
ドープドポリシリコン以外の適宜な導電材料（高融点金
属を含む各種金属、シリサイドなど）に置き代える。 （３）導電性のサイドウォールスペーサ１５ａを浮遊ゲ
ート２とは別の材質で形成する。

【００６５】（４）シリコン窒化膜１２を、シリコン酸
化膜３とはエッチングレートの異なる他の適宜な膜に置
き代える。 （５）ｐ型単結晶シリコン基板５２をｐ型ウェルに置き
代える。

【００６６】（６）ｐ型単結晶シリコン基板５２をｎ型
単結晶シリコン基板またはｎ型ウェルに置き代え、ドレ
イン領域５３およびソース領域５４を形成するために注
入する不純物イオンとしてｐ型不純物イオン（ホウ素、
イリジウムなど）を用いる。

【００６７】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項６〜８のいずれか１項に記載の不揮発性半
導体記憶装置の製造方法において、制御ゲートの形成と
同時に、第３の導電膜をパターニングすることでソース
領域と接続されるソース配線を形成する不揮発性半導体
記憶装置の製造方法。

【００６８】このようにすれば、請求項５に記載の不揮
発性半導体記憶装置を簡単かつ容易に製造することがで
きる。 （ロ）請求項６〜８のいずれか１項に記載の不揮発性半
導体記憶装置の製造方法において、浮遊ゲートをイオン
注入用マスクとして基板に不純物を注入することでソー
ス領域を形成する不揮発性半導体記憶装置の製造方法。

【００６９】このようにすれば、ソース領域を浮遊ゲー
トに対して自己整合的に形成することができる。 （ハ）請求項６〜８のいずれか１項に記載の不揮発性半
導体記憶装置の製造方法において、制御ゲートをイオン
注入用マスクとして基板に不純物を注入することでドレ
イン領域を形成する不揮発性半導体記憶装置の製造方
法。

【００７０】このようにすれば、ドレイン領域を制御ゲ
ートに対して自己整合的に形成することができる。とこ
ろで、本明細書において、発明の構成に係る部材は以下
のように定義されるものとする。

【００７１】（ａ）半導体基板とは、単結晶シリコン基
板だけでなくウェルをも含むものとする。 （ｂ）絶縁膜とは、シリコン酸化膜だけでなく、シリコ
ン窒化膜などのあらゆる絶縁膜をも含むものとする。

【００７２】

【発明の効果】以上詳述したように本発明によれば、優
れたデータ消去特性を有するスプリットゲート型メモリ
セルを備えた不揮発性半導体記憶装置を提供することが
できる。また、そのような不揮発性半導体記憶装置の簡
単かつ容易な製造方法を提供することができる。

【図面の簡単な説明】

【図１】第１実施例の概略断面図。

【図２】第２実施例の概略断面図。

【図３】第３実施例の概略断面図。

【図４】第４実施例の概略断面図。

【図５】第１実施例の製造工程を説明するための概略断
面図。

【図６】第１実施例の製造工程を説明するための概略断
面図。

【図７】第１実施例の製造工程を説明するための概略断
面図。

【図８】第１実施例の製造工程を説明するための概略断
面図。

【図９】第２実施例の製造工程を説明するための概略断
面図。

【図１０】従来例の概略断面図。

【図１１】第１実施例の製造工程を説明するための概略
断面図。

【符号の説明】

１，２１，３１，４１…スプリットゲート型メモリセル ２…浮遊ゲート ３…第１の絶縁膜としてのシリコン酸化膜 ４…制御（選択）ゲート １１…第１の導電膜としてのドープドシリコン膜 １２…第２の絶縁膜としてのシリコン窒化膜 １５…第２の導電膜としてのドープドシリコン膜 １５ａ…サイドウォールスペーサ ３２，４２…ソース配線 ５２…ｐ型単結晶シリコン基板 ５３…ドレイン領域 ５４…ソース領域 ５６…ゲート絶縁膜としてのゲート酸化膜 ６０…第３の絶縁膜から成るゲート酸化膜 ６１…第３の絶縁膜から成るシリコン酸化膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 浮遊ゲートの上縁部に突起を設けたスプ
   リットゲート型メモリセルを備えた不揮発性半導体記憶
   装置。
2. 【請求項２】 浮遊ゲートの側壁に導電性のサイドウォ
   ールスペーサを設けたスプリットゲート型メモリセルを
   備えた不揮発性半導体記憶装置。
3. 【請求項３】 浮遊ゲートの側壁に一体化して形成され
   た導電性のサイドウォールスペーサを備え、そのサイド
   ウォールスペーサの上端部は浮遊ゲートより突出した形
   状を成したスプリットゲート型メモリセルを備えた不揮
   発性半導体記憶装置。
4. 【請求項４】 浮遊ゲートの側壁に一体化して形成され
   た導電性のサイドウォールスペーサを備え、そのサイド
   ウォールスペーサの上端部は浮遊ゲートより突出した形
   状を成し、制御ゲートは当該サイドウォールスペーサの
   上端部を絶縁膜を介して覆うように形成されたスプリッ
   トゲート型メモリセルを備えた不揮発性半導体記憶装
   置。
5. 【請求項５】 請求項３または請求項４に記載の不揮発
   性半導体記憶装置において、浮遊ゲートに対して制御ゲ
   ートと対称な位置に形成されたソース配線を備えた不揮
   発性半導体記憶装置。
6. 【請求項６】 半導体基板上にゲート絶縁膜、第１の導
   電膜、第１の絶縁膜、第１の絶縁膜とはエッチングレー
   トの異なる第２の絶縁膜を順次形成する工程と、 浮遊ゲートに対応する部分を残して第１および第２の絶
   縁膜をパターニングする工程と、 半導体基板上にソース領域を形成する工程と、 上記の工程で形成されたデバイスの全面に第２の導電膜
   を形成する工程と、 第２の絶縁膜をエッチング用マスクとする異方性エッチ
   ング法を用い、第２の導電膜からサイドウォールスペー
   サを形成すると共に、第１の導電膜から浮遊ゲートを形
   成する工程と、 第２の絶縁膜を除去する工程と、 上記の工程で形成されたデバイスの全面に第３の絶縁膜
   を形成する工程と、 上記の工程で形成されたデバイスの全面に第３の導電膜
   を形成し、第３の導電膜をパターニングすることで制御
   ゲートを形成する工程と、 半導体基板上にドレイン領域を形成する工程とを備えた
   不揮発性半導体記憶装置の製造方法。
7. 【請求項７】 半導体基板上にゲート絶縁膜、第１の導
   電膜、第１の絶縁膜、第１の絶縁膜とはエッチングレー
   トの異なる第２の絶縁膜を順次形成する工程と、 第１の導電膜および第１の絶縁膜をパターニングするこ
   とで、第１の導電膜から浮遊ゲートを形成する工程と、 半導体基板上にソース領域を形成する工程と、 上記の工程で形成されたデバイスの全面に第２の導電膜
   を形成する工程と、 第２の絶縁膜をエッチング用マスクとする異方性エッチ
   ング法を用い、第２の導電膜からサイドウォールスペー
   サを形成する工程と、 第２の絶縁膜を除去する工程と、 上記の工程で形成されたデバイスの全面に第３の絶縁膜
   を形成する工程と、 上記の工程で形成されたデバイスの全面に第３の導電膜
   を形成し、第３の導電膜をパターニングすることで制御
   ゲートを形成する工程と、 半導体基板上にドレイン領域を形成する工程とを備えた
   不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 半導体基板上にゲート絶縁膜、第１の導
   電膜、第１の絶縁膜を順次形成する工程と、 第１の導電膜および第１の絶縁膜をパターニングするこ
   とで、第１の導電膜から浮遊ゲートを形成する工程と、 半導体基板上にソース領域を形成する工程と、 上記の工程で形成されたデバイスの全面に第２の導電膜
   を形成する工程と、 異方性エッチング法を用い、第２の導電膜からサイドウ
   ォールスペーサを形成する工程と、 上記の工程で形成されたデバイスの全面に第３の絶縁膜
   を形成する工程と、 上記の工程で形成されたデバイスの全面に第３の導電膜
   を形成し、第３の導電膜をパターニングすることで制御
   ゲートを形成する工程と、 半導体基板上にドレイン領域を形成する工程とを備えた
   不揮発性半導体記憶装置の製造方法。