JPH0831870A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0831870A
JPH0831870A JP6169366A JP16936694A JPH0831870A JP H0831870 A JPH0831870 A JP H0831870A JP 6169366 A JP6169366 A JP 6169366A JP 16936694 A JP16936694 A JP 16936694A JP H0831870 A JPH0831870 A JP H0831870A
Authority
JP
Japan
Prior art keywords
wiring board
semiconductor chip
resin
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP6169366A
Other languages
English (en)
Other versions
JP3464826B2 (ja
Inventor
Soichi Honma
荘一 本間
Masayuki Saito
雅之 斉藤
Yukio Kizaki
幸男 木崎
Miki Mori
三樹 森
Akinori Motomiya
明典 本宮
Hiroshi Yamada
浩 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP16936694A priority Critical patent/JP3464826B2/ja
Publication of JPH0831870A publication Critical patent/JPH0831870A/ja
Application granted granted Critical
Publication of JP3464826B2 publication Critical patent/JP3464826B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 半導体チップと配線基板の間に樹脂が容易に
侵入し、接続時の歪みが緩和される、信頼性の高い半導
体装置を提供することを目的とする。 【構成】 接続パッドを有する配線基板と、この配線基
板の接続パッド上に金属バンプを介して接続された半導
体チップと、配線基板と半導体チップとの間に介在する
樹脂層とを具備し、樹脂層は、常温固体の熱硬化性樹脂
または熱可塑性樹脂からなる樹脂シ−トを配線基板と半
導体チップとの間にはさんで溶融固化してなり、熱硬化
性樹脂の硬化温度又は熱熱可塑性樹脂の熱変形温度は、
金属バンプを構成する金属の融点と同一か又はそれより
も高いことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に、配線基板上にバンプを介して半導体チップをフェイ
スダウンで実装してなる半導体装置に関する。
【０００２】
【従来の技術】電子機器の高速・高密度に対応する技術
として、ベアチップを基板に直接接続する方法が最近多
く開発されている。これらの方法としては、具体的には
ワイヤーボンディング法、ＴＡＢ法、フリップチップ法
などがある。これらの方法のうちワイヤーボンディング
法は、半導体チップをフェイスアップに置き、チップの
電極パッドと基板上のパッドとを金などのワイヤーによ
って接続する方法である。しかし、ワイヤーボンディン
グ法では、５０μｍピッチのように非常に小さいピッチ
を接続することは現状では困難であり、高密度化に適し
ていない。
【０００３】ＴＡＢ法は、ポリイミドフィルム上に銅箔
で配線を形成し、半導体チップの電極パッドと銅箔のリ
ードとをバンプを介して接続する方法である。この方法
は、ポリイミドフィルム自身が高価であることと、微細
接続の場合はフィルムの熱収縮などによって寸法制度が
十分に得られないという欠点を有している。
【０００４】これに対し、フリップチップ法は、半導体
チップ上のパッドに金属バンプを蒸着法、ディップ法、
めっき法などにより形成し、この金属バンプと配線基板
表面の金属パッドとを位置合わせして接続する方法であ
る。このフリップチップ法は、半導体チップの全面を利
用して接続を行うことが出来ること、及びバンプによっ
て接続を行うため非常に微細なピッチでの接合も可能で
あることなどにより、ワイヤーボンディング法やＴＡＢ
法などと比べて高密度実装が可能になり、電子機器の小
形化を図ることが出来る。また、半導体チップと配線基
板が金属バンプで直接接続されているため、ワイヤーや
テ−プのような余分な配線が不要になり、信号伝達遅延
が低減できるので、電子機器の高速化が図れることにあ
る。
【０００５】フリップチップ法による従来の接続方法
は、以下に示すように行なわれる。即ち、図１７に示す
ように、まず、半導体チップ１上に、蒸着法、ディップ
法、めっき法などにより金属バンプ２を形成する。次
に、電極バンプの形成された半導体チップ１と配線基板
４とを位置合わせし、バンプ２と基板のパッド３とを加
圧加熱リフローにより接続する。その後、半導体チップ
１と配線基板４との間をシリコーン系、アクリル系、エ
ポキシ系などの液状の樹脂８により封止する。
【０００６】ところが、従来のフリップチップ法は、以
下のような欠点を有していた。 （１）半導体チップと配線基板間を封止する液状の樹脂
が、特にヤング率の大きい固い樹脂である場合、半導体
チップと配線基板間に入るのが困難となり、信頼性の劣
化が起こっていた。
【０００７】（２）半導体チップと配線基板とをバンプ
を介して接続する場合、高温で接続するときに発生する
機械的歪みの緩和が行われないため、信頼性の高い半導
体装置の提供が出来なかった。
【０００８】（３）半導体チップと配線基板との間に樹
脂を封止する場合、配線基板に液状の樹脂が広がってし
まった。次に、高温高湿下の環境中でのフリップチップ
実装の場合、環境中から水分の侵入のために配線の腐
食、接合部の劣化が発生するという問題点があり、これ
を解決するために、上述のように半導体素子と配線基板
との間を樹脂封止することにより水分の侵入を防止する
方法が一般にとられているが、はんだなどの突起電極
（バンプ）、半導体素子及び配線基板と、封止樹脂との
熱膨脹係数の不一致のために、接合部にクラックが生じ
るなどの不良が発生するという問題点がある。
【０００９】更に、次のような問題もある。即ち、フリ
ップチップ実装は、ワイヤーボンディング実装やＴＡＢ
実装に比較して半導体チップを基板に高密度に実装でき
るという利点がある。即ち、ワイヤーボンディングやＴ
ＡＢ実装を用いて半導体チップを実装する場合は、半導
体チップから引き出されるリードを含めた実装面積は半
導体チップの２〜３倍を必要とするため、フリップチッ
プ実装に比較すると実装密度が１／２〜１／３にな
る。。従って、ワイヤーボンディング実装やＴＡＢ実装
は、高密度化に限界があった。これに対し、フリップチ
ップ実装は、実装面積が半導体チップのチップ面積であ
るため、チップを隣接して実装できる。従ってフリップ
チップ実装は、高密度実装が可能になる。
【００１０】このフリップチップ実装方法を可能にする
ためには、半導体素子のボンディングパッド上に突起形
状を有するバンプ電極を形成しなければならない。この
バンプ形成方法に関してはいろいろな方法が提案されて
おり、“半導体実装ハンドブック”サイエンスフォーラ
ムｐｐ１３１に詳細に記載されている。例えば、図１８
に示す様に、ボンディングパッド７１上にバリアメタル
７５を形成し、その上にバンプ電極金属５４を電気メッ
キ等により形成するものがあり、これは一般にはマッシ
ュルームバンプと呼ばれている。さらに、図１９に示す
様にボンディングパッド７１上にバリアメタル７５を形
成し、パッド部分が開口された厚膜レジストを用いて、
電気メッキ等によりバンプ５４を垂直に形成するものが
あり、これはストレートウォールバンプと呼ばれてい
る。
【００１１】フリップチップ実装は半導体チップ５３の
バンプ電極５４と基板５１の接続電極部８０の位置を合
わせた後、ハンダ８５をリフローして接続を行う。この
様な方法で接続したときの半導体チップ５３と回路基板
５１の接続部における断面構造を図２０に示す。多くの
場合、ハンダ８５はバンプ５４上に予め形成する場合と
配線基板５１上に予備ハンダの形で供給する場合のうち
いずれか一方、または両方の組合わせで行う。
【００１２】またフリップチップ実装は、一般に半導体
装置と回路基板の熱膨脹係数の相異から発生する応力が
バンプに集中するのを防止するために、半導体装置と回
路基板の間に樹脂を設置する方法が行われている。フリ
ップチップ実装はフェイスダウン実装であることから、
半導体素子の発熱面が基板と対向しており、発熱した熱
量は半導体チップに蓄熱されやすい。蓄熱した熱量は半
導体素子の故障を引き起こす。とくに半導体素子と基板
間に樹脂を注入した場合は蓄熱の影響が著しい。この樹
脂を設置することにより熱膨脹に起因する故障はある程
度減少できるが必ずしも充分ではない。特に、半導体装
置と回路基板の熱膨脹係数が著しく異なるときは、基板
と樹脂の界面に応力が集中してバンプが破壊する。この
バンプは電気的接続を行っているので、破壊すると直ち
に電気特性に影響が現れ、半導体装置の故障になる。
【００１３】そこで基板の熱膨脹係数をシリコンの熱膨
脹係数に近づける試みがなされている。例えば、基板に
シリコンを用いるＣＯＷ（Ｃｈｉｐ Ｏｎ Ｗａｆｅ
ｒ）が提案されているが、基板制作上、半導体素子と同
等あるいはそれ以上の複雑な工程を必要とし、極めてコ
ストの高いものになる。
【００１４】一方、熱ストレスによるバンプ接合部分で
の破断不良を解決するためにバンプ構造を熱ストレスに
対して耐性ある構造にすることが行われている。例え
ば、接続方法を考慮してバンプ形状をつづみ型にする方
法が提案されている。この方法はバンプを有する半導体
装置を基板と接続する場合に、半導体装置をバンプが溶
融された状態で１度接続された半導体装置の基板との距
離を引き離すことでつづみ型にするものであるが、この
方法は引き離す距離を充分に計算しないと接続不良が生
じたりして、形状制御が充分にできないという問題と共
にバンプ高さを高くしないとその効果が発揮されない問
題があった。
【００１５】フリップチップ実装する半導体装置の信頼
性を向上させるため、特願平４−１９８５５に示す様
に、実装する半導体チップのバンプを中央部に集中する
様にレイアウトを変更する方法も提案されているが、シ
リコンからなる半導体チップをガラス・エポキシ基板上
にフリップチップ実装する場合の様に、互いの熱膨脹係
数が著しく異なる場合には充分な信頼性を得る効果が発
揮できない問題があった。 従来のワイヤーボンディン
グ法やＴＡＢ法では半導体素子と基板間を接続するリー
ド部により接続部に発生する応力歪を吸収することがで
きた。ところがフリップチップ実装技術はリジッドな接
続であるため接続部に発生する歪が信頼性に大きな問題
を引き起こす様になる。
【００１６】いずれにしろ、これまでの方法はバンプ自
体の形成は可能であるが、そのバンプを有する半導体装
置を基板に実装した場合は、熱ストレスが加わると、熱
膨脹係数の相異によりバンプ部分で破断が生じるという
信頼性上重大な問題が生じた。 そこで基板をシリコン
にする提案や樹脂を注入したり、熱ストレスを考慮して
工程での制御により、バンプ構造をつづみ型にする方法
があるが、半導体装置のコスト高を引き起こしたり、接
続が不充分になったりしていずれの方法も問題があっ
た。
【００１７】さらにバンプのレイアウトを変更して実行
的変位量を少なくして信頼性を向上させる方法も提案さ
れているが、熱膨脹係数が著しくことなる場合は必ずし
も充分な効果を発揮できていなかった。
【００１８】
【発明が解決しようとする課題】上述したように、従来
のフリップチップ法では、封止樹脂が半導体チップと配
線基板の間に容易に侵入せず、また、高温で接続する際
に発生する歪みが緩和されておらず、信頼性の高い半導
体装置が得られないという問題がある。
【００１９】また、基板と半導体素子との熱膨脹係数の
相異に起因する熱ストレスにより、バンプ部分での破断
が生じるという問題もある。本発明は上記事情を考慮し
てなされたもので、半導体チップと配線基板の間に樹脂
が容易に侵入し、接続時の歪みが緩和される、信頼性の
高い半導体装置を提供することを目的とする。
【００２０】また、本発明は、グリースの密封性により
ボンディング界面の劣化を抑制して、耐蝕性及び耐湿性
を向上させ、また、グリースの適度な軟性（チクソトロ
ピックな性質）により、半田などの突起電極（バン
プ）、半導体素子、及び配線基板との熱膨脹係数の違い
による劣化を抑制することを目的とする。
【００２１】更に本発明は、半導体装置が極めて厳しい
温度サイクルに供されても、電気的接続を担うバンプが
破壊されず、信頼性が高い半導体装置を提供することを
目的とする。
【００２２】
【課題を解決するための手段】本発明の第１の態様（請
求項１）は、接続パッドを有する配線基板と、この配線
基板の接続パッド上に金属バンプを介して接続された半
導体チップと、前記配線基板と半導体チップとの間に介
在する樹脂層とを具備し、前記樹脂層は、常温固体の熱
硬化性樹脂または熱可塑性樹脂からなる樹脂シ−トを前
記配線基板と半導体チップとの間にはさんで溶融固化し
てなり、前記熱硬化性樹脂の硬化温度又は熱可塑性樹脂
の熱変形温度は、前記金属バンプを構成する金属の融点
と同一か又はそれよりも高いことを特徴とする半導体装
置を提供する。
【００２３】本発明の第２の態様（請求項２）は、接続
パッドを有する配線基板と、この配線基板の接続パッド
上に金属バンプを介して接続された半導体チップとを具
備し、前記配線基板と半導体チップとの間は、グリース
により封止されていることを特徴とする半導体装置を提
供する。
【００２４】本発明の第３の態様（請求項３）は、接続
パッドを有する配線基板と、この配線基板の接続パッド
上に金属バンプを介して接続された半導体チップとを具
備し、前記半導体チップの仮想中心線のうちの少なくと
も一方が、前記配線基板の仮想中心線のうちの少なくと
も一方に、実質的に重ならないことを特徴とする半導体
装置を提供する。
【００２５】本発明の第１の態様に係る半導体装置は、
半導体チップと配線基板の間を、シート状の常温固体の
熱硬化性樹脂、または熱可塑性樹脂を用いて封止を行う
ものである。かかる半導体装置は、接続パッドを有する
配線基板上の接続パッド以外の部分に常温固体の熱硬化
性樹脂または熱可塑性樹脂からなる樹脂シ−トを設ける
工程、配線基板上に前記金属バンプを有する半導体チッ
プを配置し、前記金属バンプと接続パッドとを位置合せ
する工程、前記配線基板及び半導体チップを加圧加熱し
て金属バンプ及び樹脂シ−トを溶融し、前記配線基板と
半導体チップとを接続する工程を具備し、前記熱硬化性
樹脂の硬化温度又は熱可塑性樹脂の熱変形温度は、前記
金属バンプを構成する金属の融点と同一か又はそれより
も高いことを特徴とする方法により製造することが可能
である。
【００２６】常温固体の熱硬化性樹脂としては、例え
ば、分子内に不飽和結合を有する高分子のポリブタジエ
ン、ポリエステル、シリコーン樹脂、マレイミド、アク
リル系オリゴマーなど、そして反応生成物に揮発の少な
いエポキシ、ウレタン、ノボラックフェノールなどを用
いることが出来る。また熱可塑性樹脂としては、例え
ば、ポリスルホン、ポリアクリレート、ポリフェニレン
オキサイド、ポリアミド、ポリメチルペンテン、ポリエ
ーテルイミド、ポリエチレンテレフタレート、ポリカー
ボネート、弗素化樹脂（ＰＦＡ、ＥＴＦＥなど）などを
用いることが出来る。
【００２７】これらの樹脂の熱膨張係数は、金属バンプ
の熱膨張係数に近似することが好ましい。これらの樹脂
に、熱膨脹係数を調整するために無機フィラーを添加し
ても良い。無機フィラーとして、例えばガラス繊維、シ
リカ、炭酸カルイシウム、酸化カルシウム、アルミナ、
窒化けい素、タルクなどを用いることが出来る。これら
無機フィラーに、応力緩和剤としてオイル、ゴム成分な
どを添加してもよい。また、接着性向上のためにカップ
リング剤を添加しても良い。カップリング剤として例え
ば、シラン系、チタン系、アルミニウム系、ジルコニウ
ム系、リン系などを用いる。
【００２８】樹脂に添加される無機フィラーの量は、樹
脂の量の５〜５０重量％であるのが好ましい。また、無
機フィラーのサイズは、金属バンプの高さの３分の１以
下であるのが好ましい。
【００２９】本発明の第２の態様に係る半導体装置は、
封止樹脂の代わりにグリ−スを用いるものである。ここ
で言う「グリ−ス」とは、潤滑油中に増ちょう剤を分散
させて半固体又は固体状にしたものの総称であり、外力
を受けない状態では半固体又は固体状を呈しているが、
潤滑面で剪断を受けると油と同じように流動状となり、
静止すると、元の半固体又は固体状に戻る、チクソトロ
ピックな性質を有するものである。封止樹脂は、一度硬
化させてしまうとこのような機能性（チクソトロピック
な性質）を発現することは不可能である。
【００３０】本発明の第３の態様に係る半導体装置にお
いて、仮想中心線とは、矩形チップ又は矩形基板の各辺
を二等分する、互いに直行する一対の直線をいう。或い
は、矩形チップ又は矩形基板の一対の対角線を言う。な
お、これらの一対の直線は、いずれの場合も矩形チップ
又は矩形基板の中心を通ることになる。
【００３１】仮想中心線が各辺を二等分する互いに直行
する一対の直線である場合には、半導体素子は、一対の
仮想中心線から離れた位置に、例えば基板の対角線の位
置に配置されることが望ましい。一方、仮想中心線が対
角線である場合には、半導体素子は、一対の仮想中心線
から離れた位置に、例えば各辺の中央部近傍に配置され
ることが望ましい。
【００３２】
【作用】本発明の第１の態様では、半導体チップと配線
基板の間にあらかじめシート状の常温固体の樹脂を介在
させているため、半導体チップと配線基板の間に樹脂が
侵入し難いという問題は発生しない。また、樹脂シート
を構成する熱硬化性樹脂の硬化温度又は熱可塑性樹脂の
熱変形温度が、バンプを構成する金属の融点と同じか、
またはそれよりも高い温度であるため、バンプを構成す
る金属の温度が融点よりも低い温度になって硬化し、基
板とチップが接続するときに加わる機械的歪みが、樹脂
シ−トにより緩和される。また、樹脂シ−トの大きさを
適性にしておくことにより、樹脂が軟化したときに樹脂
が流れて広がる危険性がなくなる。本発明の第１の態様
では、このような作用により、信頼性の高い半導体装置
を得ることができる。
【００３３】本発明の第２の態様では、半導体チップと
配線基板との間をグリースによって封止しているため、
ボンディング界面の劣化を抑制し、耐蝕性及び耐湿性を
向上させることが可能となる。また、グリースの適度な
軟性（チクソトロピックな性質）により、半田などの突
起電極（バンプ）、半導体素子、配線基板との熱膨脹係
数の違いによる劣化を抑制することが可能となる。
【００３４】更に、上記グリ−スの物性として、凝固点
が低く、沸点が高いことが好ましく、凝固点が−７０℃
以下、沸点が２５０℃以上であることが好ましい。ま
た、上記グリ−スの物性として、放熱性、絶縁性、熱酸
化安定性、耐剪断性、耐薬品性に優れたものを用いるの
が好ましい。更にまた、前記配線基板上の配線表面を前
記グリ−スでコ−ティングすることにより、配線の耐蝕
性及び耐湿性を向上させることが可能となる。
【００３５】本発明の第３の態様では、半導体チップの
仮想中心線を、フリップチップ実装する配線基板の仮想
中心線と重ならない様に配置させているため、配線基板
の熱膨脹係数と半導体チップの熱膨脹係数が著しく異な
ることにより、温度変化による基板の変位量が大きい場
合でも、半導体チップの搭載された部分における変形量
を少なくすることが出来、その結果、半導体チップのバ
ンプ部分における応力を軽減することが可能である。
【００３６】即ち、図１３に示すように、両端または下
面全体が基板５２又は筐体に固定されている配線基板５
１上に半導体チップ５３ａ，５３ｂを実装した半導体装
置に温度サイクルが加わると、配線基板５１及び基板５
２は変形するが、配線基板５１の仮想中心線６２ａ及び
基板５２の仮想中心線６３ａから離れた、半導体チップ
５３ａ，５３ｂを搭載した部分での配線基板５１及び基
板５２の変形量は少ない。
【００３７】図１４は、基板の中心からの距離に対する
変形量を示したものである。図１４に示すように、半導
体装置に温度サイクルを加えたとき、変形量は基板の中
心部分で最も大きくなるが、中心からの距離が大きくな
るに従い、変形量は小さくなる。従って基板の仮想中心
線上と搭載する半導体チップの仮想中心線が重ならない
ような位置関係で半導体チップをフリップチップ実装す
るとき、バンプに加わる応力を減少することができ、そ
の結果、信頼性が高い半導体装置を容易に実現すること
が出来る。
【００３８】
【実施例】以下に、本発明の第１〜３の態様に係る種々
の実施例を示し、本発明についてより詳細に説明する。
図１ないし図６は、本発明の第１の態様に係る実施例で
ある半導体装置の製造方法の各工程を示す断面図であ
る。
【００３９】先ず、図１に示すように、アルミニウムか
らなる電極パッド（図示せず）を有する６インチ厚さ５
００μｍの半導体チップウェハ１を用意する。この半導
体チップウェハには、１０ｍｍ角の半導体チップが配置
されている。アルミニウムパッドの大きさは８０μｍ
角、パッドピッチは１５０μｍであり、これらは半導体
チップの周囲に形成してある。
【００４０】次に、この半導体ウェハ１上にバリアメタ
ルとして金属複合膜を電子ビーム蒸着装置、スパッタ装
置を用いて成膜する。金属複合膜としては、例えばＴｉ
（膜厚０．１μｍ）、Ｃｒ（膜厚０．１μｍ）、Ｃｕ
（膜厚１．０μｍ）、Ｎｉ（膜厚１．０μｍ）やこれら
の複合膜を用いることが出来る。
【００４１】次に、このバリアメタル上に金属バンプ２
を蒸着法、ディップ法、めっき法などで形成する。金属
バンプ２としては、スズ、鉛、ビスマス、インジウム、
カドミウム、金、銀、アンチモン、ガリウムなどの単
体、又はこれらの２種以上の合金を用いることができ
る。特に、スズ−鉛合金半田、スズ−インジウム合金半
田、鉛−インジウム合金半田が望ましい。
【００４２】一方、図２に示すように、配線基板４上に
シート状の常温固体の熱硬化性樹脂または熱可塑性樹脂
５を接着剤または加熱により接着しておく。配線基板４
としては、シリコン系、窒化アルミニウム系、アルミナ
系、樹脂基板系などを用いることが出来る。
【００４３】シート状の常温固体の熱硬化性樹脂として
は、例えば、分子内に不飽和結合を有する高分子のポリ
ブタジエン、ポリエステル、シリコーン樹脂、マレイミ
ド、アクリル系オリゴマーなど、そして反応生成物に揮
発分の少ないエポキシ、ウレタン、ノボラックフェノー
ルなどの各樹脂を挙げることが出来る。また、熱可塑性
樹脂としては、例えば、ポリサルホン、ポリアリレー
ト、ポリフェニレンオキサイド、ポリアミド、ポリメチ
ルペンテン、ポリエーテルイミド、ポリエチレンテレフ
タレート、ポリカーボネート、弗素化樹脂（ＰＦＡ、Ｅ
ＴＦＥなど）などを用いることが出来る。
【００４４】これら樹脂には、熱膨脹係数を調整するた
めに無機フィラーを添加しても良い。無機フィラーとし
ては、例えば、ガラス繊維、シリカ、炭酸カルシウム、
酸化カルシウム、アルミナ、窒化けい素、タルックなど
を挙げることが出来る。また、応力緩和剤としてオイ
ル、ゴム成分などを添加しても良い。更に、接着性向上
のために、カップリング剤を添加しても良い。カップリ
ング剤としては、例えば、シラン系、チタン系、アルミ
ニウム系、ジルコニウム系、リン系などを用いることが
出来る。
【００４５】樹脂の熱膨脹係数は、バンプに用いる金属
の熱膨脹係数にほぼ近いことが望ましい。例えば、錫、
鉛はんだを用いた場合、熱膨脹係数を（２５±５）×１
０-6に調整することが好ましい。
【００４６】シート状の常温固体の樹脂５の厚さは、半
導体チップ１上に形成されたバンプ２の高さよりも５μ
ｍ程度小さくしておくことが好ましい。次に、図３に示
すように、上述のように作製した金属バンプ２を有する
半導体チップ１を、配線基板４に接合する。配線基板４
上には、銅などからなる接続パッド３が形成されてい
る。接合に際しては、半導体チップ１上の金属バンプ２
と配線基板４上の接続パッド３とを、例えばハーフミラ
ーを用いた位置合わせ装置などを使って接触させる。
【００４７】このとき、基板４は、加熱機構を有するス
テージ上に設置され、前記金属バンプ２を構成する金属
の融点よりも３０℃程度高温に予備加熱する。例えば、
金属バンプ２として共晶はんだ（Ｓｎ／Ｐｂ＝６３：３
７）を用いた場合、融点は１８３℃であるため、ステー
ジを２１３℃程度に加熱しておく。一方、半導体チップ
１を固定する台も、ステージ温度と同じ温度で窒素雰囲
気中において加熱し、金属バンプ２を構成する金属を溶
融させることによって、半導体チップ１を配線基板４に
電気的に接続実装し、図３に示すように、半導体装置が
得られる。
【００４８】このとき、樹脂５の硬化温度を金属バンプ
２の融点と同じか、又はそれ以上にしておくことによ
り、金属バンプ２の硬化の時に樹脂５が硬化しており、
半導体チップ１と配線基板４との接続ができる。さら
に、樹脂５によって金属バンプ２に加わる機械的歪みが
緩和される。
【００４９】以上のようにして作製された、例えばバン
プ数２００を有する１０ｍｍ角の半導体チップを、樹脂
配線基板上に実装した。このサンプルを、−６５℃で３
０分間、２５℃で５分間、１５０℃で３０分間、２５℃
で５分間の温度サイクルを５０００サイクル行っても、
接続箇所に破断の箇所の発生は認められなかった。
【００５０】なお、以上説明した半導体チップ１と配線
基板４との接続後、更に、図５に示すように、半導体チ
ップ１と配線基板４との間にシリコーン樹脂６などを充
填し、硬化させてもよい。また、図６に示すように、シ
ート状の樹脂７を半導体チップ１上にかぶせ、また樹脂
封止をさらに行っても良い。
【００５１】本発明の第１の態様は、上述した実施例に
限定されるものではない。接続される金属バンプとし
て、例えばスズ、鉛、ビスマス、インジウム、カドミウ
ム、金、銀、アンチモン、ガリウム、あるいはこれらの
合金でも良い。もちろん配線基板も、シリコン系、窒化
アルミニウム系、アルミナ系、樹脂基板系など種々使用
可能である。
【００５２】次に、本発明の第２の態様に係る実施例に
ついて説明する。図７は、本発明の第２の態様に係る第
１の実施例の半導体装置を説明する断面図である。本実
施例は、液晶パネルを駆動する半導体チップの実装に係
るものである。図７において、半導体チップ１１とガラ
ス基板１３上の配線１４がバンプ１２を介して接続され
ている。この場合、半導体チップ１１上に形成されたバ
ンプ１２と配線１４とは、熱圧接によって固相拡散接合
されている。ここでは、バンプ１２として金バンプを、
配線１４としてはアルミニウムを用いた。
【００５３】実装は、最初に封止用グリース１５をディ
スペンサから供給してガラス基板１３上にポッティング
し、次に、半導体チップ１１側を３７０℃に加熱すると
ともに、ガラス基板１３側を８０℃に加熱し、１バンプ
あたり２５ｇの荷重をかけながら１．５秒間圧接するこ
とにより行った。
【００５４】この方法により、半導体装置全体をグリー
スによって封止することができた。本実施例で用いたグ
リースは、パラフィンオイルを主成分とする石油系グリ
ースであり、凝固点−７０℃、沸点２５０℃、熱伝導率
１．１［Ｗ／ｍＫ］、電気伝導率１×１０-16 ［Ωｃ
ｍ］、熱膨脹係数６．２×１０-4［／℃］のもので、微
量成分として油性向上剤、酸化防止剤が含まれている。
従って、このグリ−スは、放熱性、絶縁性、熱酸化安定
性、耐剪断性、耐薬品性、耐水性などに優れた効果を示
すものである。封止後の電気的接続不良はなかった。
【００５５】このサンプルについて高温高湿試験（６０
℃、９０％Ｒ．Ｈ．、１０００時間）を実施したとこ
ろ、接触抵抗の変動は±２０％以内に入り、極めて安定
な接続が得られていることがわかった。また、熱衝撃試
験（−４０℃／１００℃、３０分／３０分）を実施した
ところ、接触抵抗の変動は±２２％以内に入り、極めて
安定な接続が得られており、信頼性に問題ないことが確
認された。グリースは凝固点が低く、沸点が高いので、
溶けて流れ出したり固化することもなかった。
【００５６】図８は、本発明の第２の態様に係る第２の
実施例の半導体装置を説明する断面図である。本実施例
は、ガラスエポキシ基板上への半導体チップの実装に係
るものである。図８において、半導体チップ２１とガラ
スエポキシ基板２３上の配線２４とがバンプ２２を介し
て接続されている。この場合、半導体チップ２１上に形
成されたバンプ２２と配線２４とはバンプ２２を溶融す
ることによって接合されている。本実施例では、バンプ
２２としてはんだバンプを、配線２４としては銅を用い
た。
【００５７】実装は、最初にガラスエポキシ基板２３上
にはんだのぬれ性を良くするためにフラックス（ロジン
系）を塗布し、次に、半導体チップ２１とガラスエポキ
シ基板２３とを１バンプあたり２５ｇの荷重をかけなが
ら５秒間圧接し、その後、２６０℃で１分間リフローす
ることにより行なった。そして、フラックスを除去し、
最後に封止用グリース２５をディスペンサから供給し、
半導体装置の下部（バンプ接合部分）をグリースによっ
て封止した。
【００５８】本実施例で用いたグリースは、パラフィン
オイルを主成分とする石油系グリースで、凝固点−７２
℃、沸点２５２℃、熱伝導率２．１［Ｗ／ｍＫ］、電気
伝導率２×１０-16 ［Ωｃｍ］、熱膨脹係数３．２×１
０-4［／℃］のもので、微量成分として油性向上剤、酸
化防止剤が含まれている。従って、このグリ−スは、放
熱性、絶縁性、熱酸化安定性、耐剪断性、耐薬品性、耐
水性などに優れた効果を示すものである。実装後の電気
的接続不良はなかった。
【００５９】このサンプルについて、高温高湿試験（６
０℃、９０％Ｒ．Ｈ．、１０００時間）を実施したとこ
ろ、接触抵抗の変動は±１５％以内に入り、極めて安定
な接続が得られていた。また、熱衝撃試験（−４０℃／
１００℃、３０分／３０分）を実施したところ、接触抵
抗の変動は±１７％以内に入り、極めて安定な接続が得
られており、信頼性に問題ないことが確認された。グリ
ースは凝固点が低く、沸点が高く、優れたチクソトロピ
−性を有するものであるので、溶けて流れ出したり、固
化することもなかった。
【００６０】図９は本発明の第２の態様に係る第３の実
施例の半導体装置を説明する断面図である。本実施例
は、セラミック基板上への半導体チップの実装に係るも
のである。図９において、半導体チップ３１とセラミッ
ク基板３３上の配線３４がバンプ３２を介して接続され
ている。この場合、半導体チップ３１上に形成されたバ
ンプ３２と配線３４とはシリコンゴムコネクタ３６の収
縮力により接合されている。本実施例では、バンプ３２
として金バンプを、配線３４としては金を用いた。
【００６１】実装は、最初にセラミック基板３３上の配
線３４とバンプ３２を位置合わせし、シリコンゴムコネ
クタ３６をセラミック基板３３上の突起３７にひっかけ
て電気的機械的接合を行い、その後、封止用グリース３
５をシリコンゴムコネクタ３６の開口部３８から注射針
により注入し、半導体装置の下部（バンプ接合部分）を
封止することにより行なった。
【００６２】本実施例で用いたグリースは、パラフィン
オイルを主成分とする石油系グリースで、凝固点−７５
℃、沸点２５５℃、熱伝導率５．１［Ｗ／ｍＫ］、電気
伝導率１×１０-16 ［Ωｃｍ］、熱膨脹係数５．２×１
０-4［／℃］のもので、微量成分として油性向上剤、酸
化防止剤が含まれている。従って、このグリ−スは、放
熱性、絶縁性、熱酸化安定性、耐剪断性、耐薬品性、耐
水性などに優れた効果を示すものである。実装後の電気
的接続不良はなかった。
【００６３】このサンプルについて高温高湿試験（６０
℃、９０％Ｒ．Ｈ．、１０００時間）を実施したとこ
ろ、接触抵抗の変動は±１０％以内に入り、極めて安定
な接続が得られていた。また、熱衝撃試験（−４０℃／
１００℃、３０分／３０分）を実施したところ、接触抵
抗の変動は±１５％以内に入り、極めて安定な接続が得
られており、信頼性に問題ないことが確認された。グリ
ースは凝固点が低く、沸点が高く、優れたチクソトロピ
−性を有するものであるので、溶けて流れ出したり、固
化することもなかった。
【００６４】図１０は、本発明の第２の態様に係る第４
の実施例の半導体装置を説明する断面図である。本実施
例は、液晶パネルを駆動する半導体チップの実装に係る
ものである。図１０において、半導体チップ４１とガラ
ス基板４３上の配線４４がバンプ４２を介して接続され
ている。この場合、半導体チップ４１上に形成されたバ
ンプ４２と配線４４とは合金を形成せずに電気的に接合
されている。機械的接合は突起４６とパッド４７との固
相拡散接合によって行われている。
【００６５】本実施例では、バンプ４２として金バンプ
を、配線４４としてはＩＴＯを用いた。また、突起４６
として金を、パッド４７としてアルミニウムを用いた。
実装は、最初にガラス基板４３上のパッド４７と突起４
６を位置合わせし、半導体チップ側を３７０℃に加熱す
るとともに、ガラス基板側を８０℃に加熱し、１バンプ
あたり２５ｇの荷重をかけながら１．５秒間圧接するこ
とにより行った。最後に封止用グリース４５をディスペ
ンサから供給し、半導体装置の下部（バンプ接合部分）
をグリースによって封止した。
【００６６】本実施例で用いたグリースは、パラフィン
オイルを主成分とする石油系グリースであり、凝固点−
７５℃、沸点２５０℃、熱伝導率１．５［Ｗ／ｍＫ］、
電気伝導率１×１０-16 ［Ωｃｍ］、熱膨脹係数４．２
×１０-4［／℃］のもので、微量成分として油性向上
剤、酸化防止剤が含まれている。従って、このグリ−ス
は、放熱性、絶縁性、熱酸化安定性、耐剪断性、耐薬品
性、耐水性などに優れた効果を示すものである。封止後
の電気的接続不良はなかった。
【００６７】このサンプルについて高温高湿試験（６０
℃、９０％Ｒ．Ｈ．、１０００時間）を実施したとこ
ろ、接触抵抗の変動は±２０％以内に入り、極めて安定
な接続が得られていた。また、熱衝撃試験（−４０℃／
１００℃、３０分／３０分）を実施したところ、接触抵
抗の変動は±２０％以内に入り、極めて安定な接続が得
られており、信頼性に問題ないことが確認された。グリ
ースは凝固点が低く、沸点が高く、優れたチクソトロピ
−性を有するものであるので、溶けて流れ出したり、固
化することもなかった。
【００６８】比較例１ 本比較例は、液晶パネルを駆動する半導体チップの実装
に係るものである（図示せず）。半導体チップとガラス
基板上の配線がバンプを介して接続されている。半導体
チップ上に形成されたバンプと配線とは熱圧接によって
固相拡散接合されている。本比較例では、バンプとして
金バンプを、配線としてはアルミニウムを用いた。実装
は、半導体チップ側を３７０℃に加熱するとともに、ガ
ラス基板側を８０℃に加熱し、１バンプあたり２５ｇの
荷重をかけながら１．５秒間圧接することにより行っ
た。このとき、半導体素子とガラス基板との間には材料
で封止しなかった。
【００６９】このサンプルについて高温高湿試験（６０
℃、９０％ＲＨ、１０００時間）を実施したところ、接
続抵抗が１０倍程度上昇した。 比較例２ 本比較例は、液晶パネルを駆動する半導体チップの実装
に係るものである（図示せず）。半導体チップとガラス
基板上の配線がバンプを介して接続されている。半導体
チップ上に形成されたバンプと配線とは熱圧接によって
固相拡散接合されている。本比較例では、バンプとして
金バンプを、配線としてはアルミニウムを用いた。実装
は、半導体チップ側を３７０℃に加熱するとともに、ガ
ラス基板側を８０℃に加熱し、１バンプあたり２５ｇの
荷重をかけながら１．５秒間圧接することにより行っ
た。
【００７０】次に、ディスペンサ−から封止樹脂用の熱
硬化性エポキシ樹脂を供給してガラス基板上にポッティ
ングし、半導体素子とガラス基板間に含浸させた。その
結果、封止樹脂の電気的接続不良はなかった。
【００７１】このサンプルについて高温高湿試験（６０
℃、９０％Ｒ．Ｈ．、１０００時間）を実施したとこ
ろ、接触抵抗の変動は±２０％以内に入り、極めて安定
な接続が得られていることがわかった。しかし、熱衝撃
試験（−４０℃／１００℃、３０分／３０分）を実施し
たところ、接触抵抗が１０倍程度上昇した。これは、バ
ンプ、半導体素子、ガラス基板と、熱硬化性エポキシ樹
脂との熱膨脹係数の相違による変化により、接合部にク
ラックが生じていることによるものとわかった。
【００７２】次に、本発明の第３の態様について説明す
る。図１１は、本発明の第３の態様に係る実施例の半導
体装置を示す斜視図、図１２はその断面図である。図１
１及び図１２において、第２の基板５２上に配置された
第１の基板５１上には、半導体チップ５３ａ，５３ｂ
が、バンプ電極５４ａ，５４ｂを介して設けられてい
る。第１の基板５１には第１の外部接続端子５５が設け
られ、第２の基板５２には第２の外部接続端子５６が設
けられている。
【００７３】なお、図中、参照符号６１ａ，６１ｂは半
導体チップ５３ａ，５３ｂの仮想中心線、６２ａ，６２
ｂは第１の基板５１の仮想中心線、６３ａ，６３ｂは第
２の基板５２の仮想中心線をそれぞれ示す。
【００７４】ここで、仮想中心線とは、図１１に示すよ
うに、矩形チップ又は矩形基板の各辺を二等分する、互
いに直行する一対の直線をいう。或いは、矩形チップ又
は矩形基板の一対の対角線を言う。なお、これらの一対
の直線は、いずれの場合も矩形チップ又は矩形基板の中
心を通ることになる。
【００７５】図１１及び図１２に示すように、半導体チ
ップ５３ａ，５３ｂの仮想中心線６１ａは、第１の基板
５１の仮想中心線６２ａ及び第２の基板５２の仮想中心
線６３ａのいずれとも重なっていない。また、第１の基
板５１の仮想中心線６２ａは、第２の基板の仮想中心線
６３ａと重なっていない。また、半導体チップ５３ａ，
５３ｂの仮想中心線６１ｂ、第１の基板５１の仮想中心
線６２ｂ及び第２の基板５２の仮想中心線６３ｂについ
ても同様に重なっていない。
【００７６】図１１及び図１２に示す半導体装置に温度
サイクルが加えられた場合、半導体装置は、図１３に示
すように変形するが、その変形量は、第１の基板５１の
仮想中心線６２ａ及び第２の基板５２の仮想中心線６３
ａからはずれている半導体チップ５３ａ，５３ｂが搭載
されている部分では少なくなっている。
【００７７】図１４は、図１１及び図１２に示す半導体
装置に温度サイクルが加えられた場合の、第１の基板５
１の仮想中心線６２ａからの距離と基板の変形量との関
係を示す特性図である。図１４から、第１の基板５１の
仮想中心線６２ａ近傍では変形量が大きく、ΔＴが２０
０℃の場合には、バンプ電極の最大剪断強度を越えてし
まうことがわかる。
【００７８】次に、図１５及び図１６を参照して、図１
１及び１２に示す半導体装置の製造工程について説明す
る。まず、図１５（ａ）に示すように、半導体チップ上
にボンディングパッド７１が形成され、ボンディングパ
ッド７１の部分を除いてパッシベーション膜７２が形成
されている半導体チップのウェハー５３を用意する。次
に、このウェハー５３上に、図１５（ｂ）に示すよう
に、例えばＣｕ／Ｔｉ積層膜７３を全面に蒸着すること
により形成する。次いで、図１５（ｃ）に示すように、
レジスト（商品名ＡＺ４９０３：ヘキストジャパン社
製）をスピンコートして、膜厚５０μｍのレジスト膜を
形成し、露光、現像により１００μｍ四方の開口を有す
るボンディングパッドよりも１辺が２０μｍ小さい、８
０μｍの寸法の開口部を有するレジストパタ−ン７４を
形成する。
【００７９】こうしてボンディングパッドに対応する部
分のボンディングパッド７１よりも小さな寸法の開口部
を有するレジストパタ−ン７４が形成されているウェハ
５１を硫酸銅２５０ｇ／ｌ及び硫酸（比重１．８４）５
０ｇ／ｌからなる溶液に浸漬して、浴温度２５℃で、Ｔ
ｉ／Ｃｕ膜７３を陰極とし、高純度銅板を陽極とし、電
流密度５Ａ／ｄｍ2 で、緩やかに攪拌しながら銅を３０
μｍの厚さにメッキし、銅メッキ層を形成する。
【００８０】次いで、メッキ浴を全スズ４０ｇ／ｌ、第
１スズ３５ｇ／ｌ、鉛４４ｇ／ｌ、遊離ホウ酸４０ｇ／
ｌ、ホウ酸２５ｇ／ｌ、ニカワ３．０ｇ／ｌからなる溶
液に変えて、先の場合と同様にＴｉ／Ｃｕ膜７３を陰極
とし、４０％スズを陽極として用い、電流密度３．２Ａ
／ｄｍ2 で、浴温度２５℃で緩やかに攪拌しながらＰｂ
／Ｓｎ＝４０／６０合金を２０μｍの厚さに連続メッキ
し、Ｐｂ／Ｓｎ合金メッキ層を形成する。
【００８１】その後、図１５（ｄ）に示すように、銅及
びＰｂ／Ｓｎ合金のメッキ層からなるバンプ５４がボン
ディングパッド７１にのみ形成されたウェハ５３から、
レジストパタ−ン７４をアセトンにより除去する。
【００８２】次いで、図１５（ｅ）に示すように、Ｐｂ
／Ｓｎ合金メッキ層をマスクとして用いて、過硫酸アン
モニウム／硫酸／エタノールからなる混合溶液により、
Ｔｉ／Ｃｕ膜７３のうちＣｕ層をエッチング除去した
後、更にＥＤＴＡ、アンモニア、過酸化水素水からなる
溶液でＴｉ層をエッチング除去し、さらにＯＦＰＲ−８
００をアセトンで除去する。
【００８３】次に、図１５（ｅ）に示すようにバンプ５
４が形成された半導体チップ５３とＦＲ−４基板との接
続方法について、以下に、図１６（ａ）〜（ｃ）を参照
して説明する。
【００８４】まず図１６（ａ）に示すように、半導体チ
ップ５３ａ，５３ｂを基板５１に対してフェイスダウン
の位置関係を保ち、半導体チップ５３ａ，５３ｂのバン
プ５４ａ，５４ｂと基板５１の電極とを公知の技術であ
るハーフミラーを用いた方法により位置あわせし、半導
体チップ５３ａ，５３ｂのバンプ電極５４ａ，５４ｂと
ＦＲ−４基板５１のＣｕ配線からなる電極とを接触させ
る。このとき、半導体チップ５３ａ，５３ｂは、加熱機
構を有するコレットに保持され、共晶ハンダの融点より
も高い２８０℃に加熱されている。
【００８５】半導体チップ５３ａ，５３ｂのバンプ電極
５４ａ，５４ｂに接触させた状態でチップを保持するコ
レットを、基板５１を搭載するステージと同じ温度２８
０℃に窒素雰囲気中で加熱し、バンプ５４ａ，５４ｂに
形成されているハンダを溶融させることで、半導体チッ
プ５３ａ，５３ｂと基板５１とを電気的に接続する。
【００８６】このとき、半導体チップ５３ａ，５３ｂの
仮想中心線は、基板５１の仮想中心線とは重ならない位
置関係を保っている。次いで、半導体チップ５３ａ，５
３ｂを覆う様にシリコン樹脂を半導体チップ５３ａ，５
３ｂと基板５１との間の隙間に充填する。
【００８７】更に、図１６（ｂ）における半導体チップ
をアセンブリした基板を、公知の技術によるＩＬＢボン
ディングを用いたＴＡＢと同様の構成による方法を用い
て、電気的接続を行なう。第１の基板は、第２の基板と
ダイボンド接続で固定されている。このとき、第１の基
板の仮想中心線と第２の基板の仮想中心線とは、同一直
線上に配置されていない構造となっている。従って、熱
歪による応力がチップに与える影響を小さくすることが
出来、耐熱性の高い半導体装置を実現することが可能に
なる。
【００８８】以上示したバンプ構造を有する半導体装置
の信頼性を、以下の手順に従って評価した。即ち、熱膨
脹係数が１４〜１７×１０-6／℃とシリコンの３．５×
１０-6／℃の約１桁異なるＦＲ−４基板上に、半導体チ
ップを図１に示す接続構造でフリップチップ実装した半
導体装置に対し、−５５℃で３０分、２５℃で５分、１
５０℃で３０分、２５℃で５分の温度サイクル試験を３
０００サイクル行ったところ、接続抵抗の増加は認めら
れなかった。また、同半導体装置を高温高湿保存試験に
供した結果、３０００Ｈまで故障は認められなかった。
更に、半導体チップと基板の間に樹脂を注入した場合は
５０００Ｈまで故障は認められなかった。
【００８９】従って、以上の結果から、本発明による半
導体装置は、応力による歪を直接受けない構造となって
おり、十分な信頼性を有することがわかる。なお、本発
明の第３の態様は、上記実施例に限定されるものではな
く、その趣旨を逸脱しない範囲で種々に変更可能であ
る。
【００９０】例えば、形成する融点の異なる合金はＣ
ｕ、Ｐｂ／Ｓｎに限定されるものではなく、Ｉｎ，Ｓ
ｂ、等を添加しても良く、また、これらを主成分とする
合金であっても良く、さらにその高さは限定されるもの
ではない。
【００９１】さらに、実施例中に示した電気メッキの際
に、陰極となるバリアメタルはその寸法、厚み、構成に
ついて限定されるものではなく、レジストについても同
様に限定されない。
【００９２】バンプの形成方法も同様で、電気メッキ以
外の方法を用いても良く、形成する金属は限定されな
い。また、上記実施例では、半導体素子をＦＲ−４基板
上に実装する場合について記載したが、基板をシリコン
にした場合でも良い。さらに第１の基板の第２の基板上
に対する実装方法は、両端をガルウィングを用いたＳＭ
Ｔについて記載したが、接続方法は特に限定されない。
【００９３】
【発明の効果】以上説明したように、本発明の第１の態
様によると、半導体チップと配線基板を樹脂封止する場
合、シート状の常温固体の熱硬化性樹脂または熱可塑性
樹脂をアセンブリの際に挟みこむようにしているため、
樹脂が半導体チップと配線基板の間に充分に入り込むこ
とが出来る。また、シート状の熱硬化性樹脂の硬化温
度、または熱可塑性樹脂の熱変形温度を、バンプとして
用いる金属の融点と同じか、それ以上にしておくことに
より、半導体チップと配線基板の接続時の生じる機械的
歪みが緩和される。更に、シート状の樹脂の大きさを適
性にしておくことにより、樹脂が半導体チップの周りに
はみだす危険性もない。このように、樹脂封止が簡便に
でき、さらに信頼性の高い半導体装置を得ることが可能
である。
【００９４】また、本発明の第２の態様によると、グリ
ースによって半導体装置を封止することにより、ボンデ
ィング界面の劣化を抑制し、耐蝕性及び耐湿性を向上さ
せることが可能となるとともに、グリースの軟性（チク
ソトロピックな性質）により、半田などの突起電極（バ
ンプ）、半導体素子、配線基板との熱膨脹係数の違いに
よる劣化を抑制することが可能である。その結果、信頼
性が著しく向上した半導体装置を得ることが可能であ
る。
【００９５】更に、本発明の第３の態様によれば、半導
体素子の仮想中心線をフリップチップ実装する基板の仮
想中心線と重ならない様に形成しているため、基板の熱
膨脹係数と半導体チップの熱膨脹係数が著しく異なり、
半導体装置の温度変化における基板の機械的変位量が大
きい場合であっても、半導体チップの搭載された部分に
おける変形量を小さくすることが可能である。即ち、温
度サイクルが半導体装置に加わった場合、最も応力集中
が大きく基板の変形量が大きい部分を避けるため、半導
体チップのバンプ接続部分における応力を軽減できる。
従って、半導体素子と熱膨脹係数が著しく異なる基板に
対しても、信頼性良くフリップチップ実装が可能にな
る。
【図面の簡単な説明】
【図１】 本発明の第１の態様に係る実施例の半導体装
置の製造工程を示す断面図。
【図２】 本発明の第１の態様に係る実施例の半導体装
置の製造工程を示す断面図。
【図３】 本発明の第１の態様に係る実施例の半導体装
置の製造工程を示す断面図。
【図４】 本発明の第１の態様に係る実施例の半導体装
置の製造工程を示す断面図。
【図５】 本発明の第１の態様に係る他の実施例の半導
体装置を示す断面図。
【図６】 本発明の第１の態様に係る他の実施例の半導
体装置を示す断面図。
【図７】 本発明の第２の態様に係る第１の実施例の半
導体装置を示す断面図。
【図８】 本発明の第２の態様に係る第２の実施例の半
導体装置を示す断面図。
【図９】 本発明の第２の態様に係る第３の実施例の半
導体装置を示す断面図。
【図１０】 本発明の第２の態様に係る第４の実施例の
半導体装置を示す断面図。
【図１１】 本発明の第３の態様に係る実施例の半導体
装置を示す斜視図。
【図１２】 本発明の第３の態様に係る実施例の半導体
装置を示す断面図。
【図１３】 半導体装置に温度サイクルが加えられた場
合の基板の変形を示す断面図。
【図１４】 半導体装置に温度サイクルが加えられた場
合の基板の変形量と基板の仮想中心線からの距離との関
係を示す特性図。
【図１５】 本発明の第３の態様に係る実施例の半導体
装置の製造工程を示す断面図。
【図１６】 本発明の第３の態様に係る実施例の半導体
装置の製造工程を示す断面図。
【図１７】 従来の樹脂封止の半導体装置を示す断面
図。
【図１８】 従来のマッシュル−ム型バンプを有する半
導体チップを示す断面図。
【図１９】 従来のストレ−トウォ−ル型バンプを有す
る半導体チップを示す断面図。
【図２０】 従来の半導体装置における半導体チップと
配線基板の接続構造を示す断面図。
【符号の説明】
１，１１，２１，３１，４１，５３ａ，５３ｂ…半導体
チップ ２，１２，２２，３２，４２，５４ａ，５４ｂ…バンプ ３，１４，２４，３４，４４，７１…接続パッド ４，１３，２３，３３，４３，５１，５２…基板 ５…樹脂シ−ト １５，２５，３５，４５…グリース ６０…封止樹脂 ６１ａ，６１ｂ…半導体チップの仮想中心線 ６２ａ，６２ｂ…第１の基板の仮想中心線 ６３ａ，６３ｂ…第２の基板のの仮想中心線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 三樹 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内 (72)発明者 本宮 明典 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 山田 浩 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術研究所内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 接続パッドを有する配線基板と、この配
    線基板の接続パッド上に金属バンプを介して接続された
    半導体チップと、前記配線基板と半導体チップとの間に
    介在する樹脂層とを具備し、前記樹脂層は、常温固体の
    熱硬化性樹脂または熱可塑性樹脂からなる樹脂シ−トを
    前記配線基板と半導体チップとの間にはさんで溶融固化
    してなり、前記熱硬化性樹脂の硬化温度又は熱可塑性樹
    脂の熱変形温度は、前記金属バンプを構成する金属の融
    点と同一か又はそれよりも高いことを特徴とする半導体
    装置。
  2. 【請求項２】 接続パッドを有する配線基板と、この配
    線基板の接続パッド上に金属バンプを介して接続された
    半導体チップとを具備し、前記配線基板と半導体チップ
    との間は、グリースにより封止されていることを特徴と
    する半導体装置。
  3. 【請求項３】 接続パッドを有する配線基板と、この配
    線基板の接続パッド上に金属バンプを介して接続された
    半導体チップとを具備し、前記半導体チップの仮想中心
    線のうちの少なくとも一方が、前記配線基板の仮想中心
    線のうちの少なくとも一方に、実質的に重ならないこと
    を特徴とする半導体装置。
JP16936694A 1994-07-21 1994-07-21 半導体装置 Expired - Fee Related JP3464826B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP16936694A JP3464826B2 (ja) 1994-07-21 1994-07-21 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP16936694A JP3464826B2 (ja) 1994-07-21 1994-07-21 半導体装置

Publications (2)

Publication Number Publication Date
JPH0831870A true JPH0831870A (ja) 1996-02-02
JP3464826B2 JP3464826B2 (ja) 2003-11-10

Family

ID=15885258

Family Applications (1)

Application Number Title Priority Date Filing Date
JP16936694A Expired - Fee Related JP3464826B2 (ja) 1994-07-21 1994-07-21 半導体装置

Country Status (1)

Country Link
JP (1) JP3464826B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998057370A1 (fr) * 1997-06-11 1998-12-17 Nitto Denko Corporation Element comprenant des puces a protuberances, materiau de scellage de type film, dispositif a semi-conducteur et procede de fabrication de ce dernier
US6100597A (en) * 1996-11-15 2000-08-08 Nec Corporation Semiconductor device and method for manufacturing the same
JP2003533870A (ja) * 2000-03-10 2003-11-11 チップパック，インク． パッケージング構造及び方法
US6798072B2 (en) 2000-11-10 2004-09-28 Hitachi, Ltd. Flip chip assembly structure for semiconductor device and method of assembling therefor
KR100467897B1 (ko) * 1996-12-24 2005-01-24 닛토덴코 가부시키가이샤 반도체 장치 및 이의 제조방법
JP2010206142A (ja) * 2009-03-06 2010-09-16 Fujitsu Ltd 電子部品及びその製造方法
KR101539212B1 (ko) * 2007-09-04 2015-07-27 로베르트 보쉬 게엠베하 Ｍｉｄ-회로 캐리어와 거기에 접속된 접속 인터페이스를 구비한 전기 회로 장치
EP3276652A3 (de) * 2015-04-02 2018-04-25 Heraeus Deutschland GmbH & Co. KG Verfahren zum herstellen einer substratanordnung mit einem klebevorfixiermittel, entsprechende substratanordnung, verfahren zum verbinden eines elektronikbauteils mit einer substratanordnung mit anwendung eines auf dem elektronikbauteil und/oder der substratanordnung aufgebrachten klebevorfixiermittels und mit einer substratanordnung verbundenes elektronikbauteil

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100597A (en) * 1996-11-15 2000-08-08 Nec Corporation Semiconductor device and method for manufacturing the same
US6326234B1 (en) 1996-11-15 2001-12-04 Nec Corporation Semiconductor device and method for manufacturing the same
KR100467897B1 (ko) * 1996-12-24 2005-01-24 닛토덴코 가부시키가이샤 반도체 장치 및 이의 제조방법
EP0951064A4 (en) * 1996-12-24 2005-02-23 Nitto Denko Corp PREPARATION OF A SEMICONDUCTOR DEVICE
WO1998057370A1 (fr) * 1997-06-11 1998-12-17 Nitto Denko Corporation Element comprenant des puces a protuberances, materiau de scellage de type film, dispositif a semi-conducteur et procede de fabrication de ce dernier
JP2003533870A (ja) * 2000-03-10 2003-11-11 チップパック，インク． パッケージング構造及び方法
US8119450B2 (en) 2000-03-10 2012-02-21 Stats Chippac, Ltd. Interconnecting a chip and a substrate by bonding pure metal bumps and pure metal spots
JP4958363B2 (ja) * 2000-03-10 2012-06-20 スタッツ・チップパック・インコーポレイテッド パッケージング構造及び方法
US9312150B2 (en) 2000-03-10 2016-04-12 Stats Chippac, Ltd. Semiconductor device and method of forming a metallurgical interconnection between a chip and a substrate in a flip chip package
US6798072B2 (en) 2000-11-10 2004-09-28 Hitachi, Ltd. Flip chip assembly structure for semiconductor device and method of assembling therefor
KR101539212B1 (ko) * 2007-09-04 2015-07-27 로베르트 보쉬 게엠베하 Ｍｉｄ-회로 캐리어와 거기에 접속된 접속 인터페이스를 구비한 전기 회로 장치
US9560772B2 (en) 2007-09-04 2017-01-31 Robert Bosch Gmbh Electric circuit configuration having an MID circuit carrier and a connecting interface connected to it
JP2010206142A (ja) * 2009-03-06 2010-09-16 Fujitsu Ltd 電子部品及びその製造方法
EP3276652A3 (de) * 2015-04-02 2018-04-25 Heraeus Deutschland GmbH & Co. KG Verfahren zum herstellen einer substratanordnung mit einem klebevorfixiermittel, entsprechende substratanordnung, verfahren zum verbinden eines elektronikbauteils mit einer substratanordnung mit anwendung eines auf dem elektronikbauteil und/oder der substratanordnung aufgebrachten klebevorfixiermittels und mit einer substratanordnung verbundenes elektronikbauteil

Also Published As

Publication number Publication date
JP3464826B2 (ja) 2003-11-10

Similar Documents

Publication Publication Date Title
US6223429B1 (en) Method of production of semiconductor device
US5553769A (en) Interconnection of a carrier substrate and a semiconductor device
US6413862B1 (en) Use of palladium in IC manufacturing
US7902678B2 (en) Semiconductor device and manufacturing method thereof
JP2769491B2 (ja) 電気的装置
US7335988B2 (en) Use of palladium in IC manufacturing with conductive polymer bump
KR101655926B1 (ko) 반도체장치 및 반도체장치의 제조방법
US5975408A (en) Solder bonding of electrical components
JP3648277B2 (ja) 半導体装置
KR100236448B1 (ko) 반도체장치의 전극구조체와 그 형성방법 및 반도체장치의 실장체 및 반도체 장치
US20020004258A1 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
JPH07302797A (ja) 半導体素子ならびにその製造および使用方法
US20040222522A1 (en) Semiconductor device and manufacturing method of the same
KR20000011717A (ko) 반도체장치의제조방법
KR20020030116A (ko) 반도체장치 및 그 제조방법
WO2007096946A1 (ja) 実装体及びその製造方法
US6528889B1 (en) Electronic circuit device having adhesion-reinforcing pattern on a circuit board for flip-chip mounting an IC chip
JP3356649B2 (ja) 半導体装置及びその製造方法
JP3464826B2 (ja) 半導体装置
JPH04137641A (ja) 半導体装置
JP2004047510A (ja) 電極構造体およびその形成方法
JP2003086626A (ja) 電子部品、その製造方法、電子部品の実装体および実装方法
JP2755696B2 (ja) 半導体装置及びその製造方法
JP3279470B2 (ja) 半導体装置およびその製造方法
JPH0491443A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees