JPH08316494A

JPH08316494A - 静電誘導トランジスタ及びその製造方法

Info

Publication number: JPH08316494A
Application number: JP14517995A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Kaoru Mototani; 薫本谷; Akira Ito; 彰伊藤
Original assignee: Semiconductor Research Foundation
Current assignee: Semiconductor Research Foundation
Priority date: 1995-05-22
Filing date: 1995-05-22
Publication date: 1996-11-29
Anticipated expiration: 2013-01-21
Also published as: JP2700870B2

Abstract

(57)【要約】【目的】高耐圧化を図ると共に大電流の可能なリセス
ゲート型（サイドゲート型も含む）ＳＩＴとその製造方
法を提供することである。【構成】リセスゲート型ＳＩＴは、互いに平行となる
ように配置されたｐ^＋ゲート領域１７及びｎ^＋ソース領
域１９と、ｐ^＋ゲート領域１７の周囲に配置された帯状
のｐ^＋ガードリング領域１３と、各ｐ^＋ゲート領域１７
上に設けられたゲート電極配線部２０と、各ｎ^＋ソース
領域１９上に設けられたソース電極配線部２１とからな
り、それらゲート電極配線部２０及びソース電極配線部
２１に各々接続されたゲート及びソース電極用パッド２
３，２４をｐ^＋ドリング領域上にのみ配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は静電誘導トランジスタ
（以下、ＳＩＴとする）及びその製造方法に関する。

【０００２】

【従来の技術】従来の技術によるＳＩＴを図１４を用い
て説明する。同図（ａ）に示されるリセスゲート型ＳＩ
Ｔはｎ^＋ドレイン領域１０１と、その上に設けられたｎ
エピタキシャル層１０２と、該ｎエピタキシャル層に溝
部１０３を設け、該溝部１０３の底部からｎエピタキシ
ャル層１０２に拡散等により形成されたｐ^＋ゲート領域
１０４と、ｎエピタキシャル層１０２に設けられたｎ^＋
ソース領域１０５とからなる。同様にサイドゲート型Ｓ
ＩＴは、ｎエピタキシャル層１０２に設けられた溝部１
０６の両隅部にｐ^＋ゲート領域１０７を形成する（同図
（ｂ））。

【０００３】次いで、これらＳＩＴにおけるゲート電極
及びソース電極の構造を模式的に図１５（ａ）より説明
する。破線で囲まれた領域（以下、素子部１２０）内に
ｐ^＋ゲート領域及びｎ^＋ソース領域は互いに平行となる
ように設けられ、ｐ^＋ゲート領域及びｎ^＋ソース領域上
にゲート電極１０８及びソース電極１０９とが形成され
る。素子部１２０以外の領域にゲート電極用Ａｌパッド
１１０及びソース電極用Ａｌパッド１１１は素子部以外
の領域に形成される。なお明示的に、ゲート電極用Ａｌ
パッド１１０と各ゲート電極１０８との各接続部分１１
２には右上がりの斜線を施し、ソース電極用Ａｌパッド
１１１と各ソース電極１０９との各接続部分１１３には
左上がりの斜線を施す。また、同図（ｂ）に示される様
に、ゲート電極用Ａｌパッド１１０はｎエピタキシャル
層１０２上の酸化膜１１４上に形成される。図示しない
が同様に、ソース電極用Ａｌパッド１１１も酸化膜１１
４上に形成される。

【０００４】また、ＳＩＴは１つの素子部から構成され
る。ドレイン電流は全ソース長に比例するので、ドレイ
ン電流を増大するには素子部１２０を大面積化して全ソ
ース長を長くすればよい。しかしながら、大面積化に伴
いソースやゲートの抵抗とインダクタンスが大きくな
り、とりわけＳＩＴをマイクロ波帯で使用する際はそれ
ら抵抗とインダクタンスの影響が大きくなるため大面積
化には限界がある。

【０００５】更に、このようなＳＩＴにおけるゲート・
ドレイン耐圧ＢＶgdは、理論的にはゲート・ドレインの
平面接合部分で決定される。しかしながら、実際にはｐ
^＋ゲート領域の最外周部にできる球状接合部分あるいは
円筒接合部分で耐圧が低下してしまい、理論耐圧を得る
ことは難しい。また、各Ａｌパッド下の酸化膜の耐圧は
その厚さおよび品質にもよるが、２００〜３００Ｖ程度
である。

【０００６】

【発明が解決しようとする課題】本発明の目的は、高耐
圧化を図ると共に大電流の可能なリセスゲート型（サイ
ドゲート型等も含む）ＳＩＴとその製造方法を提供する
ことである。

【０００７】

【課題を解決するための手段】本発明によるＳＩＴは、
ｎ^＋ドレイン領域と、前記ｎ^＋ドレイン領域上に設けら
れたｎ型のチャンネル領域と、前記チャンネル領域に設
けられた複数のｎ^＋ソース領域と、前記チャンネル領域
に設けられた複数の溝部と、前記各溝部の底部もしくは
底部の一部から前記チャンネル領域に設けられた複数の
ｐ^＋ゲート領域と、前記各ｐ^＋ゲート領域に接続すると
共に前記複数のｐ^＋ゲート領域の周囲に配置されかつ前
記チャンネル領域に設けられたｐ^＋ガードリング領域
と、前記複数のｎ^＋ソース領域上の各々に設けられたソ
ース電極と、前記複数のｐ^＋ゲート領域上の各々にゲー
ト電極用と、前記ｐ^＋ガードリング領域上に絶縁膜を介
して各々設けられた前記ソース電極に接続されたソース
用ボンディング部及びゲート電極に接続されたゲート用
ボンディング部とからなる。また、前記ＳＩＴにおい
て、前記ｎ^＋ソース領域と前記ｐ^＋ゲート領域とからな
る素子部を複数個設け、それら各素子部毎に取り囲みか
つ連続する帯状のｐ^＋ガードリング領域を配置すること
もできる。

【０００８】本発明によるＳＩＴの製造方法は、ドレイ
ン領域となるｎ^＋半導体基板の表面上にｎ型のチャンネ
ル領域を形成する工程と、前記チャンネル領域に帯状の
ｐ^＋ガードリング領域を形成する工程と、前記チャンネ
ル領域に複数の溝部を前記ｐ^＋ガードリング領域の内側
に平行となるように形成する工程と、前記溝部の底部か
ら前記チャンネル領域に設けられ前記ｐ^＋ガードリング
領域と接続するように形成された複数のｐ^＋ゲート領域
と、前記ｐ^＋ガードリン領域の内側かつ前記複数のｐ^＋
ゲート領域と互い違いに配置された複数のｎ^＋ソース領
域を前記チャンネル領域に形成する工程と、前記複数の
ｐ^＋ゲート領域上及び前記複数のｎ^＋ソース領域上にそ
れぞれゲート電極及びソース電極を形成する工程と、前
記ｎ^＋半導体基板の裏面上にドレイン電極を形成する工
程と、前記ゲート電極及び前記ソース電極に各々接続さ
れた各ボンディング部を前記ｐ^＋ガードリング領域上に
絶縁膜を介して形成する工程とからなる。

【０００９】

【作用】本発明のＳＩＴによれば、前記ｐ^＋ゲート領域
と接続するようにその周囲にｐ^＋ガードリング領域を設
けることにより、ゲート・ドレイン耐圧がｐ^＋ゲート領
域の平面接合部分で決定される。また、前記ゲート及び
ソース用ボンディング部をｐ^＋ガードリング領域上に形
成することにより、素子部を複数個設けることも可能で
あるため、容易に全ソース長を長くし、ドレイン電流を
大きくすることができる。

【００１０】

【実施例】以下、本発明による実施例を図面を参照して
説明する。

【００１１】図１に示される様に、リセスゲート型ＳＩ
Ｔは複数のｐ^＋ゲート領域１７（１７ａ，１７ｂを含
む）と複数のｎ^＋ソース領域１９と、ｐ^＋ゲート領域１
７を取り囲むように配置された帯状のｐ^＋ガードリング
領域（図中、破線で囲まれた部分）１３と、ｐ^＋ガード
リング領域１３の外周囲に配置されたｐ^＋フローティン
グ領域１４と、各ｐ^＋ゲート領域１７上に設けられると
共にｐ＋ガードリング領域上でそれぞれ接続するゲート
電極配線部２０と、各ｎ^＋ソース領域１９上に設けられ
ると共にｐ＋ガードリング領域上でそれぞれ接続するソ
ース電極配線部２１と、ゲート電極配線部２０上に設け
られたゲート電極用パッド（ボンディング部）２３と、
ソース電極配線部２１上に設けられたソース電極用パッ
ド（ボンディング部）２４とを有する。

【００１２】ゲート電極配線部２０はｐ^＋ゲート領域上
に各々設けられた複数のゲート電極とそれらを互いに接
続する配線とからなり、図中明示的に左上がりの斜線を
施した部分である。同様に、ソース電極配線部２１も複
数のソース電極とそれらを互いに接続する配線とからな
り、図中右上がり斜線を施した部分である。ゲート及び
ソース電極配線部２０，２１として、例えばボロンを添
加した多結晶Ｓｉを、ゲート及びソース電極用パッド２
３，２４としてＡｌまたはＡｌ−Ｓｉ等の金属を用い
る。

【００１３】それらｐ^＋ゲート領域１７とｎ^＋ソース領
域１９とは互い違いに平行となるように配置される。最
外側に設けられたｐ^＋ゲート領域１７ａはｐ^＋ガードリ
ング領域に接続され、ｎ^＋ソース領域１９に挟まれたｐ
^＋ゲート領域１７ｂはその端部においてｐ^＋ガードリン
グ領域に接続される。ｐ^＋ガードリング領域１３の隅部
は電界集中を緩和するように丸くされる。また、ゲート
電極配線部２０とソース電極配線部２１とは指間（inte
rdigital）電極構造を有する。更に、ゲート電極用パッ
ド２３とソース電極用パッド２４とは各々ｐ^＋ガードリ
ング領域１３上に配置される。

【００１４】図２を参照して、リセスゲート型ＳＩＴの
断面を説明する。同図は図１のＡ−Ａ´を示す断面図で
ある。リセスゲート型ＳＩＴは、ｎ^＋ドレイン領域（ｎ
^＋基板）１１と、該ｎ^＋ドレイン領域１１上に設けられ
た高抵抗なチャンネル領域であるｎエピタキシャル層１
２と、ｎエピタキシャル層１２に設けられた溝部１５
ａ，ｂと、ｎエピタキシャル層１２上の絶縁膜１６と、
溝部１５ａ，ｂの底部からｎエピタキシャル層１２に形
成されたｐ^＋ゲート領域１７ａ，ｂと、ｎエピタキシャ
ル層１２にｐ^＋ゲート領域１７の外周囲部において接続
するように設けられたｐ^＋ガードリング領域１３と、ｎ
エピタキシャル層１２に設けれたｐ^＋フローティング領
域１４と、ｎエピタキシャル層１２に設けられたｎ^＋ソ
ース領域１９と、ｐ^＋ゲート領域１７及びｎ^＋ソース領
域１９上に各々設けられたゲート電極配線部２０及びソ
ース電極配線部２１と、ｎ^＋ドレイン領域１１上に設け
られたドレイン電極配線部２２とからなる。絶縁膜１６
として、ＳｉＯ_２膜、ＳｉＮ膜、ＰＳＧ膜、ポリイミド
樹脂あるいはそれらの複合膜を用いることができる。図
３（ａ）に示される様に、ｐ^＋ゲート領域１７とｐ^＋ガ
ードリング領域１３とは接続しており、ゲート電極配線
部２０はｐ^＋ゲート領域１７上に形成される共にｐ^＋ガ
ードリング領域１３上に絶縁膜１６を介して形成され、
ゲート電極配線部用パッド２３はｐ^＋ガードリング領域
１３上のゲート電極配線部２０上に形成される。また、
同図（ｂ）に示される様に、ソース電極配線部２１はｎ
^＋ソース領域１９上に形成されると共にｐ^＋ガードリン
グ領域１３上に絶縁膜１６を介して形成され、ソース電
極用パッド２４はｐ^＋ガードリング領域１３上のソース
電極配線部２１上に形成される。

【００１５】このようにゲート及びソース電極用パッド
２３，２４は、いずれもｐ^＋ガードリング領域１３上の
みに形成される。仮に、パッド２３´をｐ^＋ガードリン
グ領域１３とｐ^＋フローティング領域１４との間まで形
成すると、丸印部分Ａにおいて耐圧が低下する（図４
（ａ））。また、パッド２３”をｐ^＋フローティング領
域１４に達するかそれ以上に形成すると、ｐ^＋ガードリ
ング領域１３とｎエピタキシャル層１２とｐ^＋フローテ
ィング領域１４とからなる寄生ＭＯＳトランジスタが形
成される。そのため、ゲート・ドレイン耐圧ＢＶgdが例
えば最初６００Ｖ程度であっても、時間とともに３００
Ｖ程度に低下してしまう（同図（ｂ））。以上より、ゲ
ート及びソース電極用パッド２３，２４は、ｐ^＋ガード
リング領域１３上にのみ形成することが望ましいことは
明らかである。

【００１６】また、ｐ^＋ゲート領域１７の最外周部はｐ
^＋ガードリング領域１３に接続されており、ゲート・ド
レイン間耐圧ＢＶgdはｐ^＋ゲート領域１７の平面接合部
分で決定されるため、ＢＶgdをほぼ理論耐圧まで向上す
ることができる。しかしながら、ゲート及びソース電極
用パッド２３，２４をｐ^＋ガードリング領域１３上以外
に配置すると、上述したように耐圧の低下を招くことに
なる。それゆえ、リセスゲート型ＳＩＴの高耐圧化を図
るには、ｐ^＋ガードリング領域１３を設けると共にｐ^＋
ガードリング領域１３上にゲート及びソース電極用パッ
ド２３，２４を形成する必要がある。

【００１７】例えば、ｎエピタキシャル層１２の厚みを
３５〜５５μｍ、溝部１５の深さを１〜１．５μｍ、溝
部１５の間隔を７〜１０μｍ、ｐ^＋ガードリング領域１
３の幅（マスクレベルで）を３０〜５０μｍ、ｐ^＋ガー
ドリング領域１３の拡散深さを５μｍ程度としたときの
リセスゲート型ＳＩＴは、ゲート・ドレイン耐圧ＢＶgd
を３００〜６００Ｖ程度、電力利得を１０ＭＨｚで２０
〜２５ｄＢ、１００ＭＨｚで１０〜１５ｄＢとする特性
が得られる。

【００１８】更に、図５に示されるように、ｐ^＋フロー
ティング領域１４の外周囲部にｎ^＋領域２５を設けても
よい。Ｄ−Ｄ´に沿う線で素子を切断する場合にリーク
電流の発生と増加を防ぐことができる。ｎ^＋領域２５の
拡散深さは少なくともｐ^＋ガードリング領域１３よりも
深い方が望ましい。

【００１９】図６を参照して、図１に示されるようにゲ
ート領域及びソース領域を形成する領域（以下、素子部
３０）を２ケ並列接続したＳＩＴを説明する。尚、同図
において素子部３０の詳細は省略してある。ｐ^＋ガード
リング領域１３（図中、斜線部分）は各素子部３０ａ，
ｂ内のゲート領域に連続すると共に各素子部３０ａ，ｂ
を取り囲む様に帯状に配置される。素子部３０ａ内のソ
ース領域用にソース電極用パッド２４ａと、素子部３０
ａ及びｂ内のゲート領域用にゲート電極用パッド２３
と、素子部３０ｂ内のソース領域用にソース電極用パッ
ド２４ｂとをそれぞれｐ^＋ガードリング領域１３上に配
置する。

【００２０】また、図７は素子部３０を４ケ並列接続し
たＳＩＴである。この場合も各素子部３０内のゲート領
域に連続すると共に各素子部３０の周囲に帯状のｐ^＋ガ
ードリング領域１３を形成する。ソース電極用パッド２
４とゲート電極用パッド２３とは交互にｐ^＋ガードリン
グ領域１３上に形成される。

【００２１】このように、ｐ^＋ガードリング領域１３上
にゲート及びソース電極用パッド２３，２４を配置する
ことにより、多数の素子部３０の並列化を容易に行うこ
とができる。これらパッドは電流容量及び抵抗等を考え
れば、各場所において２個以上設けても良い。これらパ
ッド下部のｐ^＋ガードリング領域１３の形状は任意でよ
い。チャンネルが高抵抗なので素子部内は容易に空乏層
化され平面接合部分となるからである。また、ゲートの
配線抵抗が例えばｐ^＋ゲート領域１７の拡散領域だけで
良い場合（ゲートの金属配線が不用のとき）は、ソース
領域１９とｐ^＋ガードリング領域１３は同一平面状にあ
るので電極配線は容易に行うことができる。

【００２２】ＳＩＴをＨＦ帯以上のＶＨＦ帯あるいはＵ
ＨＦ帯で使用する場合、ソースやゲートのインダクタン
スの影響は無視できない。しかしながら、小面積の素子
部３０を並列接続させた素子であると、大面積の素子部
３０を１つとする素子の構造に比べてインダクタンスを
低減化することができ、さらに素子を均一に動作させる
ことにも効果的である。

【００２３】次に、本発明によるＳＩＴの製造方法を図
８乃至図１３及び図２を参照して説明する。尚、それら
の図は図１のＡ−Ａ´断面を示す図である。

【００２４】まず、不純物密度が１×１０^１８ｃｍ^−３
以上、（１００）或いは（１１１）面を有するドレイン
領域となるｎ^＋基板１１（以下、ｎ^＋ドレイン領域とす
る）を準備する。その上にＳｉＣｌ_４とＨ_２による気相
成長法により成長させた高抵抗なｎエピタキシャル層１
２を形成する。該ｎエピタキシャル層１２の不純物濃度
は１×１０^１３〜１×１０^１４ｃｍ^−３とする。この不
純物密度は耐圧等の条件によりこの値に限らない。ま
た、ジャストピンチオフ特性を得るため、ｎエピタキシ
ャル層１２のうち基板側の下部を不純物濃度１×１０
^１３ｃｍ^−３とし、上部の２〜３μｍを基板側よりも不
純物密度の高い５×１０^１４〜１×１０^１５ｃｍ^−３程
度としても良く、設計に応じて均一不純物密度または不
均一不純物密度分布の層としても良いことは言うまでも
ない。その後、図示しないＳｉＯ_２等をマスクに用いて
イオン注入法等によりｐ^＋ガードリング領域１３、ｐ^＋
フローティング領域１４を形成する（図８）。

【００２５】次いで、ｎエピタキシャル層１２上に図示
しないＳｉＯ_２膜等をマスクとして、ｎエピタキシャル
層１２にリセスゲートとなる複数の溝部１５ａ，ｂとを
ＲＩＥ法により形成する。最外側部の溝部１５ａは長手
方向にｐ^＋ガードリング領域１３と部分的に重なるよう
に形成され、溝部１５ｂは図示しない端部でｐ^＋ガード
リング領域１３と重なるように形成される。溝部１５
ａ，ｂ幅はそれぞれ２μｍ，１μｍで深さは１〜１．５
μｍとし、隣接する溝部１５の間隔は例えば３〜７μｍ
とする。ＲＩＥはＳＦ_６とＯ_２ガスの混合プラズマを用
いることができる（図９）。

【００２６】その後、絶縁膜１６、例えば０．５〜１μ
ｍ程度の厚い酸化膜をｎエピタキシャル層１２の全面を
水蒸気中で酸化して形成する。ＣＦ_４あるいはＣＦ_４と
ＣＨＦ_３の混合ガスによるＲＩＥにより溝部１５ａ，ｂ
の底部にのみ窓明けを行い、ｎエピタキシャル層１２を
露出させる。続いて、それら窓明けをした領域へボロン
による拡散、又はイオン注入法によりｐ^＋ゲート領域１
７ａ，ｂを形成する。この工程によりｐ^＋ガードリング
領域１３とｐ^＋ゲート領域１７ａとが接続される。尚、
ｐ^＋ゲート領域１７ｂも同様に、その図示しない端部で
ｐ^＋ガードリング領域１３に接続される。ｐ^＋ゲート部
の拡散深さは０．５μｍ程度である（図１０）。

【００２７】次いで、全面にレジスト等のマスクパター
ン１８を形成し、ソース領域となる部分の絶縁膜１６を
ＲＩＥ法等により除去してｎエピタキシャル層１２を露
出させる（図１１）。前記露出したｎエピタキシャル層
１２にイオン注入法によりリンあるいは砒素を打込み、
ｎ^＋ソース領域１９を形成する。その後マスクパターン
１８を除去する。尚マスクパターン１８としてＳｉＯ_２
等を用いた場合、ｎ^＋ソース領域１９をｎ型不純物を添
加した多結晶Ｓｉからの拡散によっても形成できる（図
１２）。

【００２８】次いで、全面にボロンを添加した多結晶Ｓ
ｉをＣＶＤ法等により形成後、ＲＩＥ法を用いてｐ^＋ゲ
ート領域１７及びｎ^＋ソース領域１９上にそれぞれゲー
ト電極配線部２０及びソース電極配線部２１を形成す
る。ドレイン領域１１上にドレイン電極配線部２２を形
成する（図１３）。その後、ゲート及びソース電極側の
全面に、ＡｌまたはＡｌ−Ｓｉ合金等をＥＢ蒸着或いは
スパッタ法等により厚さ１μｍ程度形成し、ＲＩＥ法を
用いてゲート電極用パッド２３及びソース電極用パッド
２４をそれぞれ形成する。（図２）。

【００２９】また、図５に示した実施例中のｎ^＋領域２
５は、所定の領域へＰ（リン）等による選択拡散工程で
形成される。ｐ^＋フローティング領域１４は２重以上設
けても良い。

【００３０】尚、リセスゲート型ＳＩＴに関して説明し
たが、サイドゲート型ＳＩＴに関しても同様である。ま
た、Ｓｉを材料としたＳＩＴのみならず、他のＧａＡ
ｓ，ＩｎＰ等の化合物半導体についても適用できること
はいうまでもない。

【００３１】

【発明の効果】本発明によれば、ｐ^＋ゲート領域の最外
囲部と接続するようにｐ^＋ガードリング領域を設け、そ
のｐ^＋ガードリング領域上にゲート及びソース電極用パ
ッドを設ける。それにより、素子耐圧が向上し、高周波
特性の良好なＳＩＴを得ることができる。更に、小面積
の素子部の並列化が容易になり、ソース長を増大するこ
とができ大電流化とボンディングによるインダクタンス
の低減化を図ることができる。

【図面の簡単な説明】

【図１】本発明によるＳＩＴを模式的に示す平面図であ
る。

【図２】図１中のＡ−Ａ´に沿った断面図である。

【図３】（ａ）は図１中のＢ−Ｂ´に沿った断面図、
（ｂ）は図１中のＣ−Ｃ´に沿った断面図である。

【図４】（ａ）はパッドがガードリング領域とフローテ
ィング領域との間まで形成された際の断面図、（ｂ）は
パッドがフローティング領域に達するまで形成された際
の断面図である。

【図５】ダイシング領域となるｎ^＋領域を有するＳＩＴ
を示す断面図である。

【図６】２つの素子部を有するＳＩＴを模式的に示す平
面図である。

【図７】４つの素子部を有するＳＩＴを模式的に示す平
面図である。

【図８】本発明によるＳＩＴの製造方法の第１の工程を
示す断面図である。

【図９】本発明によるＳＩＴの製造方法の第２の工程を
示す断面図である。

【図１０】本発明によるＳＩＴの製造方法の第３の工程
を示す断面図である。

【図１１】本発明によるＳＩＴの製造方法の第４の工程
を示す断面図である。

【図１２】本発明によるＳＩＴの製造方法の第５の工程
を示す断面図である。

【図１３】本発明によるＳＩＴの製造方法の第６の工程
を示す断面図である。

【図１４】（ａ）は従来のリセスゲート型ＳＩＴを模式
的に示す断面図、（ｂ）は従来のサイドゲート型ＳＩＴ
を模式的に断面図である。

【図１５】（ａ）は従来のＳＩＴを模式的に示す平面
図、（ｂ）は同図（ａ）中のＥ−Ｅ´を示す断面図であ
る。

【符号の説明】

１１…ｎ^＋基板（ｎ^＋ドレイン領域）、１２…ｎエピタ
キシャル層１３…ｐ^＋ガードリング領域、１４…ｐ^＋フローティン
グ領域１５ａ，ｂ…溝部、１６…絶縁膜、１７ａ，ｂ…ｐ^＋ゲ
ート領域１８…マスクパターン、１９…ｎ^＋ソース領域２０…ゲート電極配線部、２１…ソース電極配線部２２…ドレイン電極配線部２３…ゲート電極用パッド（ボンディング部）２４…ソース電極用パッド（ボンディング部）２５…ｎ^＋領域、３０…素子部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年５月１５日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１０

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】更に、このようなＳＩＴにおけるゲート
・ドレイン耐圧ＢＶｇｄは、理論的にはゲート・ドレイ
ンの平面接合部分で決定される。しかしながら、実際に
はｐ^＋ゲート領域の最外周部にできる球状接合部分ある
いは円筒接合部分で耐圧が低下してしまい、理論耐圧を
得ることは難しい。また、このようなパッドの構造にお
いては、各Ａｌパッド下の酸化膜の厚さおよび品質にも
よるが、ゲート・ドレイン領域間の降伏電圧は２００〜
３００Ｖ程度である。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】例えば、ｎエピタキシャル層１２の厚み
を３５〜５５μｍ、溝部１５の深さを１〜１．５μｍ、
溝部１５の間隔を７〜１０μｍ、ｐ^＋ガードリング領域
１３の幅（マスクレベルで）を３０〜５０μｍ、ｐ^＋ガ
ードリング領域１３の拡散深さを５μｍ程度としたとき
のリセスゲート型ＳＩＴは、ゲート・ドレイン耐圧ＢＶ
ｇｄを３００〜６００Ｖ程度、電力利得を１０ＭＨｚで
２０〜２５ｄＢ、１００ＭＨｚで１０〜１５ｄＢとする
特性が得られた。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】このように、ｐ^＋ガードリング領域１３
上にゲート及びソース電極用パッド２３，２４を配置す
ることにより、多数の素子部３０の並列化を容易に行う
ことができる。これらパッドは電流容量及び抵抗等を考
えれば、各場所において２個以上設けても良い。これら
パッド下部のｐ^＋ガードリング領域１３の形状は任意で
よい。また、チャンネルが高抵抗なので素子部内は容易
に空乏層化される。

Claims

【特許請求の範囲】

【請求項１】一導電型のドレイン領域と、前記ドレイ
ン領域上に設けられた一導電型のチャンネル領域と、前
記チャンネル領域に設けられた一導電型の複数のソース
領域と、前記チャンネル領域に設けられた複数の溝部
と、前記各溝部の底部もしくは底部の一部から前記チャ
ンネル領域に設けられた反対導電型の複数のゲート領域
と、前記各ゲート領域に接続すると共に前記複数のゲー
ト領域の周囲に配置されかつ前記チャンネル領域に設け
られた反対導電型のガードリング領域と、前記複数のソ
ース領域上の各々に設けられたソース電極と、前記複数
のゲート領域上の各々に設けられたゲート電極とからな
り、前記ソース電極に接続されたソース用ボンディング
部と前記ゲート電極に接続されたゲート用ボンディング
部とはそれぞれ前記ガードリング領域上に絶縁膜を介し
て設けられることを特徴とする静電誘導トランジスタ。
【請求項２】前記ソース電極と前記ゲート電極とは指
間電極構造を有することを特徴とする請求項１記載の静
電誘導トランジスタ。
【請求項３】前記ソース領域と前記ゲート領域とは互
いに平行となるように配置されたことを特徴とする請求
項１記載の静電誘導トランジスタ。
【請求項４】前記ソース用ボンディング部と前記ゲー
ト用ボンディング部とは、対向する位置に配置されるこ
とを特徴とする請求項１記載の静電誘導トランジスタ。
【請求項５】前記ガードリング領域の外周囲部に配置
され、前記チャンネル領域に設けられた少なくとも１重
以上からなる反対導電型のフローティング領域を有する
ことを特徴とする請求項１記載の静電誘導トランジス
タ。
【請求項６】前記ガードリング領域あるいは前記フロ
ーティング領域の最外囲部に配置され、前記チャンネル
領域に設けられた一導電型の半導体領域を有することを
特徴とする請求項５記載の静電誘導トランジスタ。
【請求項７】一導電型のドレイン領域と、前記ドレイ
ン領域上に設けられた一導電型のチャンネル領域と、前
記チャンネル領域に設けられた一導電型の複数のソース
領域及び反対導電型の複数のゲート領域からなる少なく
とも２つ以上の素子部と、前記各素子部毎に設けられた
前記複数のソース領域上のソース電極及び前記複数のゲ
ート領域上のゲート電極とを含み、前記各素子部内に設けられた前記各ゲート領域に接続す
ると共に前記各素子部の周囲に配置されかつ前記チャン
ネル領域に設けられた帯状の反対導電型のガードリング
領域を有することを特徴とする静電誘導トランジスタ。
【請求項８】前記ソース電極に接続されたソース用ボ
ンディング部及び前記ゲート電極に接続されたゲート用
ボンディング部は、それぞれ前記ガードリング領域上に
絶縁膜を介して設けられることを特徴とする請求項７記
載の静電誘導トランジスタ。
【請求項９】前記隣接する素子部において、前記ソー
ス用ボンディング部或いは前記ゲート用ボンディング部
の一方は、前記隣接する素子部に共通して用いられるこ
と特徴とする請求項７記載の静電誘導トランジスタ。
【請求項１０】ドレイン領域となる一導電型の半導体
基板を用意する工程と、前記半導体基板の表面上にチャンネル領域となる一導電
型の半導体層を形成する工程と、前記半導体層に帯状の反対導電型のガードリング領域を
形成する工程と、前記半導体層に複数の溝部を前記ガードリング領域の内
側に平行となるように形成する工程と、前記溝部の底部から前記半導体層に設けられ前記ガード
リング領域と接続するように形成された反対導電型の複
数のゲート領域と、前記ガードリングの内側かつ前記複数のゲート領域と互
い違いに配置された一導電型の複数のソース領域を前記
半導体層に形成する工程と、前記複数のゲート領域上及び前記複数のソース領域上に
それぞれゲート電極及びソース電極を形成する工程と、前記半導体基板の裏面上にドレイン電極を形成する工程
と、前記ゲート電極及び前記ソース電極に各々接続された前
記ゲート用ボンディング部及びソース用ボンディング部
を前記ガードリング領域上に絶縁膜を介して形成する工
程とを具備することを特徴とする静電誘導トランジスタ
の製造方法。