JPH08315593A - ビットシフト出力回路 - Google Patents

Abstract

(57)【要約】 【目的】Ｐ形ＦＥＴ３とＮ形ＦＥＴ４を直列接続したＣ
ＭＯＳ出力回路０２を複数１列に並べ、その出力Ｐ１，
Ｐ２，・・・がクロックＣＬＫに同期し夫々高インピー
ダンス状態→Ｌ→Ｈ→高インピーダンス状態に変化する
動作を順送りで繰返す回路を小形化する。 【構成】Ｄフリップフロップ１を各出力回路０２に対応
して縦続接続したシフトレジスタ（ＳＲ）０１を設け、
例えば出力Ｐ１の出力回路０２では、Ｎ形ＦＥＴ４のゲ
ート（Ａ点）へＳＲの対応段の出力Ｑ１を２段のバッフ
ァ２を介して与え、Ｐ形ＦＥＴ３のゲート（Ｂ点）へＳ
Ｒの次段の出力Ｑ２を１段のバッファ２を介して与え
る。ＳＲの入力データＳＩＮにはクロック１周期巾のＨ
レベルのパルスを与える。出力Ｐ１は夫々Ｑ１＝Ｑ２＝
Ｌで高インピーダンス状態、Ｑ１＝Ｈ，Ｑ２＝ＬでＬ、
Ｑ１＝Ｌ，Ｑ２＝ＨでＨとなる。出力Ｐ２，Ｐ３はクロ
ック１周期分ずつ遅れて出力Ｐ１と同じ動作をする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プラズマディスプレ
イ，プリントヘッド等を駆動する半導体集積回路であっ
て、複数の１列に並ぶ各出力ビットを順次１ビットずつ
シフト動作させるような駆動を行うビットシフト出力回
路に関する。なお、以下各図において同一の符号は同一
もしくは相当部分を示す。

【０００２】

【従来の技術】図７はこの種のビットシフト出力回路の
従来の構成例を示し、図８は図７の各部の動作波形を示
す。図７において１は縦続接続されて全体としてシフト
レジスタ０１を構成するＤフリップフロップ（Ｄ−Ｆ／
Ｆとも略記する）、２はＤ−Ｆ／Ｆ１の各段の出力端子
Ｑ１，Ｑ２，Ｑ３，・・・に接続されたバッファインバ
ータ、０２はシフトレジスタ０１の各段のバッファイン
バータ２の出力端に設けられたＣＭＯＳ出力回路（プッ
シュプル出力回路とも呼ぶ）、３はこのＣＭＯＳ出力回
路０２を構成するＰ形ＭＯＳＦＥＴ（単にＰ形ＦＥＴと
も呼ぶ）、４は同じくＮ形ＭＯＳＦＥＴ（単にＮ形ＦＥ
Ｔとも呼ぶ）、Ｐ１，Ｐ２，Ｐ３，・・・は各ＣＭＯＳ
出力回路０２の出力端子、Ｖ_DDはこのＩＣの電源の正極
側、ＧＮＤはこの電源の負極側としてのグランドであ
る。

【０００３】なお、図７の例ではＣＭＯＳ出力回路０２
の２つのＦＥＴ３，４のゲートは共通に接続され、この
ＣＭＯＳ出力回路０２はいわゆるＣＭＯＳインバータを
形成している。次にＣＬＫはシフトレジスタ０１の各段
のＤ−Ｆ／Ｆ１に共通に入力されるクロック、ＳＩＮは
シフトレジスタの１段目のＤ−Ｆ／Ｆ１に入力されるデ
ータである。

【０００４】次に図７を参照しつつ図８を説明する。い
ま図７のシフトレジスタ０１の１段目のＤ−Ｆ／Ｆ１に
図８のようにクロックＣＬＫの１周期の時間巾ＴだけＨ
レベルであるような波形の入力データＳＩＮを与える
と、この入力データＳＩＮはクロックＣＬＫの立上りご
とに読込まれ、１段目のＤ−Ｆ／Ｆ１の出力Ｑ１は、入
力データＳＩＮからクロックＣＬＫの半周期分遅れた位
相の、入力データＳＩＮと同様な波形となって出力され
る。

【０００５】この１段目のＤ−Ｆ／Ｆ１の出力Ｑ１は次
段のＤ−Ｆ／Ｆ１に読込まれ、その出力Ｑ２は、前段の
Ｄ−Ｆ／Ｆ出力Ｑ１よりクロックＣＬＫの１周期Ｔ分の
位相遅れの同様な波形となって出力される。同様に３段
目のＤ−Ｆ／Ｆ１の出力Ｑ３は前段の同出力Ｑ２よりク
ロックＣＬＫの１周期Ｔ分の位相遅れの波形となる。

【０００６】このようにしてシフトレジスタ０１内で
は、各段のＤ−Ｆ／Ｆ１の出力（シフトレジスタの並列
データ出力ともいう）Ｑ１，Ｑ２，Ｑ３，・・・のうち
１ビットのみＨレベルとなる信号が順次初段のＤ−Ｆ／
Ｆ１から終段のＤ−Ｆ／Ｆ１（図外）へ向けてシフトさ
れて行く。一方、ＣＭＯＳ出力回路０２の出力、例えば
Ｐ１については、シフトレジスタの並列データ出力Ｑ１
がＬレベルの時、この１段目のＣＭＯＳ出力回路０２の
２つのＦＥＴ３，４のゲートはＬレベルであり、Ｐ形Ｆ
ＥＴ３はオン、Ｎ形ＦＥＴ４はオフであり、出力Ｐ１は
Ｈレベルである。

【０００７】他方、シフトレジスタの並列データ出力Ｑ
１がＨレベルになると、１段目のＣＭＯＳ出力回路０２
の２つのＦＥＴ３，４のゲートはＨレベルとなり、Ｐ形
ＦＥＴ３はオフ、Ｎ形ＦＥＴは４はオンとなり、出力Ｐ
１はＬレベルとなる。これにより各段のＣＭＯＳ出力回
路０２の出力Ｐ１，Ｐ２，Ｐ３，・・・は全段の出力が
Ｈレベルになっている状態から、まず１ビット目（１段
目）の出力Ｐ１がＬレベル状態となり次に２ビット目
（２段目）の出力Ｐ２がＬレベル状態へ変わる。２ビッ
ト目の出力Ｐ２がＬレベル状態へ変わると同時に、１ビ
ット目の出力Ｐ１は再びＨレベル状態へと戻る。このよ
うな動作が順送りに、各段のＣＭＯＳ出力回路０２ごと
に繰返される。

【０００８】次に上述のような出力動作とは別に、ＣＭ
ＯＳ出力回路０２の各出力端子Ｐ１，Ｐ２，Ｐ３，・・
・が各々高インピーダンス状態から、夫々所定時間のＬ
レベル及びＨレベルの状態を経て再び高インピーダンス
状態に戻るような、３ステートメント状態の出力動作を
順次前記所定時間ずつの位相差で順送りに繰返すことが
必要とされる場合がある。図９はこのような３ステート
メント状態の出力を発生する従来回路の構成例を示し、
図１０は図９の各部の動作波形を示す。

【０００９】図９において１′は全体として新たなシフ
トレジスタ０１′を構成するＤフリップフロップであ
り、この新たなシフトレジスタ０１′のＤ−Ｆ／Ｆ１′
の各段の出力Ｑ１′，Ｑ２′，Ｑ３′，・・・は、夫々
対応する１段のバッファインバータ２を介して同じく対
応するＣＭＯＳ出力回路０２のＰ形ＦＥＴ３のゲートに
接続されており、またシフトレジスタ０１のＤ−Ｆ／Ｆ
１の各段の出力Ｑ１，Ｑ２，Ｑ３，・・・は、夫々対応
する２段のバッファインバータ２を介して同じく対応す
るＣＭＯＳ出力回路０２のＮ形ＦＥＴ４のゲートに接続
されている。なお、クロックＣＬＫは新たなシフトレジ
スタ０１′のＤ−Ｆ／Ｆ１′にも共通に入力される。ま
た、図９では２つのシフトレジスタ０１，０１′の１段
目のＤ−Ｆ／Ｆ１及び１′には夫々データＳＩＮ１，Ｓ
ＩＮ２が入力されるものとする。

【００１０】図９のような回路が用いられる理由は、Ｃ
ＭＯＳ出力回路０２の出力、例えばＰ１の高インピーダ
ンス状態を作るには、Ｐ形ＦＥＴ３とＮ形ＦＥＴ４を個
別に動作させる必要があるためである。即ち出力Ｐ１を
Ｌレベルとするには、Ａ点電位（つまりＮ形ＦＥＴ４の
ゲートの電位），Ｂ点電位（つまりＰ形ＦＥＴ３のゲー
トの電位）を共にＨレベルとし、ＦＥＴ４をオン，ＦＥ
Ｔ３をオフにすればよく、出力Ｐ２をＨレベルとするに
は、Ａ点電位，Ｂ点電位を共にＬレベルとし、ＦＥＴ３
をオン，ＦＥＴ４をオフにすればよいが、出力Ｐ１を高
インピーダンス状態にするにはＡ点電位はＬレベルに、
Ｂ点電位はＨレベルとし、ＦＥＴ３，４共にオフにする
必要がある。このような動作をさせるために、シフトレ
ジスタへの入力データをＳＩＮ１とＳＩＮ２の２系統入
力することになり、シフトレジスタも２系統分必要とな
る。２系統の入力データＳＩＮ１，ＳＩＮ２としては図
１０に示すように、共にクロックＣＬＫの１周期Ｔの期
間Ｈレベルであるような信号であって互いにクロック１
周期分の位相差を持つような信号を入力するようにす
る。

【００１１】この場合、時点ｔ１，ｔ４では、シフトレ
ジスタ０１，０１′の１段目のＤ−Ｆ／Ｆ１，１′の出
力Ｑ１，Ｑ１′は共にＬレベル、従って対応するＣＭＯ
Ｓ出力回路０２のＡ点電位はＬレベル、Ｂ点レベルはＨ
レベル、従って出力Ｐ１は高インピーダンスとなる。ま
た、時点ｔ２では、Ｄ−Ｆ／Ｆ出力Ｑ１，Ｑ１′は夫々
Ｈレベル，Ｌレベル、従って対応するＡ点電位，Ｂ点電
位は共にＨレベルとなり、出力Ｐ１はＬレベルとなる。

【００１２】また、時点ｔ３では、Ｄ−Ｆ／Ｆ出力Ｑ
１，Ｑ１′は夫々Ｌレベル，Ｈレベル、従って対応する
Ａ点電位，Ｂ点電位は共にＬレベルとなり、出力Ｐ１は
Ｈレベルとなる。

【００１３】

【発明が解決しようとする課題】しかしながら１列に並
ぶ複数のＣＭＯＳ出力回路の各出力端子Ｐ１，Ｐ２，Ｐ
３，・・・が夫々前述の３ステートメントの状態の出力
動作を配列の順番に繰返すようにするためには、図９の
回路ではシフトレジスタ部が２つ必要になり、ＩＣのチ
ップサイズとしてはかなりの大きさとなる。また、入力
信号も２信号必要となり、使用する側からしても面倒で
あるという問題がある。

【００１４】そこで本発明はこのような問題を解消でき
るビットシフト出力回路を提供することを課題とする。

【００１５】

【課題を解決するための手段】前記の課題を解決するた
めに、請求項１のビットシフト出力回路では、Ｐ形ＦＥ
Ｔ（３）とＮ形ＦＥＴ（４）のドレインを共通接続して
出力端子（Ｐ１，Ｐ２，・・・）とし、この２つのＦＥ
Ｔのソース間にＰ形ＦＥＴのソースを正極とする直流電
圧（Ｖ_DD）を印加してなるプッシュプル出力回路（ＣＭ
ＯＳ出力回路０２）を複数個、１列に並べ、個別のプッ
シュプル出力回路の２つのＦＥＴのゲートを夫々駆動し
て、その出力端子を高インピーダンス状態から、所定時
間（Ｔ）ずつのＬ（Ｈ）レベル及びＨ（Ｌ）レベルの状
態を経て再び高インピーダンス状態に戻す動作を、前記
の各プッシュプル出力回路ごとに、その配列順に、前記
所定時間の位相差で行わせるビットシフト出力回路にお
いて、前記所定時間に等しい周期を持つ共通のクロック
（ＣＬＫ）で動作する、前記プッシュプル出力回路の個
数よりも多い個数のＤフリップフロップ（１）を縦続接
続してなるシフトレジスタ（０１）を設け、前記の各プ
ッシュプル出力回路をその配列順に、この縦続接続順の
各Ｄフリップフロップに１対１に対応させ、このシフト
レジスタ内の１つのＤフリップフロップのみが有意の信
号（Ｈレベルなど）を出力するようなデータ（入力デー
タＳＩＮ）をこのシフトレジスタの初段のＤフリップフ
ロップに入力しつつ、このシフトレジスタに前記クロッ
クを与えて、前記有意の信号出力をこのシフトレジスタ
の初段のＤフリップフロップから順次、終段のＤフリッ
プフロップに向けてシフトして行わせ、個別のプッシュ
プル出力回路の２つのＦＥＴを、前記有意の信号出力の
シフトに基づく、シフトレジスタのこのプッシュプル出
力回路に対応する段及びその次段の夫々のＤフリップフ
ロップの出力信号を用いて駆動するようにする。

【００１６】また、請求項２のビットシフト出力回路で
は、請求項１に記載のビットシフト出力回路において、
前記プッシュプル出力回路の出力端子がＬ（Ｈ）レベル
からＨ（Ｌ）レベルへ切換わる際、この切換わり前にオ
ンしていたこのプッシュプル出力回路のＦＥＴをオフと
する駆動信号の存在を確認して、この切換わり後にオン
すべき、このプッシュプル出力回路のＦＥＴをオンとす
る駆動信号を有効にする論理演算手段（ＮＯＲゲート５
など）を設けるようにする。

【００１７】また、請求項３のビットシフト出力回路で
は、請求項１又は２に記載のビットシフト出力回路は、
半導体集積回路からなるものであるようにする。

【００１８】

【作用】

１）請求項１に関わる発明について：ＣＭＯＳ出力回路
の個数よりも多い並列データ出力点（Ｄ−Ｆ／Ｆの出力
端子）を持つシフトレジスタ１系統を用意し、例えばＣ
ＭＯＳ出力回路のＮ形ＦＥＴのゲート用信号にはこのＣ
ＭＯＳ出力回路に対応する段のシフトレジスタの並列デ
ータ出力を用い、ＣＭＯＳ出力回路のＰ形ＦＥＴのゲー
ト用信号には次段のシフトレジスタの並列データ出力を
用いることにより、ＣＭＯＳ出力回路の出力端子の目的
とする高インピーダンス→Ｌレベル→Ｈレベル→高イン
ピーダンス状態の出力動作を実現する。シフトレジスタ
の初段のＤ−Ｆ／Ｆへの入力信号は、ＣＭＯＳインバー
タ出力のＨ→Ｌ→Ｈレベル動作で必要となる図７の信号
（つまりクロック１周期分の期間ＴだけＨレベルとなる
信号）ＳＩＮそのままでよい。

【００１９】２）請求項２に関わる発明について：前記
１）項のように、ＣＭＯＳ出力回路のＰ形ＦＥＴのゲー
ト用信号にシフトレジスタの次段の並列データ出力をそ
のまま用いる構成では、データの伝達遅延時間の差など
により、ＣＭＯＳ出力回路の出力端子がＬレベル→Ｈレ
ベルに移る瞬間等では、Ｎ形ＦＥＴが未だ完全にオフし
ていない状態で、Ｐ形ＦＥＴがオン状態になることが考
えられる。このようになると、貫通電流が流れ消費電流
を大きくする原因となる。

【００２０】このような貫通電流を防ぐため、前記の
１）項の例に対しては、次段のシフトレジスタの並列デ
ータ出力と、ＣＭＯＳ出力回路のＮ形ＦＥＴのゲート用
信号との論理演算結果をＰ形ＦＥＴのゲート用信号とし
て使用することにより、Ｎ形ＦＥＴがオフ信号を得てか
らＰ形ＦＥＴがオンするようにする。

【００２１】

【実施例】以下図１ないし図６に基づいて本発明の実施
例を説明する。図１は請求項１に関わる発明の第１の実
施例としての構成を示し、図２は図１の各部の動作波形
を示す。図１は図９に対しシフトレジスタとして０１の
みを用い、且つシフトレジスタ０１の各段のＤ−Ｆ／Ｆ
１に対応するＣＭＯＳ出力回路０２のＰ形ＦＥＴ３のゲ
ート（Ｂ点）の信号をシフトレジスタ０１の次段の並列
データ出力から１段のバッファインバータ２を介して取
込むようにした点が異なる。

【００２２】次に図１を参照しつつ図２を説明する。シ
フトレジスタ０１への（初段のＤ−Ｆ／Ｆ１への）入力
データＳＩＮとしては、図２のようにシフトレジスタ０
１の並列データ出力の１ビットのみＨレベルとする信号
（つまりクロックＣＬＫの１周期Ｔ分の巾のＨレベルの
矩形波パルス信号）を入力する。この入力データＳＩＮ
はクロックＣＬＫの立上りごとにシフトレジスタ０１の
初段のＤ−Ｆ／Ｆ１に読込まれ、順次、終段のＤ−Ｆ／
Ｆ１に向けてシフトされ、シフトレジスタ０１の並列デ
ータ出力Ｑ１，Ｑ２，Ｑ３は図８の場合と同様に、入力
データＳＩＮに順送りにクロック１周期分ずつの位相差
を持たせた波形となる。

【００２３】ここで時点ｔ１，ｔ４のＱ１＝Ｑ２＝Ｌレ
ベルの時は、Ａ点（Ｎ形ＦＥＴ４のゲート）＝Ｌレベ
ル，Ｂ点（Ｐ形ＦＥＴ３のゲート）＝Ｈレベルとなって
ＣＭＯＳ出力回路０２の出力Ｐ１は高インピーダンスと
なる。また、時点ｔ２のＱ１＝Ｈレベル，Ｑ２＝Ｌレベ
ル時は、Ａ点＝Ｂ点＝Ｈレベルとなって出力Ｐ１はＬレ
ベルとなり、時点ｔ３のＱ１＝Ｌレベル，Ｑ２＝Ｈレベ
ル時は、Ａ点＝Ｂ点＝Ｌレベルとなって出力Ｐ１はＨレ
ベルとなる。

【００２４】このようにしてＣＭＯＳ出力回路０２の出
力Ｐ１は、高インピーダンスの状態からクロック１周期
ずつのＬレベル，Ｈレベルの状態を経て高インピーダン
ス状態に戻る。出力Ｐ２は、出力Ｐ１と同じ状態変化を
クロック１周期分遅れて繰返す。このような動作がＣＭ
ＯＳ出力回路０２の各段の出力１ビットごとに順送りで
繰返される。

【００２５】図３は請求項１に関わる発明の第２の実施
例としての構成を示し、図４は図３の各部の波形を示
す。図３においては図１に対しＣＭＯＳ出力回路０２の
Ｎ形ＦＥＴ４のゲート（Ａ点）にはシフトレジスタ０１
の次段の並列データ出力（Ｄ−Ｆ／Ｆ１の出力）が直接
入力され、ＣＭＯＳ出力回路０２のＰ形ＦＥＴ３のゲー
ト（Ｂ点）にはシフトレジスタ０１の対応する段の並列
データ出力（Ｄ−Ｆ／Ｆ１の出力）が１段のバッファイ
ンバータ２を介して入力される。シフトレジスタ０１へ
の入力データ信号ＳＩＮは図１と同じである。

【００２６】この図３の構成では図４に示すようにＣＭ
ＯＳ出力回路０２の出力Ｐ１，Ｐ２，・・・は夫々、高
インピーダンスの状態からクロックＣＬＫ１周期の期間
ずつのＨレベル，Ｌレベルの状態を経て高インピーダン
ス状態に戻る動作をクロックＣＬＫ１周期ずつの位相差
で順送りに繰返す。図５は請求項２に関わる発明の第１
の実施例としての構成を示し、この図は図１に対応して
いる。図５においては図１に対し、ＣＭＯＳ出力回路０
２のＢ点に、シフトレジスタ０１の次段の並列データ出
力を１段のバッファインバータ２を通して（つまりＣ点
の出力を）直ちに与える代わりに、ＣＭＯＳ出力回路０
２のＡ点と上記のＣ点のレベルを入力とするＮＯＲゲー
ト５と、その出力を反転するバッファインバータ２を介
して与えるようにした点が異なる。

【００２７】ＮＯＲゲート５とその出力反転用のバッフ
ァインバータ２は、ＣＭＯＳ出力回路０２のＰ形ＦＥＴ
３とＮ形ＦＥＴ４に与える信号がバッファの段数の違い
等によってズレを生じ、まだＮ形ＦＥＴ４がオフしきっ
ていない状態で、Ｐ形ＦＥＴ３がオンしかけ大きな貫通
電流が流れることを防ぐために設けられたものである。

【００２８】この図５の回路は基本的には図１と同様な
動作を行うが、例えばＣＭＯＳ出力回路０２の出力Ｐ１
がＬレベル→Ｈレベルに変化する瞬間では、Ｃ点電位が
いち早くＨ→Ｌレベルに変化したとしても、ＮＯＲゲー
ト５とその出力反転インバータ２の存在によってＮ形Ｆ
ＥＴ４のゲート電位（Ａ点電位）がＨ→Ｌレベルになっ
て初めて、Ｐ形ＦＥＴのゲート電位（Ｂ点電位）がＬレ
ベルになることになり、できるだけＰ形，Ｎ形ＦＥＴ
３，４の同時オン期間を小さくし、貫通電流を小さくす
ることができる。

【００２９】図６は請求項２に関わる発明の第２の実施
例としての構成を示し、この図は図３に対応している。
図６は図３に対し、ＣＭＯＳ出力回路０２のＡ点へシフ
トレジスタ０１の次段の並列データ出力を直接入力する
代わりに、シフトレジスタ０１の対応する段の並列デー
タ出力と、次段の並列データ出力を１段のバッファイン
バータ２に通した出力（Ｃ点の出力）とを入力とするＮ
ＯＲゲート５を介して与えるようにした点が異なる。

【００３０】この図６は基本的には図３と同じ動作をす
るが、図６のＮＯＲゲート５はＣＭＯＳ出力回路０２の
出力、例えばＰ１がＨ→Ｌレベルに変化するときの貫通
電流を抑制する役割を持つ。即ちシフトレジスタ０１の
並列データ出力Ｑ１＝Ｈレベル，Ｑ２＝Ｌレベル（従っ
てＢ点＝Ａ点＝Ｌレベルで、出力Ｐ１＝Ｈレベル）の状
態からＱ１＝Ｌレベル，Ｑ２＝Ｈレベルに変化したと
き、Ｃ点電位がいち早くＨ→Ｌレベルに変化したとして
も、ＮＯＲゲート５の存在によって、Ｑ１がＨ→Ｌレベ
ルとなりＢ点電位がＨレベル（従ってＰ形ＦＥＴ３がオ
フ）となって初めてＡ点電位がＨレベル（従ってＮ形Ｆ
ＥＴ４がオン、出力Ｐ１＝Ｌレベル）となる。

【００３１】

【発明の効果】現在、全ての半導体ＩＣ製品に対して、
低消費電流化，低価格化が求められている。請求項１に
関わる発明によれば、外部の負荷駆動用のＣＭＯＳ出力
回路を複数１列に並べ、その各１ビットの出力端子が高
インピーダンスの状態からクロックに同期してＬ（Ｈ）
レベルとＨ（Ｌ）レベルの状態を経て高インピーダンス
の状態に戻る動作をＣＭＯＳ出力回路の配列順に順送り
に繰返すようにしたビットシフト出力回路において、Ｃ
ＭＯＳ出力回路に夫々対応する段を持つ１系列のシフト
レジスタを設け、各ＣＭＯＳ出力回路のＰ形ＦＥＴとＮ
形ＦＥＴを夫々シフトレジスタの対応する段と次段の並
列データ出力を用いて駆動するようにしたので、ビット
シフト出力回路のＩＣのロジックサイズが大きくなるの
を防ぎ、入力信号も簡単にすることができる。

【００３２】さらに請求項２に関わる発明によれば、Ｃ
ＭＯＳ出力回路の出力端子がＬ→Ｈレベルに変化する
際、Ｎ形ＦＥＴのオフのゲート信号を検出してＰ形ＦＥ
Ｔをオンするゲート信号を有効とするロジック回路、又
はＣＭＯＳ出力回路の出力端子がＨ→Ｌレベルに変化す
る際、Ｐ形ＦＥＴのオフのゲート信号を検出してＮ形Ｆ
ＥＴをオンするゲート信号を有効とするロジック回路を
付加するようにしたので、より貫通電流の小さい集積回
路が実現できる。

【図面の簡単な説明】

【図１】請求項１に関わる発明の第１の実施例としての
構成を示す回路図

【図２】図１の各部の動作波形を示す図

【図３】請求項１に関わる発明の第２の実施例としての
構成を示す回路図

【図４】図３の各部の動作波形を示す図

【図５】請求項２に関わる発明の第１の実施例としての
構成を示す回路図

【図６】請求項２に関わる発明の第２の実施例としての
構成を示す回路図

【図７】従来回路の一例を示す図

【図８】図７の各部の動作波形を示す図

【図９】図１に対応する従来の回路図

【図１０】図９の各部の動作波形を示す図

【符号の説明】

０１ シフトレジスタ ０２ ＣＭＯＳ出力回路 １ Ｄフリップフロップ（Ｄ−Ｆ／Ｆ） Ｑ１，Ｑ２，・・・ Ｄフリップフロップの並列デー
タ出力 ２ バッファインバータ ３ Ｐ形ＦＥＴ ４ Ｎ形ＦＥＴ ５ ＮＯＲゲート Ｐ１，Ｐ２，・・・ ＣＭＯＳ出力回路の出力端子 ＳＩＮ 入力データ ＣＬＫ クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】Ｐ形ＦＥＴとＮ形ＦＥＴのドレインを共通
   接続して出力端子とし、この２つのＦＥＴのソース間に
   Ｐ形ＦＥＴのソースを正極とする直流電圧を印加してな
   るプッシュプル出力回路を複数個、１列に並べ、 個別のプッシュプル出力回路の２つのＦＥＴのゲートを
   夫々駆動して、その出力端子を高インピーダンス状態か
   ら、所定時間ずつのＬ（Ｈ）レベル及びＨ（Ｌ）レベル
   の状態を経て再び高インピーダンス状態に戻す動作を、
   前記の各プッシュプル出力回路ごとに、その配列順に、
   前記所定時間の位相差で行わせるビットシフト出力回路
   において、 前記所定時間に等しい周期を持つ共通のクロックで動作
   する、前記プッシュプル出力回路の個数よりも多い個数
   のＤフリップフロップを縦続接続してなるシフトレジス
   タを設け、 前記の各プッシュプル出力回路をその配列順に、この縦
   続接続順の各Ｄフリップフロップに１対１に対応させ、 このシフトレジスタ内の１つのＤフリップフロップのみ
   が有意の信号を出力するようなデータをこのシフトレジ
   スタの初段のＤフリップフロップに入力しつつ、このシ
   フトレジスタに前記クロックを与えて、前記有意の信号
   出力をこのシフトレジスタの初段のＤフリップフロップ
   から順次、終段のＤフリップフロップに向けてシフトし
   て行わせ、 個別のプッシュプル出力回路の２つのＦＥＴを、前記有
   意の信号出力のシフトに基づく、シフトレジスタのこの
   プッシュプル出力回路に対応する段及びその次段の夫々
   のＤフリップフロップの出力信号を用いて駆動するよう
   にしたことを特徴とするビットシフト出力回路。
2. 【請求項２】請求項１に記載のビットシフト出力回路に
   おいて、 前記プッシュプル出力回路の出力端子がＬ（Ｈ）レベル
   からＨ（Ｌ）レベルへ切換わる際、この切換わり前にオ
   ンしていたこのプッシュプル出力回路のＦＥＴをオフと
   する駆動信号の存在を確認して、この切換わり後にオン
   すべき、このプッシュプル出力回路のＦＥＴをオンとす
   る駆動信号を有効にする論理演算手段を設けたことを特
   徴とするビットシフト出力回路。
3. 【請求項３】請求項１又は２に記載のビットシフト出力
   回路は、半導体集積回路からなるものであることを特徴
   とするビットシフト出力回路。