JPH08305453A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH08305453A JPH08305453A JP7113263A JP11326395A JPH08305453A JP H08305453 A JPH08305453 A JP H08305453A JP 7113263 A JP7113263 A JP 7113263A JP 11326395 A JP11326395 A JP 11326395A JP H08305453 A JPH08305453 A JP H08305453A
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- circuit
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Abstract
(57)【要約】
【目的】 発振回路側の電気的特性に応じて、定電圧を
変化することでトランジスタのしきい値電圧のバラツキ
許容範囲を拡大することである。 【構成】 第１の電源ＶＤＤと出力ノード７間に接続し
た定電流回路１と、前記出力ノード７と第２の電源間に
直列に接続された第一導電型のトランジスタ３と第二導
電型のトランジスタ５を具備し、前記第一導電型のトラ
ンジスタ３と前記第二導電型のトランジスタ５の接続点
を、前記第一導電型のトランジスタ３と前記第二導電型
のトランジスタ５のゲート電極に接続するようにしてあ
る。
変化することでトランジスタのしきい値電圧のバラツキ
許容範囲を拡大することである。 【構成】 第１の電源ＶＤＤと出力ノード７間に接続し
た定電流回路１と、前記出力ノード７と第２の電源間に
直列に接続された第一導電型のトランジスタ３と第二導
電型のトランジスタ５を具備し、前記第一導電型のトラ
ンジスタ３と前記第二導電型のトランジスタ５の接続点
を、前記第一導電型のトランジスタ３と前記第二導電型
のトランジスタ５のゲート電極に接続するようにしてあ
る。
Description
【０００１】
【産業上の利用分野】本発明は、定電圧回路の構成要素
である基準電圧発生回路に関するもので、特に、発振回
路等トランジスタのしきい値電圧に依存して特性が変化
する回路への電源供給システムに使用される基準電圧発
生回路に関する。
である基準電圧発生回路に関するもので、特に、発振回
路等トランジスタのしきい値電圧に依存して特性が変化
する回路への電源供給システムに使用される基準電圧発
生回路に関する。
【０００２】
【従来の技術】近年の電子手帳、ぺージャー等の小型電
子機器に対する低消費電力化の要求は強く、特に発振回
路を内蔵したシステムでは発振回路にて消費する電流が
全消費電流（以下Ｉｓｕｐと記す）中大きな割合を占め
る為、発振回路駆動用電源としてシステム電源より低い
一定電圧を発生させる定電圧回路を使用している。
子機器に対する低消費電力化の要求は強く、特に発振回
路を内蔵したシステムでは発振回路にて消費する電流が
全消費電流（以下Ｉｓｕｐと記す）中大きな割合を占め
る為、発振回路駆動用電源としてシステム電源より低い
一定電圧を発生させる定電圧回路を使用している。
【０００３】図６は、定電圧回路の概要を示した図であ
る。この発振回路駆動用電源を生成する定電圧回路は、
基準電圧発生回路１００とインピーダンス変換部２００
とから構成され、基準電圧発生回路１００にて作られる
所望の一定電圧（以下Ｖｒｅｇと記す）をインピーダン
ス変換部２００にて低インピーダンスに変換して発振回
路３００に供給している。
る。この発振回路駆動用電源を生成する定電圧回路は、
基準電圧発生回路１００とインピーダンス変換部２００
とから構成され、基準電圧発生回路１００にて作られる
所望の一定電圧（以下Ｖｒｅｇと記す）をインピーダン
ス変換部２００にて低インピーダンスに変換して発振回
路３００に供給している。
【０００４】図７は従来の基準電圧発生回路１００の一
例を示したものである。この基準電圧発生回路１００
は、一端がプラス側電源ＶＤＤに接続された定電流源１
（電流値Ｉ１とする）と、一端が定電流源１に接続さ
れ、多端が接地された抵抗１７（抵抗値Ｒ１とする）と
を有し、これらは直列に接続されている。また、定電流
源１と抵抗１７との間には、Ｖｒｅｇを出力するための
出力ノード７が接続されている。以下、この基準電圧発
生回路１００の動作を説明する。まず、ＧＮＤ−ＶＤＤ
間に電源電圧を供給すると、定電流源１により抵抗１７
に一定電流Ｉ１が流れ、ＧＮＤ−出力間に一定の電圧Ｖ
ｒｅｇが生じる。図７の出力電圧Ｖｒｅｇと抵抗値Ｒ１
と電流値Ｉ１の関係式は、 Ｖｒｅｇ＝Ｒ１×Ｉ１ となりＶｒｅｇは、ＶＤＤの変動に依存することなく、
抵抗１７の抵抗値Ｒ１と定電流源１の設定電流値Ｉ１に
よって一定に保たれる。このようにして、従来から基準
電圧発生回路では一定電圧の供給を行っていた。
例を示したものである。この基準電圧発生回路１００
は、一端がプラス側電源ＶＤＤに接続された定電流源１
（電流値Ｉ１とする）と、一端が定電流源１に接続さ
れ、多端が接地された抵抗１７（抵抗値Ｒ１とする）と
を有し、これらは直列に接続されている。また、定電流
源１と抵抗１７との間には、Ｖｒｅｇを出力するための
出力ノード７が接続されている。以下、この基準電圧発
生回路１００の動作を説明する。まず、ＧＮＤ−ＶＤＤ
間に電源電圧を供給すると、定電流源１により抵抗１７
に一定電流Ｉ１が流れ、ＧＮＤ−出力間に一定の電圧Ｖ
ｒｅｇが生じる。図７の出力電圧Ｖｒｅｇと抵抗値Ｒ１
と電流値Ｉ１の関係式は、 Ｖｒｅｇ＝Ｒ１×Ｉ１ となりＶｒｅｇは、ＶＤＤの変動に依存することなく、
抵抗１７の抵抗値Ｒ１と定電流源１の設定電流値Ｉ１に
よって一定に保たれる。このようにして、従来から基準
電圧発生回路では一定電圧の供給を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
基準電圧発生回路では以下のような問題があった。ここ
では、発振回路３００として水晶発振回路を駆動した場
合について説明する。図８は、水晶発振回路が備えるＰ
型トランジスタのしきい値電圧（以下、ＶｔｈＰと記
す）とＮ型トランジスタのしきい値電圧（以下ＶｔｈＮ
と記す）の和（｜ＶｔｈＰ｜＋ＶｔｈＮ）（以下ΣＶｔ
ｈと記す）に対する、従来回路の出力電圧Ｖｒｅｇ，水
晶発振回路の発振維持電圧（以下Ｖｈｏｌｄと記す）、
及びＩｓｕｐの特性を示した図表である。ここで、図７
に示した回路は抵抗１７を用いているのでΣＶｔｈの変
化に対してＶｒｅｇはほぼ一定の電圧を示す。また、水
晶発振回路は一般的にΣＶｔｈが上昇すると、低電圧の
発振維持が困難となり、Ｖｈｏｌｄは上昇する。Ｉｓｕ
ｐはＶｒｅｇとΣＶｔｈの差（Ｖｒｅｇ−ΣＶｔｈ）が
大きい程増大する。
基準電圧発生回路では以下のような問題があった。ここ
では、発振回路３００として水晶発振回路を駆動した場
合について説明する。図８は、水晶発振回路が備えるＰ
型トランジスタのしきい値電圧（以下、ＶｔｈＰと記
す）とＮ型トランジスタのしきい値電圧（以下ＶｔｈＮ
と記す）の和（｜ＶｔｈＰ｜＋ＶｔｈＮ）（以下ΣＶｔ
ｈと記す）に対する、従来回路の出力電圧Ｖｒｅｇ，水
晶発振回路の発振維持電圧（以下Ｖｈｏｌｄと記す）、
及びＩｓｕｐの特性を示した図表である。ここで、図７
に示した回路は抵抗１７を用いているのでΣＶｔｈの変
化に対してＶｒｅｇはほぼ一定の電圧を示す。また、水
晶発振回路は一般的にΣＶｔｈが上昇すると、低電圧の
発振維持が困難となり、Ｖｈｏｌｄは上昇する。Ｉｓｕ
ｐはＶｒｅｇとΣＶｔｈの差（Ｖｒｅｇ−ΣＶｔｈ）が
大きい程増大する。
【０００６】従って、ＶｈｏｌｄがＶｒｅｇより大きく
なると発振が維持されなくなる。一方、Ｖｈｏｌｄとの
差が大きい場合にはＩｓｕｐ、すなわち消費電流が増加
することになる。つまり、Ｖｒｅｇを低めに設定した場
合にはＶｈｏｌｄによりΣＶｔｈの上限が制約され、Ｖ
ｒｅｇを高めに設定した場合には消費電流の増加を回避
するためΣＶｔｈの下限が制約されることになる。
なると発振が維持されなくなる。一方、Ｖｈｏｌｄとの
差が大きい場合にはＩｓｕｐ、すなわち消費電流が増加
することになる。つまり、Ｖｒｅｇを低めに設定した場
合にはＶｈｏｌｄによりΣＶｔｈの上限が制約され、Ｖ
ｒｅｇを高めに設定した場合には消費電流の増加を回避
するためΣＶｔｈの下限が制約されることになる。
【０００７】よって、従来回路にてこれらの相反する特
性を満足するＶｒｅｇの最適化設計は困難であり、トラ
ンジスタのしきい値電圧Ｖｔｈのバラツキ許容範囲（以
下Ｖｔｈマージンと記す）を縮小する要因となってい
た。このＶｔｈマージンの縮小は、製造歩留りを低下さ
せるという問題を生じた。
性を満足するＶｒｅｇの最適化設計は困難であり、トラ
ンジスタのしきい値電圧Ｖｔｈのバラツキ許容範囲（以
下Ｖｔｈマージンと記す）を縮小する要因となってい
た。このＶｔｈマージンの縮小は、製造歩留りを低下さ
せるという問題を生じた。
【０００８】本発明は、上記事情を鑑みてなされたもの
でありその目的とするところは、発振回路側の電気的特
性に応じて、定電圧を変化することでＶｔｈマージンを
拡大する基準電圧発生回路を提供することにある。
でありその目的とするところは、発振回路側の電気的特
性に応じて、定電圧を変化することでＶｔｈマージンを
拡大する基準電圧発生回路を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明の特徴は、第１の電源と出力ノード間に
接続した定電流回路と、前記出力ノードと第２の電源間
に直列に接続された第一導電型のトランジスタと第二導
電型のトランジスタを具備し、前記第一導電型のトラン
ジスタと前記第二導電型のトランジスタの接続点を、前
記第一導電型のトランジスタと前記第二導電型のトラン
ジスタのゲート電極に接続したことである。
め、第１の発明の特徴は、第１の電源と出力ノード間に
接続した定電流回路と、前記出力ノードと第２の電源間
に直列に接続された第一導電型のトランジスタと第二導
電型のトランジスタを具備し、前記第一導電型のトラン
ジスタと前記第二導電型のトランジスタの接続点を、前
記第一導電型のトランジスタと前記第二導電型のトラン
ジスタのゲート電極に接続したことである。
【００１０】また、第２の発明の特徴は、第１の電源と
出力ノード間に接続した定電流回路と、前記出力ノード
と第２の電源間に直列に接続された第一導電型のトラン
ジスタと第二導電型のトランジスタと、前記直列接続し
たトランジスタと直列に接続され、電流を流す事によっ
て電圧降下を生じる電圧降下回路とを具備し、前記第一
導電型のトランジスタと前記第二導電型のトランジスタ
の接続点を、前記第一導電型のトランジスタと前記第二
導電型のトランジスタのゲート電極に接続したことであ
る。
出力ノード間に接続した定電流回路と、前記出力ノード
と第２の電源間に直列に接続された第一導電型のトラン
ジスタと第二導電型のトランジスタと、前記直列接続し
たトランジスタと直列に接続され、電流を流す事によっ
て電圧降下を生じる電圧降下回路とを具備し、前記第一
導電型のトランジスタと前記第二導電型のトランジスタ
の接続点を、前記第一導電型のトランジスタと前記第二
導電型のトランジスタのゲート電極に接続したことであ
る。
【００１１】
【作用】基準電圧発生回路において、従来の線型抵抗に
換えまたは加え、Ｐ型及びＮ型トランジスタを用いる事
で、Ｖｔｈの変化と同様な電圧変化特性を基準電圧に持
たせる。この基準電圧をインピーダンス変換した電源
で、Ｖｔｈ依存特性をもつ発振回路を駆動する事によ
り、Ｖｔｈマージンの拡大を図ることができるのであ
る。
換えまたは加え、Ｐ型及びＮ型トランジスタを用いる事
で、Ｖｔｈの変化と同様な電圧変化特性を基準電圧に持
たせる。この基準電圧をインピーダンス変換した電源
で、Ｖｔｈ依存特性をもつ発振回路を駆動する事によ
り、Ｖｔｈマージンの拡大を図ることができるのであ
る。
【００１２】従って、第１の発明によれば、Ｐ型トラン
ジスタとＮ型トランジスタを設けることでＶｒｅｇがＶ
ｈｏｌｄ特性と同等の傾斜を持たせることができるた
め、Ｉｓｕｐを増大させる事なく、十分なＶｔｈマージ
ンを確保する事が可能となる。また、定電圧回路全体を
考慮するのではなく、基準電圧発生回路のみを考慮して
設計を行うことができるので設計が容易となる。
ジスタとＮ型トランジスタを設けることでＶｒｅｇがＶ
ｈｏｌｄ特性と同等の傾斜を持たせることができるた
め、Ｉｓｕｐを増大させる事なく、十分なＶｔｈマージ
ンを確保する事が可能となる。また、定電圧回路全体を
考慮するのではなく、基準電圧発生回路のみを考慮して
設計を行うことができるので設計が容易となる。
【００１３】また第２の発明によれば、電圧降下回路を
Ｐ型トランジスタとＮ型トランジスタに直列に接続する
ようにしたため、上記のトランジスタ等の変更を行うこ
となく抵抗を追加するだけでよいため、回路設計を容易
にすることができるのである。
Ｐ型トランジスタとＮ型トランジスタに直列に接続する
ようにしたため、上記のトランジスタ等の変更を行うこ
となく抵抗を追加するだけでよいため、回路設計を容易
にすることができるのである。
【００１４】
【実施例】以下、本発明に係る基準電圧発生回路につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００１５】第１実施例 図１は本実施例の基準電圧発生回路を示した図である。
従来例である図７と同様の素子は同一記号で示した。こ
の基準電圧作成回路は、一端がプラス側電源ＶＤＤに接
続された定電流源１（電流値Ｉ１とする）と、ソース電
極が定電流源１に接続され、ドレイン電極とゲート電極
が接続されたＰ型トランジスタ３と、ドレイン電極がＰ
型トランジスタ３のドレイン電極に接続され、ゲート電
極がドレイン電極に接続され、ソース電極が接地された
Ｎ型トランジスタ５を有し、これらは直列に接続されて
いる。また、定電流源１とＰ型トランジスタ３との間に
は、Ｖｒｅｇを出力するための出力ノード７が接続され
ている。
従来例である図７と同様の素子は同一記号で示した。こ
の基準電圧作成回路は、一端がプラス側電源ＶＤＤに接
続された定電流源１（電流値Ｉ１とする）と、ソース電
極が定電流源１に接続され、ドレイン電極とゲート電極
が接続されたＰ型トランジスタ３と、ドレイン電極がＰ
型トランジスタ３のドレイン電極に接続され、ゲート電
極がドレイン電極に接続され、ソース電極が接地された
Ｎ型トランジスタ５を有し、これらは直列に接続されて
いる。また、定電流源１とＰ型トランジスタ３との間に
は、Ｖｒｅｇを出力するための出力ノード７が接続され
ている。
【００１６】ここで、ＧＮＤ−ＶＤＤ間に電源電圧を供
給すると、Ｐ型トランジスタ３とＮ型トランジスタ５は
共にゲート電極とドレイン電極を接続していることか
ら、 ＶＤＳ＝ＶＧＳ （ただし、ＶＤＳはドレイン電極−ソース電極間電圧、
ＶＧＳはゲート電極ーソース電極間電圧）である。例え
ば、定電流源１の設定電流値をＰ型トランジスタ３とＮ
型トランジスタ５がＶｔｈ付近で動作する様に設定する
と、Ｐ型トランジスタ３とＮ型トランジスタ５のＶＤＳ
はそれぞれほぼＶｔｈＰ，ＶｔｈＮとなる。従って、Ｖ
ｒｅｇはほぼ、 ｜ＶｔｈＰ｜＋ＶｔｈＮ＝ΣＶｔｈ となり、ＶｒｅｇはＰ型トランジスタ３とＮ型トランジ
スタ５のしきい値電圧の和ΣＶｔｈとほぼ等しくなる。
また、定電流源１の電流値Ｉ１１を任意に設定する事
で、Ｐ型トランジスタ３とＮ型トランジスタ５のＶＤＳ
を、しいてはＶｒｅｇを調整する事も可能である。
給すると、Ｐ型トランジスタ３とＮ型トランジスタ５は
共にゲート電極とドレイン電極を接続していることか
ら、 ＶＤＳ＝ＶＧＳ （ただし、ＶＤＳはドレイン電極−ソース電極間電圧、
ＶＧＳはゲート電極ーソース電極間電圧）である。例え
ば、定電流源１の設定電流値をＰ型トランジスタ３とＮ
型トランジスタ５がＶｔｈ付近で動作する様に設定する
と、Ｐ型トランジスタ３とＮ型トランジスタ５のＶＤＳ
はそれぞれほぼＶｔｈＰ，ＶｔｈＮとなる。従って、Ｖ
ｒｅｇはほぼ、 ｜ＶｔｈＰ｜＋ＶｔｈＮ＝ΣＶｔｈ となり、ＶｒｅｇはＰ型トランジスタ３とＮ型トランジ
スタ５のしきい値電圧の和ΣＶｔｈとほぼ等しくなる。
また、定電流源１の電流値Ｉ１１を任意に設定する事
で、Ｐ型トランジスタ３とＮ型トランジスタ５のＶＤＳ
を、しいてはＶｒｅｇを調整する事も可能である。
【００１７】第２図は本発明回路でのΣＶｔｈに対す
る、ＶｒｅｇとＶｈｏｌｄ及びＩｓｕｐの関係を示した
グラフである。ΣＶｔｈに対し、ＶｒｅｇがＶｈｏｌｄ
特性と同等の傾斜を持たせることができるため、Ｖｒｅ
ｇをＶｈｏｌｄより高い電位に設定しても不要にＩｓｕ
ｐを増大させる事なく、十分なＶｔｈマージンを確保す
る事が可能となる。
る、ＶｒｅｇとＶｈｏｌｄ及びＩｓｕｐの関係を示した
グラフである。ΣＶｔｈに対し、ＶｒｅｇがＶｈｏｌｄ
特性と同等の傾斜を持たせることができるため、Ｖｒｅ
ｇをＶｈｏｌｄより高い電位に設定しても不要にＩｓｕ
ｐを増大させる事なく、十分なＶｔｈマージンを確保す
る事が可能となる。
【００１８】以上のように本実施例によれば、Ｐ型トラ
ンジスタ３とＮ型トランジスタ５を設けることでＶｒｅ
ｇがＶｈｏｌｄ特性と同等の傾斜を持たせることができ
るため、Ｉｓｕｐを増大させる事なく、十分なＶｔｈマ
ージンを確保する事が可能となる。また、Ｐ型トランジ
スタ３とＮ型トランジスタ５を基準電圧発生回路に設け
ることで定電圧回路全体を考慮するのではなく、基準電
圧発生回路のみを考慮して設計を行うことができるので
設計が容易となる。
ンジスタ３とＮ型トランジスタ５を設けることでＶｒｅ
ｇがＶｈｏｌｄ特性と同等の傾斜を持たせることができ
るため、Ｉｓｕｐを増大させる事なく、十分なＶｔｈマ
ージンを確保する事が可能となる。また、Ｐ型トランジ
スタ３とＮ型トランジスタ５を基準電圧発生回路に設け
ることで定電圧回路全体を考慮するのではなく、基準電
圧発生回路のみを考慮して設計を行うことができるので
設計が容易となる。
【００１９】第２実施例 図３は本実施例の基準電圧発生回路を示した図である。
従来例である図７と同様の素子は同一記号で示した。こ
の回路は第１実施例である図１のＰ型トランジスタ３と
Ｎ型トランジスタ５に直列に従来回路の抵抗９（抵抗値
Ｒ１）を接続したものである。
従来例である図７と同様の素子は同一記号で示した。こ
の回路は第１実施例である図１のＰ型トランジスタ３と
Ｎ型トランジスタ５に直列に従来回路の抵抗９（抵抗値
Ｒ１）を接続したものである。
【００２０】従って、第１実施例と同様に考えるとＶｒ
ｅｇはほぼ、 ΣＶｔｈ＋Ｒ１×Ｉ１ となる。
ｅｇはほぼ、 ΣＶｔｈ＋Ｒ１×Ｉ１ となる。
【００２１】本実施例においては、抵抗９をＰ型トラン
ジスタ３とＮ型トランジスタ５に直列に接続するように
したため、回路設計がしやすいという効果がある。すな
わち、Ｐ型トランジスタとＮ型トランジスタのみの構成
においては、より高い電位を出力しようとした場合に
は、トランジスタの設計を再度行うか、若しくは、定電
流源１の電流値Ｉ１の電流を調整してＰ型トランジスタ
とＮ型トランジスタのＶＤＳを大きくする必要がある
が、これらの変更を行うことなく抵抗を追加するだけで
よいため、回路設計が容易となる。
ジスタ３とＮ型トランジスタ５に直列に接続するように
したため、回路設計がしやすいという効果がある。すな
わち、Ｐ型トランジスタとＮ型トランジスタのみの構成
においては、より高い電位を出力しようとした場合に
は、トランジスタの設計を再度行うか、若しくは、定電
流源１の電流値Ｉ１の電流を調整してＰ型トランジスタ
とＮ型トランジスタのＶＤＳを大きくする必要がある
が、これらの変更を行うことなく抵抗を追加するだけで
よいため、回路設計が容易となる。
【００２２】第３実施例 図４は本実施例の基準電圧発生回路を示した図である。
従来例である図７と同様の素子は同一記号で示した。こ
の回路は図１のＰ型トランジスタ３とＮ型トランジスタ
５に直列に、ＰＮＰ型バイポーラ・トランジスタ１１を
接続し、このＰＮＰ型バイポーラ・トランジスタ１１と
並列にＮ型トランジスタ１３を接続したものである。Ｎ
型トランジスタ１３のゲート電極を制御する信号を入力
する入力端子１５には、ＳｔａｒｔＵｐ信号を入力す
る。発振開始時にはＮ型トランジスタ１３をＯＦＦさせ
ＰＮＰ型バイポーラ・トランジスタ１１のベースとエミ
ッタを分離し、発振安定後はＮ型トランジスタ１３をＯ
ＮさせＰＮＰ型バイポーラ・トランジスタ１１のベース
とエミッタを接続する。なお、ＰＮＰ型バイポーラ・ト
ランジスタ１１を用いたのはＶｔｈの依存性が少なく、
また拡散抵抗との温度依存性を打ち消すのに効果がある
ためである。
従来例である図７と同様の素子は同一記号で示した。こ
の回路は図１のＰ型トランジスタ３とＮ型トランジスタ
５に直列に、ＰＮＰ型バイポーラ・トランジスタ１１を
接続し、このＰＮＰ型バイポーラ・トランジスタ１１と
並列にＮ型トランジスタ１３を接続したものである。Ｎ
型トランジスタ１３のゲート電極を制御する信号を入力
する入力端子１５には、ＳｔａｒｔＵｐ信号を入力す
る。発振開始時にはＮ型トランジスタ１３をＯＦＦさせ
ＰＮＰ型バイポーラ・トランジスタ１１のベースとエミ
ッタを分離し、発振安定後はＮ型トランジスタ１３をＯ
ＮさせＰＮＰ型バイポーラ・トランジスタ１１のベース
とエミッタを接続する。なお、ＰＮＰ型バイポーラ・ト
ランジスタ１１を用いたのはＶｔｈの依存性が少なく、
また拡散抵抗との温度依存性を打ち消すのに効果がある
ためである。
【００２３】このように接続したことによる効果を図５
に示す。一般的に発振回路の発振開始電圧（図中のＶｓ
ｔａｒｔ）は発振維持電圧（Ｖｈｏｌｄ）より高い。従
って、Ｖｒｅｇの設定値を高くする必要がある。このた
め、発振開始時にはＮ型トランジスタ１３をＯＦＦさせ
ＰＮＰ型バイポーラ・トランジスタ１１のベースとエミ
ッタを分離しＶｒｅｇの設定値を高くすることで発振を
より容易にしている。ＰＮＰ型バイポーラ・トランジス
タ１１のベース・エミッタ間電圧をＶＢＥとすると、発
振開始時はほぼ、ＶＢＥ＋ΣＶｔｈとなる。
に示す。一般的に発振回路の発振開始電圧（図中のＶｓ
ｔａｒｔ）は発振維持電圧（Ｖｈｏｌｄ）より高い。従
って、Ｖｒｅｇの設定値を高くする必要がある。このた
め、発振開始時にはＮ型トランジスタ１３をＯＦＦさせ
ＰＮＰ型バイポーラ・トランジスタ１１のベースとエミ
ッタを分離しＶｒｅｇの設定値を高くすることで発振を
より容易にしている。ＰＮＰ型バイポーラ・トランジス
タ１１のベース・エミッタ間電圧をＶＢＥとすると、発
振開始時はほぼ、ＶＢＥ＋ΣＶｔｈとなる。
【００２４】次に、発振安定後はＮ型トランジスタ１３
をＯＮさせＰＮＰ型バイポーラ・トランジスタ１１のベ
ースとエミッタを接続しＶｒｅｇの設定値を低くする。
すなわち、発振安定後のＶｒｅｇはほぼ、ΣＶｔｈとな
る。以上のように、発振安定後のＶｒｅｇを低下させる
ことにより、消費電流を低減することができる。
をＯＮさせＰＮＰ型バイポーラ・トランジスタ１１のベ
ースとエミッタを接続しＶｒｅｇの設定値を低くする。
すなわち、発振安定後のＶｒｅｇはほぼ、ΣＶｔｈとな
る。以上のように、発振安定後のＶｒｅｇを低下させる
ことにより、消費電流を低減することができる。
【００２５】以上、実施例を説明したが、本発明に係る
基準電圧発生回路に適用することができるのは水晶発振
回路等の発振回路には限られない。例えば、インバータ
動作、ダイナミック回路の周波数の最小化、レベルシフ
タ等、Ｖｔｈのバラツキに対して駆動電圧で補償できる
特性を持つものであれは同様の効果がある。
基準電圧発生回路に適用することができるのは水晶発振
回路等の発振回路には限られない。例えば、インバータ
動作、ダイナミック回路の周波数の最小化、レベルシフ
タ等、Ｖｔｈのバラツキに対して駆動電圧で補償できる
特性を持つものであれは同様の効果がある。
【００２６】
【発明の効果】以上、本発明に係る基準電圧発生回路に
よれば、定電圧回路にて電源供給された、Ｖｔｈに依存
して特性の変化する回路Ｖｔｈマージンの拡大を図るこ
とができる。このため、プロセスばらつきに対して余裕
を持つことができるので、製造歩留りを向上させること
ができる。
よれば、定電圧回路にて電源供給された、Ｖｔｈに依存
して特性の変化する回路Ｖｔｈマージンの拡大を図るこ
とができる。このため、プロセスばらつきに対して余裕
を持つことができるので、製造歩留りを向上させること
ができる。
【図１】本発明に係る基準電圧発生回路の第１実施例を
示した回路図である。
示した回路図である。
【図２】本発明に係る基準電圧発生回路を用いた場合の
Ｖｒｅｇ，Ｖｈｏｌｄ，Ｉｓｕｐ特性を示した図表であ
る。
Ｖｒｅｇ，Ｖｈｏｌｄ，Ｉｓｕｐ特性を示した図表であ
る。
【図３】本発明の第２の実施例を示した回路図である。
【図４】本発明の第３の実施例を示した回路図である。
【図５】第３の実施例の効果を示した図表である。
【図６】定電圧回路の概要を示した図である。
【図７】従来の基準電圧発生回路を示した図である。
【図８】従来回路でのＶｒｅｇ，Ｖｈｏｌｄ，Ｉｓｕｐ
特性を示した図表である。
特性を示した図表である。
１ 定電流源 ３ Ｐ型トランジスタ ５ Ｎ型トランジスタ ７ 出力ノード ９ 抵抗 １１ ＰＮＰ型バイポーラ・トランジスタ １３ Ｎ型トランジスタ １５ 入力端子 １７ 抵抗 １００ 基準電圧発生回路 ２００ インピーダンス変換部 ３００ 発振回路
Claims (2)
- 【請求項１】 第１の電源と出力ノード間に接続した定
電流回路と、 前記出力ノードと第２の電源間に直列に接続された第一
導電型のトランジスタと第二導電型のトランジスタを具
備し、 前記第一導電型のトランジスタと前記第二導電型のトラ
ンジスタの接続点を、前記第一導電型のトランジスタと
前記第二導電型のトランジスタのゲート電極に接続した
ことを特徴とする基準電圧発生回路。 - 【請求項２】 第１の電源と出力ノード間に接続した定
電流回路と、 前記出力ノードと第２の電源間に直列に接続された第一
導電型のトランジスタと第二導電型のトランジスタと、 前記直列接続したトランジスタと直列に接続され、電流
を流す事によって電圧降下を生じる電圧降下回路と、を
具備し、 前記第一導電型のトランジスタと前記第二導電型のトラ
ンジスタの接続点を、前記第一導電型のトランジスタと
前記第二導電型のトランジスタのゲート電極に接続した
ことを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7113263A JPH08305453A (ja) | 1995-05-11 | 1995-05-11 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7113263A JPH08305453A (ja) | 1995-05-11 | 1995-05-11 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08305453A true JPH08305453A (ja) | 1996-11-22 |
Family
ID=14607736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7113263A Withdrawn JPH08305453A (ja) | 1995-05-11 | 1995-05-11 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08305453A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998039693A1 (fr) * | 1997-03-04 | 1998-09-11 | Seiko Epson Corporation | Circuit electronique, dispositif a semiconducteur, materiel electronique et horloge |
| WO2003071373A1 (fr) * | 2002-02-22 | 2003-08-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit generateur de tension |
| US6686792B2 (en) | 1997-03-04 | 2004-02-03 | Seiko Epson Corporation | Electronic circuit, semiconductor device, electronic equipment, and timepiece |
| JP2013122642A (ja) * | 2011-12-09 | 2013-06-20 | Lapis Semiconductor Co Ltd | 電源装置、電源装置の制御方法及び電子機器 |
| KR20190054877A (ko) * | 2017-11-13 | 2019-05-22 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 저전력 소모 디지털 회로용 리니어 전압 관리장치 |
-
1995
- 1995-05-11 JP JP7113263A patent/JPH08305453A/ja not_active Withdrawn
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| KR20190054877A (ko) * | 2017-11-13 | 2019-05-22 | 에이플러스 마이크로스트럭쳐 일렉트로닉스 씨오., 엘티디. | 칩 저전력 소모 디지털 회로용 리니어 전압 관리장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |