JPH08298413A - エミッタ接地型増幅回路 - Google Patents
エミッタ接地型増幅回路Info
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- JPH08298413A JPH08298413A JP7103739A JP10373995A JPH08298413A JP H08298413 A JPH08298413 A JP H08298413A JP 7103739 A JP7103739 A JP 7103739A JP 10373995 A JP10373995 A JP 10373995A JP H08298413 A JPH08298413 A JP H08298413A
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- H03F1/302—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
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Abstract
(57)【要約】
【目的】直流帰還を行ったエミッタ接地型増幅回路にお
いて、電源電圧の変動に起因する利得の変動を防止す
る。 【構成】入力段のエミッタ接地トランジスタＱ1 のコレ
クタ電極と接地電位点６との間に、電源電圧ＶCCに比例
した直流電流を流すためのトランジスタＱ17を設け、安
定化回路２５でトランジスタＱ17の電流を制御する。安
定化回路２５は、電源電圧ＶCCとは異る安定化電源電圧
から、電源電圧ＶCCに拘りのない、安定化電源電圧に比
例した直流電流を発生する第１の電流発生回路と、電源
電圧ＶCCから、その直流電源電圧と安定化電源電圧との
差に比例した直流電流を発生する第２の電流発生回路
と、第２の電流発生回路が発生する電流と第１の電流発
生回路が発生する電流との差電流を発生する回路とによ
り、電源電圧ＶCCに比例した電流Ｉ3 を発生する。
いて、電源電圧の変動に起因する利得の変動を防止す
る。 【構成】入力段のエミッタ接地トランジスタＱ1 のコレ
クタ電極と接地電位点６との間に、電源電圧ＶCCに比例
した直流電流を流すためのトランジスタＱ17を設け、安
定化回路２５でトランジスタＱ17の電流を制御する。安
定化回路２５は、電源電圧ＶCCとは異る安定化電源電圧
から、電源電圧ＶCCに拘りのない、安定化電源電圧に比
例した直流電流を発生する第１の電流発生回路と、電源
電圧ＶCCから、その直流電源電圧と安定化電源電圧との
差に比例した直流電流を発生する第２の電流発生回路
と、第２の電流発生回路が発生する電流と第１の電流発
生回路が発生する電流との差電流を発生する回路とによ
り、電源電圧ＶCCに比例した電流Ｉ3 を発生する。
Description
【０００１】
【産業上の利用分野】本発明は、出力点から入力点への
直流帰還ループを備えるエミッタ接地型増幅回路に関
し、特に、電源電圧変動に起因する利得の変動を抑制す
る技術に関するものである。
直流帰還ループを備えるエミッタ接地型増幅回路に関
し、特に、電源電圧変動に起因する利得の変動を抑制す
る技術に関するものである。
【０００２】
【従来の技術】例えばビデオテープレコーダのような磁
気記録装置では、低雑音化を画るために、ヘッドからの
再生信号を増幅する再生回路のプリアンプ部をエミッタ
接地型増幅回路で構成することが多い。図４に、そのよ
うな再生回路の一例のブロック図を、ヘッドの部分も含
めて示す。図４を参照して、この再生回路では、ヘッド
３の出力信号がコンデンサＣI を介して、増幅回路１０
の入力端子１Ａに入力され、増幅される。増幅された信
号は、出力端子２から取り出される。
気記録装置では、低雑音化を画るために、ヘッドからの
再生信号を増幅する再生回路のプリアンプ部をエミッタ
接地型増幅回路で構成することが多い。図４に、そのよ
うな再生回路の一例のブロック図を、ヘッドの部分も含
めて示す。図４を参照して、この再生回路では、ヘッド
３の出力信号がコンデンサＣI を介して、増幅回路１０
の入力端子１Ａに入力され、増幅される。増幅された信
号は、出力端子２から取り出される。
【０００３】増幅回路１０は、第１段アンプ１１と第２
段アンプ１２の２段構成であり、且つ、直流オフセット
をなくすために、第２段アンプ１２の出力点（出力端子
２）から第１段アンプの入力点（入力端子１Ａ）に、Ｄ
Ｃ帰還ループ１３を介してＤＣ帰還が掛けられている。
帰還ループ１３は、帰還回路４と帰還抵抗ＲFBとからな
る。尚、増幅回路１０の入力端子１Ｂとグランド端子６
との間に直列に接続されたコンデンサＣD 及び抵抗ＲD
はそれぞれ、ダンピング用コンデンサ及び抵抗である。
それらの容量値および抵抗値を調節することにより、ダ
ンピング量の調整が可能である。ここで、図４に示す再
生回路では増幅回路１０が２段構成となっているが、本
発明との関連性の観点からいえば、後に述べる動作説明
から分るように、２段構成である必要は、特にない。第
１段アンプ１１に対して、帰還ループ１３によりＤＣ帰
還を掛けた構成であることが重要である。
段アンプ１２の２段構成であり、且つ、直流オフセット
をなくすために、第２段アンプ１２の出力点（出力端子
２）から第１段アンプの入力点（入力端子１Ａ）に、Ｄ
Ｃ帰還ループ１３を介してＤＣ帰還が掛けられている。
帰還ループ１３は、帰還回路４と帰還抵抗ＲFBとからな
る。尚、増幅回路１０の入力端子１Ｂとグランド端子６
との間に直列に接続されたコンデンサＣD 及び抵抗ＲD
はそれぞれ、ダンピング用コンデンサ及び抵抗である。
それらの容量値および抵抗値を調節することにより、ダ
ンピング量の調整が可能である。ここで、図４に示す再
生回路では増幅回路１０が２段構成となっているが、本
発明との関連性の観点からいえば、後に述べる動作説明
から分るように、２段構成である必要は、特にない。第
１段アンプ１１に対して、帰還ループ１３によりＤＣ帰
還を掛けた構成であることが重要である。
【０００４】図５に、増幅回路１０のトランジスタレベ
ルでの一例の回路図を示す。図５を参照すると、第１段
アンプ１１は、ベース電極が入力端子１Ａに接続された
入力トランジスタＱ1 と、電源端子（電圧＝ＶCC）５に
接続された抵抗Ｒ1 の直列接続からなる。第２段アンプ
１２は、差動対をなす２つのトランジスタＱ4 ，Ｑ
5と、負荷抵抗Ｒ4 と、抵抗Ｒ3 と、定電流源とからな
る差動増幅器である。定電流源はそれぞれ、トランジス
タＱ13と抵抗Ｒ8 、トランジスタＱ14と抵抗Ｒ9 の直列
接続からなり、バイアス回路１５により電流制御され
る。
ルでの一例の回路図を示す。図５を参照すると、第１段
アンプ１１は、ベース電極が入力端子１Ａに接続された
入力トランジスタＱ1 と、電源端子（電圧＝ＶCC）５に
接続された抵抗Ｒ1 の直列接続からなる。第２段アンプ
１２は、差動対をなす２つのトランジスタＱ4 ，Ｑ
5と、負荷抵抗Ｒ4 と、抵抗Ｒ3 と、定電流源とからな
る差動増幅器である。定電流源はそれぞれ、トランジス
タＱ13と抵抗Ｒ8 、トランジスタＱ14と抵抗Ｒ9 の直列
接続からなり、バイアス回路１５により電流制御され
る。
【０００５】入力端子１Ａに入力されたヘッドからの信
号は、抵抗Ｒ1 ，トランジスタＱ1からなるエミッタ接
地型の第１段アンプ１１で増幅される。第１段アンプ１
１の出力は抵抗Ｒ1 から取り出され、トランジスタＱ3
と抵抗Ｒ2 とからなるエミッタフォロワを介して、第２
段アンプ１２の入力点（トランジスタＱ4 のベース電
極）に入力される。第２段アンプ１２で増幅された信号
はトランジスタＱ5 のコレクタ電極から取り出され、ト
ランジスタＱ6 からなるエミッタフォロワでレベルシフ
トされて、出力端子２から出力される。又、トランジス
タＱ7 からなるエミッタフォロワでレベルシフトされ、
帰還回路４および帰還抵抗ＲFBを介して、第１段アンプ
１１の入力点（トランジスタＱ1 のベース電極）に帰還
される。
号は、抵抗Ｒ1 ，トランジスタＱ1からなるエミッタ接
地型の第１段アンプ１１で増幅される。第１段アンプ１
１の出力は抵抗Ｒ1 から取り出され、トランジスタＱ3
と抵抗Ｒ2 とからなるエミッタフォロワを介して、第２
段アンプ１２の入力点（トランジスタＱ4 のベース電
極）に入力される。第２段アンプ１２で増幅された信号
はトランジスタＱ5 のコレクタ電極から取り出され、ト
ランジスタＱ6 からなるエミッタフォロワでレベルシフ
トされて、出力端子２から出力される。又、トランジス
タＱ7 からなるエミッタフォロワでレベルシフトされ、
帰還回路４および帰還抵抗ＲFBを介して、第１段アンプ
１１の入力点（トランジスタＱ1 のベース電極）に帰還
される。
【０００６】尚、図５に示す回路で、第１段アンプ１１
のトランジスタＱ1 のコレクタ電極にカスケード接続さ
れたトランジスタＱ2 はノイズ対策用のものであり、本
発明に関わる回路動作という点からは、特に必要なもの
ではない。又、それぞれ、トランジスタＱ13と抵抗
Ｒ8 、トランジスタＱ14と抵抗Ｒ9 、トランジスタＱ15
と抵抗Ｒ5 、トランジスタＱ16と抵抗Ｒ6 の組み合せ
は、差動増幅器およびエミッタフォロワの定電流源とし
て作用するものである。更に、電源端子５とグランド端
子６との間に直列接続された抵抗Ｒ7 、ダイオード接続
の３つのトランジスタＱ9 、Ｑ10、Ｑ11は、電源電圧Ｖ
CCから、差動増幅器のトランジスタＱ5 に与えるベース
バイアス電圧を発生するためのものである。このバイア
ス発生部で得た電圧は、トランジスタＱ8 と抵抗Ｒ10と
からなるエミッタフォロワを介して、トランジスタＱ8
のベース電極に入力される。バイアス回路１５は、安定
化電圧端子（安定化電圧＝ＶREG ）７から、定電流源用
トランジスタＱ13，Ｑ14，Ｑ15，Ｑ16のそれぞれに与え
るベースバイアス電圧を発生する。
のトランジスタＱ1 のコレクタ電極にカスケード接続さ
れたトランジスタＱ2 はノイズ対策用のものであり、本
発明に関わる回路動作という点からは、特に必要なもの
ではない。又、それぞれ、トランジスタＱ13と抵抗
Ｒ8 、トランジスタＱ14と抵抗Ｒ9 、トランジスタＱ15
と抵抗Ｒ5 、トランジスタＱ16と抵抗Ｒ6 の組み合せ
は、差動増幅器およびエミッタフォロワの定電流源とし
て作用するものである。更に、電源端子５とグランド端
子６との間に直列接続された抵抗Ｒ7 、ダイオード接続
の３つのトランジスタＱ9 、Ｑ10、Ｑ11は、電源電圧Ｖ
CCから、差動増幅器のトランジスタＱ5 に与えるベース
バイアス電圧を発生するためのものである。このバイア
ス発生部で得た電圧は、トランジスタＱ8 と抵抗Ｒ10と
からなるエミッタフォロワを介して、トランジスタＱ8
のベース電極に入力される。バイアス回路１５は、安定
化電圧端子（安定化電圧＝ＶREG ）７から、定電流源用
トランジスタＱ13，Ｑ14，Ｑ15，Ｑ16のそれぞれに与え
るベースバイアス電圧を発生する。
【０００７】上述した増幅回路１０の中、第１段アンプ
１１の利得Ｇv は、以下のようにして求められる。図５
において、入力トランジスタＱ1 のＡＣ的なエミッタ抵
抗をｒe とし、又、電流増幅率が十分大きいとすると、 Ｇv ≒Ｒ1 ／ｒe である。
１１の利得Ｇv は、以下のようにして求められる。図５
において、入力トランジスタＱ1 のＡＣ的なエミッタ抵
抗をｒe とし、又、電流増幅率が十分大きいとすると、 Ｇv ≒Ｒ1 ／ｒe である。
【０００８】ここで、入力トランジスタＱ1 のエミッタ
電流をＩE とすると、エミッタ抵抗ｒe は、 ｒe ＝（ｋＴ／ｑ）・（１／ＩE ） である（但し、ｋはボルツマン定数、Ｔは絶対温度、ｑ
は電子の電荷）ので、利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・ＩE で表される。
電流をＩE とすると、エミッタ抵抗ｒe は、 ｒe ＝（ｋＴ／ｑ）・（１／ＩE ） である（但し、ｋはボルツマン定数、Ｔは絶対温度、ｑ
は電子の電荷）ので、利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・ＩE で表される。
【０００９】従って、いま入力トランジスタＱ1 でコレ
クタ電流Ｉ10≒エミッタ電流ＩE であるものとすると、
利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・Ｉ10 となる。そして、入力トランジスタＱ1 のコレクタ電流
Ｉ10は、抵抗Ｒ1 を流れる電流Ｉ20にほぼ等しく、その
電流Ｉ20は、電源電圧ＶCCとトランジスタＱ3 のベース
電圧ＶB3との差電圧と抵抗Ｒ1 とで決まるので、 Ｉ10≒Ｉ20＝（ＶCC−ＶB3）／Ｒ1 となる。従って、利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・（ＶCC−ＶB3） となる。
クタ電流Ｉ10≒エミッタ電流ＩE であるものとすると、
利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・Ｉ10 となる。そして、入力トランジスタＱ1 のコレクタ電流
Ｉ10は、抵抗Ｒ1 を流れる電流Ｉ20にほぼ等しく、その
電流Ｉ20は、電源電圧ＶCCとトランジスタＱ3 のベース
電圧ＶB3との差電圧と抵抗Ｒ1 とで決まるので、 Ｉ10≒Ｉ20＝（ＶCC−ＶB3）／Ｒ1 となる。従って、利得Ｇv は、 Ｇv ≒（ｑ／ｋＴ）・（ＶCC−ＶB3） となる。
【００１０】ここで、上述の式において、トランジス
タＱ3 のベース電圧について考えると、図５に示す回路
では第２段アンプ１２の出力が第１段アンプの入力点に
直流帰還されているので、トランジスタＱ5 のベース電
圧とトランジスタＱ4 のベース電圧とが等しい。従っ
て、トランジスタＱ3 ，Ｑ8 のベース・エミッタ間電圧
をＶBEとすると、トランジスタＱ3 のベース電圧Ｖ
B3は、 ＶB3＝トランジスタＱ4 のベース電圧＋ＶBE ＝トランジスタＱ5 のベース電圧＋ＶBE ＝トランジスタＱ8 のベース電圧ＶB8 である。ところで、トランジスＱ8 のベース電圧ＶB8は
グランド電位に対し、ダイオード接続の３つのトランジ
スタＱ9 ，Ｑ10，Ｑ11それぞれのベース・エミッタ間電
圧ＶBEの分だけ高い電圧であるので、 ＶB3＝ＶB8＝３ＶBE である。
タＱ3 のベース電圧について考えると、図５に示す回路
では第２段アンプ１２の出力が第１段アンプの入力点に
直流帰還されているので、トランジスタＱ5 のベース電
圧とトランジスタＱ4 のベース電圧とが等しい。従っ
て、トランジスタＱ3 ，Ｑ8 のベース・エミッタ間電圧
をＶBEとすると、トランジスタＱ3 のベース電圧Ｖ
B3は、 ＶB3＝トランジスタＱ4 のベース電圧＋ＶBE ＝トランジスタＱ5 のベース電圧＋ＶBE ＝トランジスタＱ8 のベース電圧ＶB8 である。ところで、トランジスＱ8 のベース電圧ＶB8は
グランド電位に対し、ダイオード接続の３つのトランジ
スタＱ9 ，Ｑ10，Ｑ11それぞれのベース・エミッタ間電
圧ＶBEの分だけ高い電圧であるので、 ＶB3＝ＶB8＝３ＶBE である。
【００１１】結局、図５に示す増幅回路１０における第
１段アンプ１１の利得Ｇv は、式と式とから、 Ｇv ≒（ｑ／ｋＴ）・（ＶCC−３ＶBE） となる。
１段アンプ１１の利得Ｇv は、式と式とから、 Ｇv ≒（ｑ／ｋＴ）・（ＶCC−３ＶBE） となる。
【００１２】また、第１段アンプ１１，第２段アンプ１
２を含めた増幅回路１０において、帰還量は、 帰還量＝Ｇv ・ｊω／（ＲFB＋ｊωＬ） となる（但し、Ｌはヘッド３のインダクタンス成分）。
２を含めた増幅回路１０において、帰還量は、 帰還量＝Ｇv ・ｊω／（ＲFB＋ｊωＬ） となる（但し、Ｌはヘッド３のインダクタンス成分）。
【００１３】
【発明が解決しようとする課題】上述した従来の増幅回
路１０では、低雑音化を画るため、第１段アンプ１１に
エミッタ接地型増幅回路を用いている。その第１段アン
プ１１の利得は、式で表されるように、電源電圧ＶCC
の影響を受けやすい。これは、利得Ｇv を決める電流Ｉ
20が電源電圧ＶCCの変動に応じて、変化するからであ
る。すなわち、電流Ｉ20は、式で表されるように、電
源電圧ＶCCとトランジスタＱ3 のベース電圧ＶB3との差
で決まるのであるが、そのベース電圧ＶB3は、この増幅
回路が帰還増幅回路であることから３ＶBEに等しく、電
源電圧ＶCCに拘りなく一定である。従って、電流Ｉ20が
電源電圧ＶCCにより変化する。
路１０では、低雑音化を画るため、第１段アンプ１１に
エミッタ接地型増幅回路を用いている。その第１段アン
プ１１の利得は、式で表されるように、電源電圧ＶCC
の影響を受けやすい。これは、利得Ｇv を決める電流Ｉ
20が電源電圧ＶCCの変動に応じて、変化するからであ
る。すなわち、電流Ｉ20は、式で表されるように、電
源電圧ＶCCとトランジスタＱ3 のベース電圧ＶB3との差
で決まるのであるが、そのベース電圧ＶB3は、この増幅
回路が帰還増幅回路であることから３ＶBEに等しく、電
源電圧ＶCCに拘りなく一定である。従って、電流Ｉ20が
電源電圧ＶCCにより変化する。
【００１４】第１段アンプ１１の利得Ｇv が変化するこ
とで、増幅回路１０全体としても利得、帰還量が変化
し、その結果、共振周波数付近での周波数特性や伝達特
性Ｑが大きくばらつき、正しい再生信号が得られなくな
ってエラーレートが増加する。図６に、増幅回路１０に
おいて、入力端子１Ａから出力端子２迄の総合利得の周
波数特性を示す。図６では、横軸が周波数ｆ（ＭＨｚ）
を示し総合利得（ｄＢ）を示す。縦軸は、１目盛当り２
ｄＢである。図６を参照すると、この増幅回路１０で
は、電源電圧ＶCCが４．５Ｖから５．５Ｖの間で、総合
利得が最大で約３ｄＢ変化することが分る。
とで、増幅回路１０全体としても利得、帰還量が変化
し、その結果、共振周波数付近での周波数特性や伝達特
性Ｑが大きくばらつき、正しい再生信号が得られなくな
ってエラーレートが増加する。図６に、増幅回路１０に
おいて、入力端子１Ａから出力端子２迄の総合利得の周
波数特性を示す。図６では、横軸が周波数ｆ（ＭＨｚ）
を示し総合利得（ｄＢ）を示す。縦軸は、１目盛当り２
ｄＢである。図６を参照すると、この増幅回路１０で
は、電源電圧ＶCCが４．５Ｖから５．５Ｖの間で、総合
利得が最大で約３ｄＢ変化することが分る。
【００１５】従って本発明は、入力段にエミッタ接地型
増幅回路を備えると共に、その入力点に対して直流オフ
セットを解消するための直流帰還ループを持つエミッタ
接地型増幅回路において、その利得が電源電圧の変動に
拘りなく安定であるようにすることを目的とするもので
ある。
増幅回路を備えると共に、その入力点に対して直流オフ
セットを解消するための直流帰還ループを持つエミッタ
接地型増幅回路において、その利得が電源電圧の変動に
拘りなく安定であるようにすることを目的とするもので
ある。
【００１６】
【課題を解決するための手段】本発明のエミッタ接地型
増幅回路は、コレクタ電極に負荷が接続されたエミッタ
接地のバイポーラトランジスタからなる入力段の増幅回
路を少くとも備え、出力信号を前記入力段の増幅回路の
入力点に直流帰還させることにより、前記入力トランジ
スタの直流的なコレクタ電圧を所定の一定値に固定した
構成のエミッタ接地型増幅回路において、前記入力段の
エミッタ接地トランジスタＱ1 のコレクタ電極と接地電
位点６との間に、前記負荷Ｒ1 に供給される直流電源電
圧ＶCCに比例した直流電流を流すコレクタ電流制御手段
を設けたことを特徴とする。
増幅回路は、コレクタ電極に負荷が接続されたエミッタ
接地のバイポーラトランジスタからなる入力段の増幅回
路を少くとも備え、出力信号を前記入力段の増幅回路の
入力点に直流帰還させることにより、前記入力トランジ
スタの直流的なコレクタ電圧を所定の一定値に固定した
構成のエミッタ接地型増幅回路において、前記入力段の
エミッタ接地トランジスタＱ1 のコレクタ電極と接地電
位点６との間に、前記負荷Ｒ1 に供給される直流電源電
圧ＶCCに比例した直流電流を流すコレクタ電流制御手段
を設けたことを特徴とする。
【００１７】そして、前記コレクタ電流制御手段は、前
記直流電源電圧ＶCCとは異る安定化電源電圧ＶREG か
ら、前記直流電源電圧に拘りのない、前記安定化電源電
圧に比例した直流電流Ｉ4 を発生する第１の電流発生回
路と、前記直流電源電圧から、前記直流電源電圧と前記
安定化電源電圧との差に比例した直流電流Ｉ5 を発生す
る第２の電流発生回路と、前記第２の電流発生回路が発
生する電流と前記第１の電流発生回路が発生する電流と
の差電流Ｉ6 ，Ｉ3 を発生する差電流発生回路とからな
ることを特徴とする。
記直流電源電圧ＶCCとは異る安定化電源電圧ＶREG か
ら、前記直流電源電圧に拘りのない、前記安定化電源電
圧に比例した直流電流Ｉ4 を発生する第１の電流発生回
路と、前記直流電源電圧から、前記直流電源電圧と前記
安定化電源電圧との差に比例した直流電流Ｉ5 を発生す
る第２の電流発生回路と、前記第２の電流発生回路が発
生する電流と前記第１の電流発生回路が発生する電流と
の差電流Ｉ6 ，Ｉ3 を発生する差電流発生回路とからな
ることを特徴とする。
【００１８】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の増幅
回路の回路図である。又、図２は、本実施例をＶＴＲの
ヘッドの信号再生に用いたときの再生回路のブロック図
である。図２を参照して、本実施例の増幅回路２０は、
第１段アンプ２１と、第２段アンプ１２と、ＤＣ帰還ル
ープ２３及びＡＣ帰還ループ２４とから成る。ヘッド３
からの再生信号は、入力のコンデンサＣI を介して、第
１段アンプ２１の入力端子１Ａに入力され、第１段アン
プ２１、第２段アンプ１２により増幅されて、出力端子
２より取り出される。ここで、第１段アンプ２１の出力
点から入力点へＡＣ帰還ループ２４を介して掛かってい
るＡＣ帰還は、共振周波数ｆ0 を高くするためのもので
ある。そのＡＣ帰還量は、帰還ループ２４内の抵抗
ＲC1，ＲC2により調整可能である。本実施例におけるＤ
Ｃ帰還ループ２３は、ＡＣ帰還が第１段アンプ２１の出
力点から入力点に掛けられているのに伴なって、帰還信
号の取り出し点、着信点を同一にするために、第１段ア
ンプ２１の出力信号を入力点（入力端子１Ａ）に戻すよ
うに構成されている。尚、入力端子１Ｂとグランド端子
６との間に直列に接続されたコンデンサＣD 及び抵抗Ｒ
D はそれぞれ、ダンピング用コンデンサ及び抵抗であ
る。それらの容量値および抵抗値を調節することによ
り、ダンピング量を調整できる。
を参照して説明する。図１は、本発明の一実施例の増幅
回路の回路図である。又、図２は、本実施例をＶＴＲの
ヘッドの信号再生に用いたときの再生回路のブロック図
である。図２を参照して、本実施例の増幅回路２０は、
第１段アンプ２１と、第２段アンプ１２と、ＤＣ帰還ル
ープ２３及びＡＣ帰還ループ２４とから成る。ヘッド３
からの再生信号は、入力のコンデンサＣI を介して、第
１段アンプ２１の入力端子１Ａに入力され、第１段アン
プ２１、第２段アンプ１２により増幅されて、出力端子
２より取り出される。ここで、第１段アンプ２１の出力
点から入力点へＡＣ帰還ループ２４を介して掛かってい
るＡＣ帰還は、共振周波数ｆ0 を高くするためのもので
ある。そのＡＣ帰還量は、帰還ループ２４内の抵抗
ＲC1，ＲC2により調整可能である。本実施例におけるＤ
Ｃ帰還ループ２３は、ＡＣ帰還が第１段アンプ２１の出
力点から入力点に掛けられているのに伴なって、帰還信
号の取り出し点、着信点を同一にするために、第１段ア
ンプ２１の出力信号を入力点（入力端子１Ａ）に戻すよ
うに構成されている。尚、入力端子１Ｂとグランド端子
６との間に直列に接続されたコンデンサＣD 及び抵抗Ｒ
D はそれぞれ、ダンピング用コンデンサ及び抵抗であ
る。それらの容量値および抵抗値を調節することによ
り、ダンピング量を調整できる。
【００１９】第１段アンプ２１はエミッタ接地型の増幅
回路であって、直流オフセットを防ぐために、上述のＤ
Ｃ帰還が掛けられている。第１段アンプ２１には、更
に、電源電圧ＶCCが変動した場合でもエミッタ接地型増
幅回路の利得を安定化させるために、安定化回路２５が
設けられている。この点が従来の増幅回路と大きく異る
ところであって、本実施例では、この安定化回路２５に
より、電源電圧ＶCC変動時のエミッタ接地型増幅回路に
おけるエミッタ電流を安定化させている。
回路であって、直流オフセットを防ぐために、上述のＤ
Ｃ帰還が掛けられている。第１段アンプ２１には、更
に、電源電圧ＶCCが変動した場合でもエミッタ接地型増
幅回路の利得を安定化させるために、安定化回路２５が
設けられている。この点が従来の増幅回路と大きく異る
ところであって、本実施例では、この安定化回路２５に
より、電源電圧ＶCC変動時のエミッタ接地型増幅回路に
おけるエミッタ電流を安定化させている。
【００２０】次に、図１と図５とを比較すると、本実施
例は、第１段アンプ２１の出力用エミッタフォロワト
ランジスタＱ3 のベース電極とグランド端子６との間
に、トランジスタＱ17と抵抗Ｒ11の直列回路を接続した
点と、その新しく設けたトランジスタＱ17に安定化回
路２５からベースバイアス電圧を与えて、そのコレクタ
電流を制御している点とが、従来の増幅回路と大きく異
っている。尚、本実施例では、第１段アンプ２１の出力
信号（この場合は、エミッタフォロワトランジスタＱ3
のエミッタ電極から取り出される）を入力点１Ａに戻し
ている点で従来の増幅回路とは異っているが、これは上
述したように、本実施例では共振点ｆ0 を高くするため
にＡＣ帰還ループ２４を設けていることに対応するもの
であって、本発明の作用効果という観点からは、特に大
きな相違点ではない。本実施例において、ＡＣ帰還ルー
プ２４を取り除いてＤＣ帰還ループだけを残し、そのＤ
Ｃ帰還ループを第２段アンプ１２の出力点から第１段ア
ンプ２１の入力点に戻すようにすれば、従来の増幅回路
と同一の直流帰還になる。尚、ＤＣ帰還ループ２３の帰
還回路４は差動増幅器で構成され、２つの入力点のうち
の一方には、第１段アンプ２１の出力信号、つまりトラ
ンジスタＱ3 のエミッタ電極の信号が入力されており、
もう一方の入力点には電源２６により、トランジスタＱ
8 のエミッタ電圧と同一の電圧が与えられている。
例は、第１段アンプ２１の出力用エミッタフォロワト
ランジスタＱ3 のベース電極とグランド端子６との間
に、トランジスタＱ17と抵抗Ｒ11の直列回路を接続した
点と、その新しく設けたトランジスタＱ17に安定化回
路２５からベースバイアス電圧を与えて、そのコレクタ
電流を制御している点とが、従来の増幅回路と大きく異
っている。尚、本実施例では、第１段アンプ２１の出力
信号（この場合は、エミッタフォロワトランジスタＱ3
のエミッタ電極から取り出される）を入力点１Ａに戻し
ている点で従来の増幅回路とは異っているが、これは上
述したように、本実施例では共振点ｆ0 を高くするため
にＡＣ帰還ループ２４を設けていることに対応するもの
であって、本発明の作用効果という観点からは、特に大
きな相違点ではない。本実施例において、ＡＣ帰還ルー
プ２４を取り除いてＤＣ帰還ループだけを残し、そのＤ
Ｃ帰還ループを第２段アンプ１２の出力点から第１段ア
ンプ２１の入力点に戻すようにすれば、従来の増幅回路
と同一の直流帰還になる。尚、ＤＣ帰還ループ２３の帰
還回路４は差動増幅器で構成され、２つの入力点のうち
の一方には、第１段アンプ２１の出力信号、つまりトラ
ンジスタＱ3 のエミッタ電極の信号が入力されており、
もう一方の入力点には電源２６により、トランジスタＱ
8 のエミッタ電圧と同一の電圧が与えられている。
【００２１】次に、本実施例における安定化回路２５に
ついて、図１を参照して説明する。安定化回路２５は、
トランジスタＱ61，Ｑ62で構成される差動対に、トラン
ジスタＱ63，Ｑ64で構成されるカレントミラー回路を負
荷として接続した差動増幅器と、トランジスタＱ52を入
力側のトランジスタとし、トランジスタＱ50，Ｑ51，Ｑ
53を出力側トランジスタとして構成されるカレントミラ
ー回路と、トランジスタＱ22を入力側トランジスタと
し、トランジスタＱ20，Ｑ21，Ｑ23を出力側トランジス
タとして構成されるカレントミラー回路と、トランジス
タＱ32を入力側トランジスタとし、トランジスタＱ30，
Ｑ31および第１段アンプ２１側のトランジスタＱ17を出
力側トランジスタとして構成されるカレントミラー回路
とを備えている。安定化回路２５は、第１段アンプ２１
側に新しく設けたトランジスタＱ17のコレクタ電流を制
御することでトランジスタＱ3 のベース電流を制御し、
入力トランジスＱ1 のコレクタ電流の電源電圧ＶCCの変
動に伴う変動を吸収する。
ついて、図１を参照して説明する。安定化回路２５は、
トランジスタＱ61，Ｑ62で構成される差動対に、トラン
ジスタＱ63，Ｑ64で構成されるカレントミラー回路を負
荷として接続した差動増幅器と、トランジスタＱ52を入
力側のトランジスタとし、トランジスタＱ50，Ｑ51，Ｑ
53を出力側トランジスタとして構成されるカレントミラ
ー回路と、トランジスタＱ22を入力側トランジスタと
し、トランジスタＱ20，Ｑ21，Ｑ23を出力側トランジス
タとして構成されるカレントミラー回路と、トランジス
タＱ32を入力側トランジスタとし、トランジスタＱ30，
Ｑ31および第１段アンプ２１側のトランジスタＱ17を出
力側トランジスタとして構成されるカレントミラー回路
とを備えている。安定化回路２５は、第１段アンプ２１
側に新しく設けたトランジスタＱ17のコレクタ電流を制
御することでトランジスタＱ3 のベース電流を制御し、
入力トランジスＱ1 のコレクタ電流の電源電圧ＶCCの変
動に伴う変動を吸収する。
【００２２】以下に、本実施例の動作について、説明す
る。図１において、エミッタ接地の入力トランジスタＱ
1 における利得Ｇv は、既に述べたように、 Ｇv ≒Ｒ1 ／ｒe ≒（ｑ／ｋＴ）・Ｒ1 ・Ｉ1 となる（但し、ｒe 及びＩ1 はそれぞれ、入力トランジ
スタＱ1 のエミッタ抵抗およびコレクタ電流）。
る。図１において、エミッタ接地の入力トランジスタＱ
1 における利得Ｇv は、既に述べたように、 Ｇv ≒Ｒ1 ／ｒe ≒（ｑ／ｋＴ）・Ｒ1 ・Ｉ1 となる（但し、ｒe 及びＩ1 はそれぞれ、入力トランジ
スタＱ1 のエミッタ抵抗およびコレクタ電流）。
【００２３】ここで、入力トランジスタＱ1 のコレクタ
電流Ｉ1 は、抵抗Ｒ1 を流れる電流Ｉ2 からトランジス
タＱ3 のベース電流を差し引いたものに等しい。従っ
て、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・（Ｉ2 −Ｉ3 ） である。そして、Ｉ2 ＝（ＶCC−ＶB3）／Ｒ1 （但し、
ＶB3はトランジスタＱ3のベース電圧）であることか
ら、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・〔｛（ＶCC−ＶB3）／Ｒ1 ｝−Ｉ3 〕 ＝（ｑ／ｋＴ）・｛（ＶCC−ＶB3）−Ｒ1 ・Ｉ3 ｝ となる。
電流Ｉ1 は、抵抗Ｒ1 を流れる電流Ｉ2 からトランジス
タＱ3 のベース電流を差し引いたものに等しい。従っ
て、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・（Ｉ2 −Ｉ3 ） である。そして、Ｉ2 ＝（ＶCC−ＶB3）／Ｒ1 （但し、
ＶB3はトランジスタＱ3のベース電圧）であることか
ら、 Ｇv ≒（ｑ／ｋＴ）・Ｒ1 ・〔｛（ＶCC−ＶB3）／Ｒ1 ｝−Ｉ3 〕 ＝（ｑ／ｋＴ）・｛（ＶCC−ＶB3）−Ｒ1 ・Ｉ3 ｝ となる。
【００２４】ところで、本実施例においてＤＣ帰還ルー
プを成す帰還回路４の一方の入力点には電源２６によっ
て、トランジスタＱ8 のエミッタ電圧と同一の電圧が入
力されているので、トランジスタＱ8 のエミッタ電圧と
トランジスタＱ3 のエミッタ電圧とが等しくなる。すな
わち、トランジスタＱ3 のベース電圧ＶB3は、トランジ
スタＱ8 のベース電圧（＝３ＶBE）に等しい。従って、 Ｇv ＝（ｑ／ｋＴ）・｛（ＶCC−３ＶBE）−Ｒ1 ・Ｉ3 ｝ 次に、トランジスタＱ3 のベース電流Ｉ3 について考え
ると、この電流Ｉ3 は安定化回路２５中のトランジスタ
Ｑ32のコレクタ電流Ｉ6 に等しく、共に電源電圧ＶCCに
比例した電流となる。以下にその説明を行う。図１に示
す回路中の安定化回路２５において、電源端子５から抵
抗Ｒ40を介してトランジスタＱ40のエミッタ電極に流れ
る電流をＩ5 とする。このトランジスタＱ40のコレクタ
電極には２つのトランジスタＱ32，Ｑ23のコレクタ電極
が接続されている。そこで、トランジスタＱ32のコレク
タ電極に流れる電流をＩ6 とし、トランジスタＱ23のコ
レクタ電極に流れる電流をＩ4 とすると、 Ｉ6 ＝Ｉ5 −Ｉ4 である。ところで、電流Ｉ5 は、 Ｉ5 ＝（ＶCC−ＶE40 ）／Ｒ40 である。ここで、ＶE40 はトランジスタタＱ40のエミッ
タ電圧であり、この電圧ＶE40 は、トランジスタＱ40，
Ｑ41それぞれのベース・エミッタ間電圧をＶBEとする
と、 ＶE40 ＝トランジスタＱ40のベース電圧＋ＶBE ＝トランジスタＱ41のエミッタ電圧＋ＶBE ＝トランジスタＱ41のベース電圧＝安定化電圧端子７の電圧 ＝ＶREG であるので、 Ｉ5 ＝（ＶCC−ＶREG ）／Ｒ40 となる。
プを成す帰還回路４の一方の入力点には電源２６によっ
て、トランジスタＱ8 のエミッタ電圧と同一の電圧が入
力されているので、トランジスタＱ8 のエミッタ電圧と
トランジスタＱ3 のエミッタ電圧とが等しくなる。すな
わち、トランジスタＱ3 のベース電圧ＶB3は、トランジ
スタＱ8 のベース電圧（＝３ＶBE）に等しい。従って、 Ｇv ＝（ｑ／ｋＴ）・｛（ＶCC−３ＶBE）−Ｒ1 ・Ｉ3 ｝ 次に、トランジスタＱ3 のベース電流Ｉ3 について考え
ると、この電流Ｉ3 は安定化回路２５中のトランジスタ
Ｑ32のコレクタ電流Ｉ6 に等しく、共に電源電圧ＶCCに
比例した電流となる。以下にその説明を行う。図１に示
す回路中の安定化回路２５において、電源端子５から抵
抗Ｒ40を介してトランジスタＱ40のエミッタ電極に流れ
る電流をＩ5 とする。このトランジスタＱ40のコレクタ
電極には２つのトランジスタＱ32，Ｑ23のコレクタ電極
が接続されている。そこで、トランジスタＱ32のコレク
タ電極に流れる電流をＩ6 とし、トランジスタＱ23のコ
レクタ電極に流れる電流をＩ4 とすると、 Ｉ6 ＝Ｉ5 −Ｉ4 である。ところで、電流Ｉ5 は、 Ｉ5 ＝（ＶCC−ＶE40 ）／Ｒ40 である。ここで、ＶE40 はトランジスタタＱ40のエミッ
タ電圧であり、この電圧ＶE40 は、トランジスタＱ40，
Ｑ41それぞれのベース・エミッタ間電圧をＶBEとする
と、 ＶE40 ＝トランジスタＱ40のベース電圧＋ＶBE ＝トランジスタＱ41のエミッタ電圧＋ＶBE ＝トランジスタＱ41のベース電圧＝安定化電圧端子７の電圧 ＝ＶREG であるので、 Ｉ5 ＝（ＶCC−ＶREG ）／Ｒ40 となる。
【００２５】一方、電流Ｉ4 ついて考えると、トランジ
スタＱ20，Ｑ21，Ｑ22，Ｑ23は、トランジスタＱ22を入
力側トランジスタとするカレントミラー回路となってい
るので、電流Ｉ4 ＝トランジスタＱ22のコレクタ電流＝
トランジスタＱ53のコレクタ電流に等しい。更に、この
トランジスタＱ53が、トランジスタＱ50，Ｑ51，Ｑ52で
構成されるカレントミラー回路の出力側のトランジスタ
となっているので、そのコレクタ電流はカレントミラー
回路の入力側トランジタＱ52のコレクタ電流に等しい。
結局、電流Ｉ4 は、トランジスタＱ52のコレクタ電流、
すなわち電源端子５から抵抗Ｒ51，トランジスタＱ52，
Ｑ70，Ｑ71および抵抗Ｒ71を通ってグランド端子６に流
れる電流に等しい。つまり、トランジスタＱ71のエミッ
タ電圧をＶE71 として、 Ｉ4 ＝ＶE71 ／Ｒ71 である。そしていま、トランジスタＱ71のエミッタ電圧
ＶE71 は、トランジスタＱ71，Ｑ61，Ｑ62それぞれのベ
ース・エミッタ間電圧をＶBEとすると、 ＶE71 ＝トランジスタＱ61のベース電圧−ＶBE ＝（トランジスタＱ61のエミッタ電圧＋ＶBE）−ＶBE ＝（トランジスタＱ62のエミッタ電圧＋ＶBE）−ＶBE ＝トランジスタＱ62のベース電圧−ＶBE ＝｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE であるので、電流Ｉ4 は結局、 Ｉ4 ＝〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71 となる。
スタＱ20，Ｑ21，Ｑ22，Ｑ23は、トランジスタＱ22を入
力側トランジスタとするカレントミラー回路となってい
るので、電流Ｉ4 ＝トランジスタＱ22のコレクタ電流＝
トランジスタＱ53のコレクタ電流に等しい。更に、この
トランジスタＱ53が、トランジスタＱ50，Ｑ51，Ｑ52で
構成されるカレントミラー回路の出力側のトランジスタ
となっているので、そのコレクタ電流はカレントミラー
回路の入力側トランジタＱ52のコレクタ電流に等しい。
結局、電流Ｉ4 は、トランジスタＱ52のコレクタ電流、
すなわち電源端子５から抵抗Ｒ51，トランジスタＱ52，
Ｑ70，Ｑ71および抵抗Ｒ71を通ってグランド端子６に流
れる電流に等しい。つまり、トランジスタＱ71のエミッ
タ電圧をＶE71 として、 Ｉ4 ＝ＶE71 ／Ｒ71 である。そしていま、トランジスタＱ71のエミッタ電圧
ＶE71 は、トランジスタＱ71，Ｑ61，Ｑ62それぞれのベ
ース・エミッタ間電圧をＶBEとすると、 ＶE71 ＝トランジスタＱ61のベース電圧−ＶBE ＝（トランジスタＱ61のエミッタ電圧＋ＶBE）−ＶBE ＝（トランジスタＱ62のエミッタ電圧＋ＶBE）−ＶBE ＝トランジスタＱ62のベース電圧−ＶBE ＝｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE であるので、電流Ｉ4 は結局、 Ｉ4 ＝〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71 となる。
【００２６】従って、式と式とから、電流Ｉ6 は、 Ｉ6 ＝Ｉ5 −Ｉ4 ＝（ＶCC−ＶREG ）／Ｒ40 −〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71 である。
【００２７】ところが、第１段アンプ２１と安定化回路
２５において、トランジスタＱ17，Ｑ30，Ｑ31，Ｑ
32は、トランジスタＱ32を入力側トランジスタとしトラ
ンジスタＱ17を出力側トランジスタとするカレントミラ
ー回路を構成しているので、トランジスタＱ32のコレク
タ電流Ｉ6 は、トランジスタＱ17のコレクタ電流すなわ
ちトランジスタＱ3 のベース電流Ｉ3 に等しい。従っ
て、 Ｉ3 ＝（ＶCC−ＶREG ）／Ｒ40 −〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71 となる。そこで、式と式とから、第１段アンプ２１
の利得Ｇv は、 Ｇv ＝（ｑ／ｋＴ）・｛（ＶCC−３ＶBE）−Ｒ1 ・Ｉ3 ｝ ＝（ｑ／ｋＴ）・［（ＶCC−３ＶBE）−Ｒ1 ・（ＶCC−ＶREG ）／Ｒ40 −Ｒ1 ・〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71］ となる。
２５において、トランジスタＱ17，Ｑ30，Ｑ31，Ｑ
32は、トランジスタＱ32を入力側トランジスタとしトラ
ンジスタＱ17を出力側トランジスタとするカレントミラ
ー回路を構成しているので、トランジスタＱ32のコレク
タ電流Ｉ6 は、トランジスタＱ17のコレクタ電流すなわ
ちトランジスタＱ3 のベース電流Ｉ3 に等しい。従っ
て、 Ｉ3 ＝（ＶCC−ＶREG ）／Ｒ40 −〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71 となる。そこで、式と式とから、第１段アンプ２１
の利得Ｇv は、 Ｇv ＝（ｑ／ｋＴ）・｛（ＶCC−３ＶBE）−Ｒ1 ・Ｉ3 ｝ ＝（ｑ／ｋＴ）・［（ＶCC−３ＶBE）−Ｒ1 ・（ＶCC−ＶREG ）／Ｒ40 −Ｒ1 ・〔｛Ｒ81／（Ｒ80＋Ｒ81）｝・ＶREG −ＶBE〕／Ｒ71］ となる。
【００２８】ここで、上記の利得式において、トランジ
スタＱ3 のベース電極に接続されている抵抗Ｒ1 の抵抗
値と、トランジスタＱ40のエミッタ電極に接続されてい
る抵抗Ｒ40の抵抗値とを等しくすると、利得Ｇv を表す
式中に電源電圧ＶCCの項がなくなる。つまり、利得Ｇv
は電源電圧ＶCCの変動の影響を受けない。
スタＱ3 のベース電極に接続されている抵抗Ｒ1 の抵抗
値と、トランジスタＱ40のエミッタ電極に接続されてい
る抵抗Ｒ40の抵抗値とを等しくすると、利得Ｇv を表す
式中に電源電圧ＶCCの項がなくなる。つまり、利得Ｇv
は電源電圧ＶCCの変動の影響を受けない。
【００２９】第１段アンプ２１の利得が安定すること
で、帰還回路４を介してフィードバックされる帰還量＝
Ｇv ×｛ｊωＬ／（ＲFB＋ｊωＬ）｝（但し、Ｌはヘッ
ド３のインダクタンス成分）も安定する。
で、帰還回路４を介してフィードバックされる帰還量＝
Ｇv ×｛ｊωＬ／（ＲFB＋ｊωＬ）｝（但し、Ｌはヘッ
ド３のインダクタンス成分）も安定する。
【００３０】図３に、本実施例の増幅回路における総合
利得（入力端子１Ａから出力端子２迄の利得）の周波数
特性を示す。図３において、縦軸は総合利得（ｄＢ）を
示し、横軸は周波数ｆ（ＭＨｚ）を示す。図３を参照す
ると、電源電圧ＶCCが５．０Ｖを中心にして４．５Ｖか
ら５．５Ｖまで変動した場合でも、総合利得には全く変
化が見られないことが分る。
利得（入力端子１Ａから出力端子２迄の利得）の周波数
特性を示す。図３において、縦軸は総合利得（ｄＢ）を
示し、横軸は周波数ｆ（ＭＨｚ）を示す。図３を参照す
ると、電源電圧ＶCCが５．０Ｖを中心にして４．５Ｖか
ら５．５Ｖまで変動した場合でも、総合利得には全く変
化が見られないことが分る。
【００３１】尚、本実施例では、全てのカレントミラー
回路において、それぞれを構成する各トラジスタのエミ
ッタ面積は同一であるものとしたが、本発明はこれに限
られるものではなく、エミッタ面積を変えても構わな
い。その場合には流れる電流の比率に応じて、抵抗値Ｒ
1 ，Ｒ40の比率を変化させれば良い。
回路において、それぞれを構成する各トラジスタのエミ
ッタ面積は同一であるものとしたが、本発明はこれに限
られるものではなく、エミッタ面積を変えても構わな
い。その場合には流れる電流の比率に応じて、抵抗値Ｒ
1 ，Ｒ40の比率を変化させれば良い。
【００３２】
【発明の効果】以上説明したように、本発明のエミッタ
接地型増幅回路は、エミッタ接地のバイポーラトランジ
スタからなる入力段の増幅回路を少くとも備え、出力信
号を入力段の増幅回路の入力点に直流帰還させる構成の
エミッタ接地型増幅回路に対して、入力段のエミッタ接
地トランジスタのコレクタ電極と接地電位点との間に、
負荷に供給される直流電源電圧に比例した直流電流を流
すコレクタ電流制御手段を設けている。
接地型増幅回路は、エミッタ接地のバイポーラトランジ
スタからなる入力段の増幅回路を少くとも備え、出力信
号を入力段の増幅回路の入力点に直流帰還させる構成の
エミッタ接地型増幅回路に対して、入力段のエミッタ接
地トランジスタのコレクタ電極と接地電位点との間に、
負荷に供給される直流電源電圧に比例した直流電流を流
すコレクタ電流制御手段を設けている。
【００３３】これにより本発明によれば、電源電圧の変
動に起因する利得の変動を防止し、共振点付近の周波数
特性や伝達特性Ｑのばらつきの少ない、エラーレイトの
小さな高性能のエミッタ接地型増幅回路を提供できる。
動に起因する利得の変動を防止し、共振点付近の周波数
特性や伝達特性Ｑのばらつきの少ない、エラーレイトの
小さな高性能のエミッタ接地型増幅回路を提供できる。
【図１】本発明の一実施例の回路図である。
【図２】実施例の増幅回路を、ＶＴＲのヘッドからの信
号再生回路に適用した例を示すブロック図である。
号再生回路に適用した例を示すブロック図である。
【図３】実施例における第１段アンプ２１の利得の周波
数特性を示す図である。
数特性を示す図である。
【図４】従来のエミッタ接地型増幅回路をＶＴＲのヘッ
ドからの信号再生回路に適用した例を示すブロック図で
ある。
ドからの信号再生回路に適用した例を示すブロック図で
ある。
【図５】従来のエミッタ接地型増幅回路の一例の、トラ
ンジスタレベルでの回路図である。
ンジスタレベルでの回路図である。
【図６】図５に示す増幅回路における第１段アンプ１１
の利得の周波数特性を示す図である。
の利得の周波数特性を示す図である。
１Ａ，１Ｂ 入力端子 ２ 出力端子 ３ ヘッド ４ 帰還回路 ５ 電源端子 ６ グランド端子 ７ 安定化電圧端子 １０ 増幅回路 １１ 第１段アンプ １２ 第２段アンプ １３ ＤＣ帰還ループ １５ バイアス回路 ２０ 増幅回路 ２１ 第１段アンプ ２３ ＤＣ帰還ループ ２４ ＡＣ帰還ループ ２５ 安定化回路 ２６ 電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年８月２９日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (3)
- 【請求項１】 コレクタ電極に負荷が接続されたエミッ
タ接地のバイポーラトランジスタからなる入力段の増幅
回路を少くとも備え、出力信号を前記入力段の増幅回路
の入力点に直流帰還させることにより、前記入力トラン
ジスタの直流的なコレクタ電圧を所定の一定値に固定し
た構成のエミッタ接地型増幅回路において、 前記入力段のエミッタ接地トランジスタＱ1 のコレクタ
電極と接地電位点６との間に、前記負荷Ｒ1 に供給され
る直流電源電圧ＶCCに比例した直流電流を流すコレクタ
電流制御手段を設けたことを特徴とするエミッタ接地型
増幅回路。 - 【請求項２】 請求項１記載のエミッタ接地型増幅回路
において、前記コレクタ電流制御手段が、 前記直流電源電圧ＶCCとは異る安定化電源電圧ＶREG か
ら、前記直流電源電圧に拘りのない、前記安定化電源電
圧に比例した直流電流Ｉ4 を発生する第１の電流発生回
路と、 前記直流電源電圧から、前記直流電源電圧と前記安定化
電源電圧との差に比例した直流電流Ｉ5 を発生する第２
の電流発生回路と、 前記第２の電流発生回路が発生する電流と前記第１の電
流発生回路が発生する電流との差電流Ｉ6 ，Ｉ3 を発生
する差電流発生回路とからなることを特徴とするエミッ
タ接地型増幅回路。 - 【請求項３】 請求項２記載のエミッタ接地型増幅回路
において、 前記第１の電流発生回路は、前記安定化電源電圧を抵抗
分割して得られる定電圧を入力側トランジスタＱ52への
入力電流発生源とする第１のカレントミラー回路からな
り、 前記第２の電流発生回路は、前記直流電源電圧と前記安
定化電源電圧との差電圧を電流Ｉ5 の発生源とし、 前記差電流発生回路は、前記第１のカレントミラー回路
の出力側トランジスタＱ53を入力側トランジスタＱ22へ
の入力電流発生源とする第２のカレントミラー回路と、
前記第２の電流発生回路を入力側トランジスタＱ32への
入力電流発生源とする第３のカレントミラー回路とを含
んでなり、前記入力段のエミッタ接地トランジスタＱ1
のコレクタ電極と前記接地電位点６との間に設けられた
トランジスタＱ17を出力側トランジスタとする第３のカ
レントミラー回路とを含み、前記第２のカレントミラー
回路の出力点と前記第３のカレントミラー回路の入力点
とを接続した構成であることを特徴とするエミッタ接地
型増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7103739A JP2788869B2 (ja) | 1995-04-27 | 1995-04-27 | エミッタ接地型増幅回路 |
| US08/638,212 US5717361A (en) | 1995-04-27 | 1996-04-26 | DC feedback common emitter type amplifier circuit having stable gain irrespective of power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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