JPH08297609A - 多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および補正可能な情報の書き込み方法 - Google Patents
多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および補正可能な情報の書き込み方法Info
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- JPH08297609A JPH08297609A JP28401995A JP28401995A JPH08297609A JP H08297609 A JPH08297609 A JP H08297609A JP 28401995 A JP28401995 A JP 28401995A JP 28401995 A JP28401995 A JP 28401995A JP H08297609 A JPH08297609 A JP H08297609A
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Abstract
(57)【要約】
【課題】 多重レベル記憶装置におけるエラーの検出，
補正を可能とし，該記憶装置にエラー・モデルを適合さ
せ，１つのチップに集積し，エラー補正機能を持つ従来
の記憶装置と比べて寸法を大きくすることなく，エラー
許容度を十分持たせること。 【解決手段】 それぞれ，２以上の値で，２進データの
同一の第１数を記憶するのに適する少なくとも１つの，
第１のセルの集合体（ＣＰ）と，少なくとも，前記第１
数と等しいエラー検出／補正ワードの第２数を記憶する
のに適しており，前記エラー検出／補正ワードが，それ
ぞれ前記第１のセルの集合体（ＣＰ）における各セルの
２進データにより構成される２進データの組み合わせと
関連づけられている，対応する第２のセルの集合体（Ｗ
Ｐ）と，から構成されている。
補正を可能とし，該記憶装置にエラー・モデルを適合さ
せ，１つのチップに集積し，エラー補正機能を持つ従来
の記憶装置と比べて寸法を大きくすることなく，エラー
許容度を十分持たせること。 【解決手段】 それぞれ，２以上の値で，２進データの
同一の第１数を記憶するのに適する少なくとも１つの，
第１のセルの集合体（ＣＰ）と，少なくとも，前記第１
数と等しいエラー検出／補正ワードの第２数を記憶する
のに適しており，前記エラー検出／補正ワードが，それ
ぞれ前記第１のセルの集合体（ＣＰ）における各セルの
２進データにより構成される２進データの組み合わせと
関連づけられている，対応する第２のセルの集合体（Ｗ
Ｐ）と，から構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は，多重レベル記憶装
置およびそのエラー検出／補正方法，並びに，多重レベ
ル記憶装置における補正情報の読み出し方法および補正
可能な情報の書き込み方法に関するものである。
置およびそのエラー検出／補正方法，並びに，多重レベ
ル記憶装置における補正情報の読み出し方法および補正
可能な情報の書き込み方法に関するものである。
【０００２】
【従来の技術】従来の記憶装置におけるエラー補正の問
題に関しては，これまでにもいろいろな取り組みが行わ
れてきた。
題に関しては，これまでにもいろいろな取り組みが行わ
れてきた。
【０００３】例えば，米国特許Ｎｏ．４，９５８，３５
２においては，ＥＣＣ（エラー検出／補正）回路を有す
る半導体メモリが開示されている。この半導体メモリ
は，基本情報のための第１のセル・マトリックスと，Ｅ
ＣＣ情報のための第２のセル・マトリックスとから構成
されている。各情報ワード，例えば，８ビット・ワード
に対して，エラー検出／補正ワード，例えば，４ビット
・ワードが組み合わされており，この４ビット・ワード
には単一エラーのみの配置と補正とが認められるように
なっている（一般的にはこれで十分だとされている）。
２進データの各ビットは複数のメモリ・セルの中のそれ
ぞれ異なったセルに記憶されている。
２においては，ＥＣＣ（エラー検出／補正）回路を有す
る半導体メモリが開示されている。この半導体メモリ
は，基本情報のための第１のセル・マトリックスと，Ｅ
ＣＣ情報のための第２のセル・マトリックスとから構成
されている。各情報ワード，例えば，８ビット・ワード
に対して，エラー検出／補正ワード，例えば，４ビット
・ワードが組み合わされており，この４ビット・ワード
には単一エラーのみの配置と補正とが認められるように
なっている（一般的にはこれで十分だとされている）。
２進データの各ビットは複数のメモリ・セルの中のそれ
ぞれ異なったセルに記憶されている。
【０００４】分かりやすく言うと，例えば，４ビット・
データを記憶することができるメモリ・セルを備えるこ
とにより，上記の例にあるように，各情報ワードを第１
配列の２つのセルに，また，対応するエラー検出／補正
ワードを第２配列の１つのセルに記憶することが可能と
なる。
データを記憶することができるメモリ・セルを備えるこ
とにより，上記の例にあるように，各情報ワードを第１
配列の２つのセルに，また，対応するエラー検出／補正
ワードを第２配列の１つのセルに記憶することが可能と
なる。
【０００５】最短の単一エラー検出／補正ワードを提供
するコードとして，ハミング・コードを用いて，２M ＝
Ｎ＋１＋Ｍの関係を適用する。ここで，Ｎは情報ワード
のビット長，ＭはＥＣＣワードのビット長である。もち
ろん，他にも多数の，エラー検出および／または補正が
可能な種々のコードはあるが，それらのコードはより長
いエラー検出／補正ワードを必要とする。これらのコー
ドに関しては，Ｊｉｒｉ Ａｄａｍｅｋの“コーディン
グの基礎(Foundations of Coding) ”ＪｏｈｎＷｉｌｅ
ｙ ＆ Ｓｏｎｓ，１９９１，に詳しく紹介されてい
る。
するコードとして，ハミング・コードを用いて，２M ＝
Ｎ＋１＋Ｍの関係を適用する。ここで，Ｎは情報ワード
のビット長，ＭはＥＣＣワードのビット長である。もち
ろん，他にも多数の，エラー検出および／または補正が
可能な種々のコードはあるが，それらのコードはより長
いエラー検出／補正ワードを必要とする。これらのコー
ドに関しては，Ｊｉｒｉ Ａｄａｍｅｋの“コーディン
グの基礎(Foundations of Coding) ”ＪｏｈｎＷｉｌｅ
ｙ ＆ Ｓｏｎｓ，１９９１，に詳しく紹介されてい
る。
【０００６】
【発明が解決しようとする課題】多重レベル・メモリに
ついては，大容量の半導体記憶装置用，特に非揮発性メ
モリのものに対する需要が増加しているため，現在，集
中的な研究が行われている。この種の記憶装置において
は，書き込みおよび／または読み出しエラーは高い確率
で発生しやすく，この種のエラー防止，または少なくと
もその低減のために，何らかの手段が講じられなければ
ならない。
ついては，大容量の半導体記憶装置用，特に非揮発性メ
モリのものに対する需要が増加しているため，現在，集
中的な研究が行われている。この種の記憶装置において
は，書き込みおよび／または読み出しエラーは高い確率
で発生しやすく，この種のエラー防止，または少なくと
もその低減のために，何らかの手段が講じられなければ
ならない。
【０００７】多重レベル・メモリ，特に，ＥＥＰＲＯＭ
やフラッシュＥＰＲＯＭの研究においては，１つのセル
が誤ってプログラムされると，そのセルの２つ以上のデ
ータ・ビットがエラーとなることがわかってきている。
やフラッシュＥＰＲＯＭの研究においては，１つのセル
が誤ってプログラムされると，そのセルの２つ以上のデ
ータ・ビットがエラーとなることがわかってきている。
【０００８】もちろん，多数のエラー検出および補正を
可能にするコードを用いることもできるが，エラー補正
配列が非実用的な大きさになってしまい，情報マトリッ
クスの次元を大きく超えてしまうという問題点があっ
た。
可能にするコードを用いることもできるが，エラー補正
配列が非実用的な大きさになってしまい，情報マトリッ
クスの次元を大きく超えてしまうという問題点があっ
た。
【０００９】本発明は，上記に鑑みてなされたものであ
って，多重レベル記憶装置におけるエラーの検出，補正
を可能とし，上記記憶装置にエラー・モデルを適合さ
せ，１つのチップに集積し，エラー補正機能を持つ従来
の記憶装置と比べて寸法を大きくすることなく，エラー
許容度を十分持った多重レベル記憶装置およびそのエラ
ー検出／補正方法，並びに，多重レベル記憶装置におけ
る補正情報の読み出し方法および書き込み方法を得るこ
とを目的とする。
って，多重レベル記憶装置におけるエラーの検出，補正
を可能とし，上記記憶装置にエラー・モデルを適合さ
せ，１つのチップに集積し，エラー補正機能を持つ従来
の記憶装置と比べて寸法を大きくすることなく，エラー
許容度を十分持った多重レベル記憶装置およびそのエラ
ー検出／補正方法，並びに，多重レベル記憶装置におけ
る補正情報の読み出し方法および書き込み方法を得るこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る多重レベル記憶装置のエラー検出
／補正方法にあっては，それぞれ，２進データ（Ｂ０・
・・Ｂ７）の同一の第１数を記憶するのに適する少なく
とも１つの，セルの集合体（ＣＰ）から構成され，前記
第１数が２以上の値である多重レベル記憶装置のエラー
検出／補正方法において，前記セルの集合体（ＣＰ）毎
に，前記第１数に等しい，少なくとも，エラー検出／補
正ワード（Ｗ−０・・・Ｗ−７）の第２数が与えられ，
前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）
は，それぞれ前記セルの集合体における各セルの１つの
２進データにより構成される，２進データの組み合わせ
と対応づけられているものである。
めに，請求項１に係る多重レベル記憶装置のエラー検出
／補正方法にあっては，それぞれ，２進データ（Ｂ０・
・・Ｂ７）の同一の第１数を記憶するのに適する少なく
とも１つの，セルの集合体（ＣＰ）から構成され，前記
第１数が２以上の値である多重レベル記憶装置のエラー
検出／補正方法において，前記セルの集合体（ＣＰ）毎
に，前記第１数に等しい，少なくとも，エラー検出／補
正ワード（Ｗ−０・・・Ｗ−７）の第２数が与えられ，
前記エラー検出／補正ワード（Ｗ−０・・・Ｗ−７）
は，それぞれ前記セルの集合体における各セルの１つの
２進データにより構成される，２進データの組み合わせ
と対応づけられているものである。
【００１１】また，請求項２に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記組み合わせ
が，１つ以上のセルの複数の２進データにより構成され
ているものである。
のエラー検出／補正方法にあっては，前記組み合わせ
が，１つ以上のセルの複数の２進データにより構成され
ているものである。
【００１２】また，請求項３に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，前記組み合わせ
における単一エラーの検出／補正を可能にするアルゴリ
ズムを用いて関連する組み合わせから演算されるもので
ある。
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，前記組み合わせ
における単一エラーの検出／補正を可能にするアルゴリ
ズムを用いて関連する組み合わせから演算されるもので
ある。
【００１３】また，請求項４に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，前記２進データ
の第１数を記憶するのに適するタイプの他のセルの集合
体（ＷＰ）に記憶されるものである。
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，前記２進データ
の第１数を記憶するのに適するタイプの他のセルの集合
体（ＷＰ）に記憶されるものである。
【００１４】また，請求項５に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，２進データ（Ｂ
０・・・Ｂ６）の第３数により構成され，前記他のセル
の集合体（ＷＰ）は，前記第３数に等しいセルの第４数
により構成され，各ワードの各２進データは，前記他の
セルの集合体（ＷＰ）における異なるセルに記憶される
ものである。
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワード（Ｗ−０・・・Ｗ−７）が，２進データ（Ｂ
０・・・Ｂ６）の第３数により構成され，前記他のセル
の集合体（ＷＰ）は，前記第３数に等しいセルの第４数
により構成され，各ワードの各２進データは，前記他の
セルの集合体（ＷＰ）における異なるセルに記憶される
ものである。
【００１５】また，請求項６に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記多重レベル記
憶装置が，横列および縦列に配列された少なくとも，第
１のマトリックス（ＤＳ１）のセルにより構成され，各
横列および／または縦列毎に，少なくとも，エラー検出
／補正ワードの前記第２数が与えられ，各横列および／
または縦列は異なるセルの集合体（ＣＰ）を構成するも
のである。
のエラー検出／補正方法にあっては，前記多重レベル記
憶装置が，横列および縦列に配列された少なくとも，第
１のマトリックス（ＤＳ１）のセルにより構成され，各
横列および／または縦列毎に，少なくとも，エラー検出
／補正ワードの前記第２数が与えられ，各横列および／
または縦列は異なるセルの集合体（ＣＰ）を構成するも
のである。
【００１６】また，請求項７に係る多重レベル記憶装置
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワードが，前記第１のマトリックス（ＤＳ１）と同
数の横列および縦列を持つセルを有する第２のマトリッ
クス（ＥＳ１）に記憶されるものである。
のエラー検出／補正方法にあっては，前記エラー検出／
補正ワードが，前記第１のマトリックス（ＤＳ１）と同
数の横列および縦列を持つセルを有する第２のマトリッ
クス（ＥＳ１）に記憶されるものである。
【００１７】また，請求項８に係る多重レベル記憶装置
にあっては，それぞれ，２以上の値で，２進データの同
一の第１数を記憶するのに適する少なくとも１つの，第
１のセルの集合体（ＣＰ）と，少なくとも，前記第１数
と等しいエラー検出／補正ワードの第２数を記憶するの
に適しており，前記エラー検出／補正ワードが，それぞ
れ前記第１のセルの集合体（ＣＰ）における各セルの２
進データにより構成される２進データの組み合わせと関
連づけられている，対応する第２のセルの集合体（Ｗ
Ｐ）と，から構成されているものである。
にあっては，それぞれ，２以上の値で，２進データの同
一の第１数を記憶するのに適する少なくとも１つの，第
１のセルの集合体（ＣＰ）と，少なくとも，前記第１数
と等しいエラー検出／補正ワードの第２数を記憶するの
に適しており，前記エラー検出／補正ワードが，それぞ
れ前記第１のセルの集合体（ＣＰ）における各セルの２
進データにより構成される２進データの組み合わせと関
連づけられている，対応する第２のセルの集合体（Ｗ
Ｐ）と，から構成されているものである。
【００１８】また，請求項９に係る多重レベル記憶装置
にあっては，少なくとも，前記第１のセルの集合体と対
応する前記第２のセルの集合体とからなる複数の記憶部
（ＤＳ０・・・ＤＳ３；ＥＳ０・・・ＥＳ３）により構
成され，さらに，前記複数の記憶部内における，アドレ
ス指定された記憶部の第１のセルの集合体（ＣＰ）を選
択してそれを読み出す第１のデコーダー手段（ＬＤ，Ｄ
ＳＤ）と，前記アドレス指定された記憶部の第２のセル
の集合体（ＷＰ）を選択してそれを読み出す第２のデコ
ーダー手段（ＬＤ，ＥＳＤ）と，前記第１（ＤＳＤ）と
第２（ＥＳＤ）のデコーダー手段の出力端子に接続さ
れ，アドレス指定された第１のセルの集合体（ＣＰ）に
おけるセルの内容に現われたエラーを，アドレス指定さ
れた第２のセルの集合体（ＷＰ）の内容を用いて検出／
補正し，補正された情報を作成するエラー検出／補正手
段（ＥＣＣ）と，アドレスに基づいて，前記補正情報の
一部を選択して，それを記憶装置の出力部（Ｕ）に供給
する第３のデコーダー手段（ＲＤ）と，を具備するもの
である。
にあっては，少なくとも，前記第１のセルの集合体と対
応する前記第２のセルの集合体とからなる複数の記憶部
（ＤＳ０・・・ＤＳ３；ＥＳ０・・・ＥＳ３）により構
成され，さらに，前記複数の記憶部内における，アドレ
ス指定された記憶部の第１のセルの集合体（ＣＰ）を選
択してそれを読み出す第１のデコーダー手段（ＬＤ，Ｄ
ＳＤ）と，前記アドレス指定された記憶部の第２のセル
の集合体（ＷＰ）を選択してそれを読み出す第２のデコ
ーダー手段（ＬＤ，ＥＳＤ）と，前記第１（ＤＳＤ）と
第２（ＥＳＤ）のデコーダー手段の出力端子に接続さ
れ，アドレス指定された第１のセルの集合体（ＣＰ）に
おけるセルの内容に現われたエラーを，アドレス指定さ
れた第２のセルの集合体（ＷＰ）の内容を用いて検出／
補正し，補正された情報を作成するエラー検出／補正手
段（ＥＣＣ）と，アドレスに基づいて，前記補正情報の
一部を選択して，それを記憶装置の出力部（Ｕ）に供給
する第３のデコーダー手段（ＲＤ）と，を具備するもの
である。
【００１９】また，請求項１０に係る多重レベル記憶装
置にあっては，前記第２のセルの集合体（ＷＰ）におけ
るセルが，２以上の値の，２進データの同一の第１数を
記憶するのに適しているものである。
置にあっては，前記第２のセルの集合体（ＷＰ）におけ
るセルが，２以上の値の，２進データの同一の第１数を
記憶するのに適しているものである。
【００２０】また，請求項１１に係る多重レベル記憶装
置にあっては，縦横に配列された，少なくともセルの第
１のマトリックス（ＤＳ１）により構成され，各横列お
よび／または縦列はそれぞれ異なる第１のセルの集合体
（ＣＰ）を構成しており，対応する第２のセルの集合体
（ＷＰ）が，各横列および／または縦列毎に配置されて
いるものである。
置にあっては，縦横に配列された，少なくともセルの第
１のマトリックス（ＤＳ１）により構成され，各横列お
よび／または縦列はそれぞれ異なる第１のセルの集合体
（ＣＰ）を構成しており，対応する第２のセルの集合体
（ＷＰ）が，各横列および／または縦列毎に配置されて
いるものである。
【００２１】また，請求項１２に係る多重レベル記憶装
置にあっては，さらに，前記第１のマトリックス（ＤＳ
１）と同数の縦列および横列を持つセルの第２のマトリ
ックス（ＥＳ１）を有し，前記エラー検出／補正ワード
を記憶するのに適しているものである。
置にあっては，さらに，前記第１のマトリックス（ＤＳ
１）と同数の縦列および横列を持つセルの第２のマトリ
ックス（ＥＳ１）を有し，前記エラー検出／補正ワード
を記憶するのに適しているものである。
【００２２】また，請求項１３に係る多重レベル記憶装
置における補正情報の読み出し方法にあっては，読み出
しアドレス（ＬＡ，ＳＡ，ＲＡ）を前記多重レベル記憶
装置に送る第１のステップと，前記アドレス（ＬＡ，Ｓ
Ａ）に基づいて，第１のセルの集合体（ＣＰ）のセルを
選択して，それを読み出す第２のステップと，前記アド
レス（ＬＡ，ＳＡ）に基づいて，第２のセルの集合体
（ＷＰ）のセルを選択して，それを読み出す第３のステ
ップと，前記第１のセルの集合体（ＣＰ）におけるセル
の内容に現われたエラーを，前記第２のセルの集合体
（ＷＰ）におけるセルの内容を用いて検出／補正する第
４のステップと，補正された情報を作成する第５のステ
ップと，前記アドレス（ＲＡ）に基づいて，前記多重レ
ベル記憶装置の出力部（Ｕ）に供給するための前記補正
情報の一部を選択する第６のステップと，を含むもので
ある。
置における補正情報の読み出し方法にあっては，読み出
しアドレス（ＬＡ，ＳＡ，ＲＡ）を前記多重レベル記憶
装置に送る第１のステップと，前記アドレス（ＬＡ，Ｓ
Ａ）に基づいて，第１のセルの集合体（ＣＰ）のセルを
選択して，それを読み出す第２のステップと，前記アド
レス（ＬＡ，ＳＡ）に基づいて，第２のセルの集合体
（ＷＰ）のセルを選択して，それを読み出す第３のステ
ップと，前記第１のセルの集合体（ＣＰ）におけるセル
の内容に現われたエラーを，前記第２のセルの集合体
（ＷＰ）におけるセルの内容を用いて検出／補正する第
４のステップと，補正された情報を作成する第５のステ
ップと，前記アドレス（ＲＡ）に基づいて，前記多重レ
ベル記憶装置の出力部（Ｕ）に供給するための前記補正
情報の一部を選択する第６のステップと，を含むもので
ある。
【００２３】また，請求項１４に係る多重レベル記憶装
置に記憶されるべき補正可能な情報の書き込み方法にあ
っては，記憶すべき情報を前記多重レベル記憶装置へ送
る第１のステップと，書き込みアドレス（ＬＡ，ＳＡ，
ＲＡ）を前記多重レベル記憶装置へ送る第２のステップ
と，前記情報を，前記アドレス（ＲＡ）により特定され
た場所の，前記アドレス（ＬＡ，ＳＡ）により特定され
た第１のセルの集合体（ＣＰ）に記憶する第３のステッ
プと，前記特定された第１のセルの集合体（ＣＰ）の内
容から，エラー検出／補正ワードを演算する第４のステ
ップと，前記演算されたワードを，前記アドレス（Ｌ
Ａ，ＳＡ）により特定された第２のセルの集合体（Ｗ
Ｐ）に書き込む第５のステップと，を含むものである。
置に記憶されるべき補正可能な情報の書き込み方法にあ
っては，記憶すべき情報を前記多重レベル記憶装置へ送
る第１のステップと，書き込みアドレス（ＬＡ，ＳＡ，
ＲＡ）を前記多重レベル記憶装置へ送る第２のステップ
と，前記情報を，前記アドレス（ＲＡ）により特定され
た場所の，前記アドレス（ＬＡ，ＳＡ）により特定され
た第１のセルの集合体（ＣＰ）に記憶する第３のステッ
プと，前記特定された第１のセルの集合体（ＣＰ）の内
容から，エラー検出／補正ワードを演算する第４のステ
ップと，前記演算されたワードを，前記アドレス（Ｌ
Ａ，ＳＡ）により特定された第２のセルの集合体（Ｗ
Ｐ）に書き込む第５のステップと，を含むものである。
【００２４】すなわち，それぞれ，２進データ（Ｂ０・
・・Ｂ７）の同一の第１数を記憶するのに適する少なく
とも１つの，セルの集合体から構成され，第１数が２以
上の値である多重レベル記憶装置において，それぞれの
セルの集合体に対して，少なくとも，上記第１数と等し
い第２数のエラー検出／補正ワードが与えられ，該ワー
ドが，それぞれセルの集合体の各セルに対応する１つの
２進データによって構成される２進データの組合せに対
応づけられた場合，２進メモリで提供されるものと同等
の結果を得るため，公知のエラー補正アルゴリズムの多
くを直接適用することができる。
・・Ｂ７）の同一の第１数を記憶するのに適する少なく
とも１つの，セルの集合体から構成され，第１数が２以
上の値である多重レベル記憶装置において，それぞれの
セルの集合体に対して，少なくとも，上記第１数と等し
い第２数のエラー検出／補正ワードが与えられ，該ワー
ドが，それぞれセルの集合体の各セルに対応する１つの
２進データによって構成される２進データの組合せに対
応づけられた場合，２進メモリで提供されるものと同等
の結果を得るため，公知のエラー補正アルゴリズムの多
くを直接適用することができる。
【００２５】さらに，多重レベル・セルをエラー検出／
補正ワードを記憶するために用いた場合，装置の大きさ
に及ぼす効果も得ることができる。
補正ワードを記憶するために用いた場合，装置の大きさ
に及ぼす効果も得ることができる。
【００２６】
【発明の実施の形態】本発明に係る多重レベル記憶装置
およびそのエラー検出／補正方法，並びに，多重レベル
記憶装置における補正情報の読み出し方法および補正可
能な情報の書き込み方法の実施例について以下に，添付
の図面を参照して詳細に説明する。
およびそのエラー検出／補正方法，並びに，多重レベル
記憶装置における補正情報の読み出し方法および補正可
能な情報の書き込み方法の実施例について以下に，添付
の図面を参照して詳細に説明する。
【００２７】本発明に係る方法を，図１を参照して説明
する。この方法は，少なくとも１つのセルの集合体ＣＰ
の，それぞれ，同一の第１数（図１においては８つ）の
データ・ビットＢ０・・・Ｂ７を記憶するのに適合した
セルＣ０・・・Ｃ（Ｎ−１）により構成されるタイプの
多重レベル記憶装置における，エラー検出／補正能力を
提供するものである。
する。この方法は，少なくとも１つのセルの集合体ＣＰ
の，それぞれ，同一の第１数（図１においては８つ）の
データ・ビットＢ０・・・Ｂ７を記憶するのに適合した
セルＣ０・・・Ｃ（Ｎ−１）により構成されるタイプの
多重レベル記憶装置における，エラー検出／補正能力を
提供するものである。
【００２８】この方法にあっては，各セルの集合体ＣＰ
に対して，少なくとも第２数（図１においては８）のエ
ラー検出／補正ワードＷ−０・・・Ｗ−７が提供され
る。この第２数は第１数と同じであり，ワードＷ−０・
・・Ｗ−７はそれぞれ，各セルの集合体ＣＰからの１つ
のデータ・ビットＢ０−Ｂ７を含むデータ・ビットの組
み合わせと対応づけられている。
に対して，少なくとも第２数（図１においては８）のエ
ラー検出／補正ワードＷ−０・・・Ｗ−７が提供され
る。この第２数は第１数と同じであり，ワードＷ−０・
・・Ｗ−７はそれぞれ，各セルの集合体ＣＰからの１つ
のデータ・ビットＢ０−Ｂ７を含むデータ・ビットの組
み合わせと対応づけられている。
【００２９】この各組み合わせに含まれる２進情報の選
択には，複数の可能性があることがわかる。他の方式を
選択する特別な理由がなければ，このような組み合わせ
はそれぞれ別個の組み合わせとなる。もちろん，これら
の組み合わせは，１つ以上のセルのデータ・ビットを数
ビット含んでいる場合もある。
択には，複数の可能性があることがわかる。他の方式を
選択する特別な理由がなければ，このような組み合わせ
はそれぞれ別個の組み合わせとなる。もちろん，これら
の組み合わせは，１つ以上のセルのデータ・ビットを数
ビット含んでいる場合もある。
【００３０】最も簡単な選択は，組み合わせ“０”に１
つのセルの集合体ＣＰにおけるセルＣ０・・・Ｃ（Ｎ−
１）の２進データＢ０を含め，組み合わせ“１”に，２
進データＢ１・・・，組み合わせ“７”に２進データは
Ｂ７を含める方式である。
つのセルの集合体ＣＰにおけるセルＣ０・・・Ｃ（Ｎ−
１）の２進データＢ０を含め，組み合わせ“１”に，２
進データＢ１・・・，組み合わせ“７”に２進データは
Ｂ７を含める方式である。
【００３１】エラー検出／補正ワードＷ−０・・・Ｗ−
７は，上記組み合わせにおけるエラー検出／補正を可能
にするアルゴリズムによって，対応づけられた組み合わ
せから演算される。上記したように，この演算を行うコ
ードは数種類ある。１つのセルの集合体ＣＰの数Ｎが適
切に選択されるならば，１つのエラーが起こる確率は妥
当なものとなる。すなわち，この場合に，最適なコード
（最短のＥＣＣワードを必要とするコード）はハミング
・コードである。Ｎを１２０としたとき，エラー検出／
補正ワードＷ−０・・・Ｗ−７の長さは７ビットとな
る。
７は，上記組み合わせにおけるエラー検出／補正を可能
にするアルゴリズムによって，対応づけられた組み合わ
せから演算される。上記したように，この演算を行うコ
ードは数種類ある。１つのセルの集合体ＣＰの数Ｎが適
切に選択されるならば，１つのエラーが起こる確率は妥
当なものとなる。すなわち，この場合に，最適なコード
（最短のＥＣＣワードを必要とするコード）はハミング
・コードである。Ｎを１２０としたとき，エラー検出／
補正ワードＷ−０・・・Ｗ−７の長さは７ビットとな
る。
【００３２】エラー検出／補正ワードは，上記の第１数
（８）のデータ・ビットを記憶するのに適したタイプ
の，他のセルの集合体ＷＰに記憶することができ，この
場合には，エラー補正によって付加的に必要となるチッ
プ・エリアが，従来における装置に比べて極端に，例え
ば，図１においては，１／８に削減される。
（８）のデータ・ビットを記憶するのに適したタイプ
の，他のセルの集合体ＷＰに記憶することができ，この
場合には，エラー補正によって付加的に必要となるチッ
プ・エリアが，従来における装置に比べて極端に，例え
ば，図１においては，１／８に削減される。
【００３３】これらエラー検出／補正ワードＷ−０・・
・Ｗ−７は，それぞれ，第３数（図１においては７）の
２進データ・ビットＥ０・・・Ｅ６を含み，他のセルの
集合体ＷＰは上記第３数に等しい第４数（図１において
は７）により構成してもよい。その場合にあっては，各
エラー検出／補正ワードＷ−０〜Ｗ−７の２進データ・
ビットは，それぞれ，他のセルの集合体ＷＰの異なるセ
ルに記憶するのが都合がよい。一番単純な選択は，図１
に示されているように，エラー検出／補正ワードＷ−０
・・・Ｗ−７のすべての２進データ・ビットＥ０を，他
のセルの集合体ＷＰの第１のセルに記憶し，第２のセル
には２進データ・ビットＥ１・・・を，というように
し，そして，第７のセルと最後のセルには２進データ・
ビットＥ６を記憶する方法である。分かりやすく言え
ば，他にも実行可能な選択がいくつもあるということで
ある。
・Ｗ−７は，それぞれ，第３数（図１においては７）の
２進データ・ビットＥ０・・・Ｅ６を含み，他のセルの
集合体ＷＰは上記第３数に等しい第４数（図１において
は７）により構成してもよい。その場合にあっては，各
エラー検出／補正ワードＷ−０〜Ｗ−７の２進データ・
ビットは，それぞれ，他のセルの集合体ＷＰの異なるセ
ルに記憶するのが都合がよい。一番単純な選択は，図１
に示されているように，エラー検出／補正ワードＷ−０
・・・Ｗ−７のすべての２進データ・ビットＥ０を，他
のセルの集合体ＷＰの第１のセルに記憶し，第２のセル
には２進データ・ビットＥ１・・・を，というように
し，そして，第７のセルと最後のセルには２進データ・
ビットＥ６を記憶する方法である。分かりやすく言え
ば，他にも実行可能な選択がいくつもあるということで
ある。
【００３４】エラー検出／補正ワードＷ−０・・・Ｗ−
７は，８つの異る多重レベル・メモリ・セルに，それぞ
れ記憶することも可能である。図１に示す例にあって
は，その容量が８ビットの２進データ・ビットであるに
もかかわらず，７番目の２進データ・ビットに対応する
情報しか記憶されないという意味で，そうしたセルは十
分には活用されていない。なぜならば，それを８番目の
２進データ・ビットに対応するエラー検出／補正ワード
の記憶に用いることも可能だからである。
７は，８つの異る多重レベル・メモリ・セルに，それぞ
れ記憶することも可能である。図１に示す例にあって
は，その容量が８ビットの２進データ・ビットであるに
もかかわらず，７番目の２進データ・ビットに対応する
情報しか記憶されないという意味で，そうしたセルは十
分には活用されていない。なぜならば，それを８番目の
２進データ・ビットに対応するエラー検出／補正ワード
の記憶に用いることも可能だからである。
【００３５】図１において，２つのセルの集合体ＣＰと
ＷＰは，１つのメモリ配列のワード・ラインＷＬに属
し，各セルＣ０・・・Ｃ（Ｎ−１）はビット・ラインＢ
Ｌ−０・・・ＢＬ−Ｎに対応し，上記エラー検出／補正
ワードＷ−０・・・Ｗ−７はこの例ではワードの長さお
よびそれらを保存するために必要なセルの数に等しい７
ラインで形成されたエラー・バスに対応するようになっ
ている。
ＷＰは，１つのメモリ配列のワード・ラインＷＬに属
し，各セルＣ０・・・Ｃ（Ｎ−１）はビット・ラインＢ
Ｌ−０・・・ＢＬ−Ｎに対応し，上記エラー検出／補正
ワードＷ−０・・・Ｗ−７はこの例ではワードの長さお
よびそれらを保存するために必要なセルの数に等しい７
ラインで形成されたエラー・バスに対応するようになっ
ている。
【００３６】また，図２においては，記憶装置は，縦横
に配列された少なくとも第１配列ＩＡのセルにより構成
されており，（図２に示されているように）その横列あ
るいは縦列毎に，少なくとも上記第２数のエラー検出／
補正ワードが与えられ，そして，（図２に示されている
ように）各横列あるいは縦列は異るセルの集合体を形成
している。
に配列された少なくとも第１配列ＩＡのセルにより構成
されており，（図２に示されているように）その横列あ
るいは縦列毎に，少なくとも上記第２数のエラー検出／
補正ワードが与えられ，そして，（図２に示されている
ように）各横列あるいは縦列は異るセルの集合体を形成
している。
【００３７】これらのエラー検出／補正ワードは，次
に，第１の配列ＩＡと同じ数の（図２に示されているよ
うに）横列あるいは縦列を有する第２の配列ＥＡに記憶
されてもよい。
に，第１の配列ＩＡと同じ数の（図２に示されているよ
うに）横列あるいは縦列を有する第２の配列ＥＡに記憶
されてもよい。
【００３８】次に，本発明に係る記憶装置について，図
２を参照して説明する。この記憶装置は，基本的には，
第１に，それぞれ，２以上の数である同じ第１数の２進
データ・ビットを記憶するのに適した，少なくとも第１
のセルの集合体ＣＰと，第２に，それぞれ，第１数に等
しい第２の数のエラー検出／補正ワードを記憶するのに
適したセルの，少なくとも対応する第２のセルの集合体
ＷＰと，により構成されており，この場合，そのワード
はそれぞれ２進データ・ビットの組み合わせと対応づけ
られており，各組み合わせは第１のセルの集合体ＣＰに
おける各セルからの１つの２進データ・ビットにより構
成されている。
２を参照して説明する。この記憶装置は，基本的には，
第１に，それぞれ，２以上の数である同じ第１数の２進
データ・ビットを記憶するのに適した，少なくとも第１
のセルの集合体ＣＰと，第２に，それぞれ，第１数に等
しい第２の数のエラー検出／補正ワードを記憶するのに
適したセルの，少なくとも対応する第２のセルの集合体
ＷＰと，により構成されており，この場合，そのワード
はそれぞれ２進データ・ビットの組み合わせと対応づけ
られており，各組み合わせは第１のセルの集合体ＣＰに
おける各セルからの１つの２進データ・ビットにより構
成されている。
【００３９】この説明の考え方は，２進データ・ビット
の組み合わせについてもあてはまるものである。
の組み合わせについてもあてはまるものである。
【００４０】図２に示した装置は，複数の記憶部（ここ
では４つ）により構成され，この記憶部は，情報記憶部
ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３と，エラー記憶部ＥＳ
０，ＥＳ１，ＥＳ２，ＥＳ３とに分かれている。各情報
記憶部は第１のセルの集合体ＣＰの３２個のセルにより
構成され，各エラー記憶部は対応する第２のセルの集合
体ＷＰの３２個のセルで構成されており，さらに，第１
に，ライン・アドレスＬＡが入力され，ライン・シグナ
ルＬ−０・・・Ｌ−３１を出力するライン・デコーダー
ＬＤと，第２に，情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，
ＤＳ３から，４グループの１２０ビット・ラインとセク
ション・アドレスＳＡが入力され，４グループのビット
・ラインのうちの一つのグループを出力する情報部デコ
ーダーＤＳＤと，第３に，エラー部ＥＳ０，ＥＳ１，Ｅ
Ｓ２，ＥＳ３から４グループの７ビット・ラインとセク
ション・アドレスＳＡを入力し，４グループのビット・
ラインのうちの一つのグループを出力するエラー部デコ
ーダーＥＳＤと，第４に，２番目にアドレスされたセル
の集合体におけるセルの内容を用いて，最初にアドレス
されたセルの集合体の内容に現れるエラーを検出／補正
して，補正された情報を発生するように動作する，デコ
ーダーＤＳＤおよびＥＳＤの出力端子に接続されたＥＣ
Ｃ手段と，第５に，補正された情報とコラム・アドレス
ＲＡが入力され，このアドレスに基づいて上記装置の出
力部Ｕに供給するために，補正された情報のうちのいく
つかを選択するのに適したコラム・デコーダーＲＤと，
から構成されている。
では４つ）により構成され，この記憶部は，情報記憶部
ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ３と，エラー記憶部ＥＳ
０，ＥＳ１，ＥＳ２，ＥＳ３とに分かれている。各情報
記憶部は第１のセルの集合体ＣＰの３２個のセルにより
構成され，各エラー記憶部は対応する第２のセルの集合
体ＷＰの３２個のセルで構成されており，さらに，第１
に，ライン・アドレスＬＡが入力され，ライン・シグナ
ルＬ−０・・・Ｌ−３１を出力するライン・デコーダー
ＬＤと，第２に，情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，
ＤＳ３から，４グループの１２０ビット・ラインとセク
ション・アドレスＳＡが入力され，４グループのビット
・ラインのうちの一つのグループを出力する情報部デコ
ーダーＤＳＤと，第３に，エラー部ＥＳ０，ＥＳ１，Ｅ
Ｓ２，ＥＳ３から４グループの７ビット・ラインとセク
ション・アドレスＳＡを入力し，４グループのビット・
ラインのうちの一つのグループを出力するエラー部デコ
ーダーＥＳＤと，第４に，２番目にアドレスされたセル
の集合体におけるセルの内容を用いて，最初にアドレス
されたセルの集合体の内容に現れるエラーを検出／補正
して，補正された情報を発生するように動作する，デコ
ーダーＤＳＤおよびＥＳＤの出力端子に接続されたＥＣ
Ｃ手段と，第５に，補正された情報とコラム・アドレス
ＲＡが入力され，このアドレスに基づいて上記装置の出
力部Ｕに供給するために，補正された情報のうちのいく
つかを選択するのに適したコラム・デコーダーＲＤと，
から構成されている。
【００４１】情報記憶部ＤＳ０，ＤＳ１，ＤＳ２，ＤＳ
３のセルは共同で情報配列ＩＡを形成し，またエラー記
憶部ＥＳ０，ＥＳ１，ＥＳ２，ＥＳ３のセルはエラー配
列ＥＡを形成している。
３のセルは共同で情報配列ＩＡを形成し，またエラー記
憶部ＥＳ０，ＥＳ１，ＥＳ２，ＥＳ３のセルはエラー配
列ＥＡを形成している。
【００４２】好適に，上記配列ＩＡとＥＡのセルはすべ
て，同じ数のデータ・ビット，すなわち，図１および図
２の場合は８を記憶するのに適している。
て，同じ数のデータ・ビット，すなわち，図１および図
２の場合は８を記憶するのに適している。
【００４３】図２に示した回路においては，各情報記憶
部ＤＳは情報配列ＩＡのサブ配列を示し，各横列は他の
第１のセルの集合体ＣＰを構成し，また，各エラー記憶
部ＥＳはエラー配列ＥＡのサブ配列を示し，各横列は他
の第２のセルの集合体ＷＰを構成し，各サブ配列ＤＳ内
の各横列毎に，すなわち，各第１のセルの集合体ＣＰ毎
に，対応する第２のセルの集合体ＷＰがあり，この両ブ
ロックの一義的な関係が図２において，両配列ＩＡとＥ
Ａの両ブロックを結ぶ，両方に矢印のついた弧状の点線
により例示されている。
部ＤＳは情報配列ＩＡのサブ配列を示し，各横列は他の
第１のセルの集合体ＣＰを構成し，また，各エラー記憶
部ＥＳはエラー配列ＥＡのサブ配列を示し，各横列は他
の第２のセルの集合体ＷＰを構成し，各サブ配列ＤＳ内
の各横列毎に，すなわち，各第１のセルの集合体ＣＰ毎
に，対応する第２のセルの集合体ＷＰがあり，この両ブ
ロックの一義的な関係が図２において，両配列ＩＡとＥ
Ａの両ブロックを結ぶ，両方に矢印のついた弧状の点線
により例示されている。
【００４４】分かりやすく言えば，この種の記憶装置の
読み出し／書き込みを行うためには，その構成に依存し
た特別の方法が必要となる。
読み出し／書き込みを行うためには，その構成に依存し
た特別の方法が必要となる。
【００４５】こうした多重レベル記憶装置において補正
情報を読み出すための本発明に係る方法は，基本的には
次のようなステップを含むものである。すなわち，第１
に，リード・アドレスを，図２におけるライン・アドレ
スＬＡと，セクション・アドレスＳＡと，コラム・アド
レスＲＡとから構成された前記記憶装置に入力する第１
のステップと，第２に，ライン・アドレスＬＡとセクシ
ョン・アドレスＳＡによって，第１のセルの集合体ＣＰ
を選択し，それを読み出す第２のステップと，第３に，
ライン・アドレスＬＡとセクション・アドレスＳＡによ
って，第２のセルの集合体ＷＰを選択し，それを読み出
す第３のステップと，第４に，第１のセルの集合体ＣＰ
の内容に現われたエラーを，第２のセルの集合体ＷＰの
内容を用いて検出／補正する第４のステップと，第５
に，補正情報を作成する第５のステップと，第６に，コ
ラム・アドレスＲＡによって，記憶装置の出力部Ｕへ供
給するための補正情報を選択する第６のステップと，を
含むものである。
情報を読み出すための本発明に係る方法は，基本的には
次のようなステップを含むものである。すなわち，第１
に，リード・アドレスを，図２におけるライン・アドレ
スＬＡと，セクション・アドレスＳＡと，コラム・アド
レスＲＡとから構成された前記記憶装置に入力する第１
のステップと，第２に，ライン・アドレスＬＡとセクシ
ョン・アドレスＳＡによって，第１のセルの集合体ＣＰ
を選択し，それを読み出す第２のステップと，第３に，
ライン・アドレスＬＡとセクション・アドレスＳＡによ
って，第２のセルの集合体ＷＰを選択し，それを読み出
す第３のステップと，第４に，第１のセルの集合体ＣＰ
の内容に現われたエラーを，第２のセルの集合体ＷＰの
内容を用いて検出／補正する第４のステップと，第５
に，補正情報を作成する第５のステップと，第６に，コ
ラム・アドレスＲＡによって，記憶装置の出力部Ｕへ供
給するための補正情報を選択する第６のステップと，を
含むものである。
【００４６】また，こうした多重レベル記憶装置に記憶
されるべき情報から補正可能な情報を書き込むための本
発明に係る方法は，基本的には，以下のステップを含む
ものである。すなわち，第１に，記憶されるべき情報を
記憶装置に入力する第１のステップと，第２に，図２に
おいて，ライン・アドレスＬＡ，セクション・アドレス
ＳＡおよびコラム・アドレスＲＡにより構成されている
書き込みアドレスを記憶装置に入力する第２のステッ
プ，第３に，書き込みアドレス，特に，図２にあって
は，コラム・アドレスＲＡによって指定される位置でセ
クション・アドレスＳＡと組み合わせられた書き込みア
ドレス，特に，図２にあっては，ライン・アドレスＬＡ
によりで示される第一のセルの集合体ＣＰにそのような
情報を記憶する第３のステップと，第４に，指定された
セルの集合体ＣＰ内におけるセルの内容からエラー検出
／補正ワードを演算する第４のステップと，第５に，書
き込みアドレス，特に，図２にあっては，セクション・
アドレスＳＡと組み合わせられたライン・アドレスＬＡ
によって示される第２のセルの集合体ＷＰのセルに演算
されたワードを記憶する第５のステップと，を含むもの
である。
されるべき情報から補正可能な情報を書き込むための本
発明に係る方法は，基本的には，以下のステップを含む
ものである。すなわち，第１に，記憶されるべき情報を
記憶装置に入力する第１のステップと，第２に，図２に
おいて，ライン・アドレスＬＡ，セクション・アドレス
ＳＡおよびコラム・アドレスＲＡにより構成されている
書き込みアドレスを記憶装置に入力する第２のステッ
プ，第３に，書き込みアドレス，特に，図２にあって
は，コラム・アドレスＲＡによって指定される位置でセ
クション・アドレスＳＡと組み合わせられた書き込みア
ドレス，特に，図２にあっては，ライン・アドレスＬＡ
によりで示される第一のセルの集合体ＣＰにそのような
情報を記憶する第３のステップと，第４に，指定された
セルの集合体ＣＰ内におけるセルの内容からエラー検出
／補正ワードを演算する第４のステップと，第５に，書
き込みアドレス，特に，図２にあっては，セクション・
アドレスＳＡと組み合わせられたライン・アドレスＬＡ
によって示される第２のセルの集合体ＷＰのセルに演算
されたワードを記憶する第５のステップと，を含むもの
である。
【００４７】この記憶装置を実現させるためには，従来
における記憶装置をインプリメントするいくつかのアー
キテクチャがあり，その結果，こうしたエラー検出／補
正セルの集合体の配置，寸法，構成およびアドレス方式
にもいろいろな方式があり，そのような方式のすべてに
より本発明に係る方法をインプリメントすることが可能
であって，したがって，各技術者は基本的な記憶アーキ
テクチャに最適な方式を選択することができる。
における記憶装置をインプリメントするいくつかのアー
キテクチャがあり，その結果，こうしたエラー検出／補
正セルの集合体の配置，寸法，構成およびアドレス方式
にもいろいろな方式があり，そのような方式のすべてに
より本発明に係る方法をインプリメントすることが可能
であって，したがって，各技術者は基本的な記憶アーキ
テクチャに最適な方式を選択することができる。
【００４８】上記のように本発明に係る具体的な実施例
を，説明の目的で示したが，本発明の真意および範囲を
逸脱せずに，種々の修正が可能であることは明らかであ
る。例えば，Ｎ＝１２８そしてＭ＝８の多重レベル記憶
装置の形成も可能である。これによって，情報記憶部Ｄ
Ｓ０，ＤＳ１，ＤＳ２およびＤＳ３は１６通りの８ビッ
ト・バイトのデータを保存する１２８ビットを含むこと
が可能になる。この場合，それぞれ８ビットＥ０−Ｅ７
を含む，エラー検出／補正ワードＷ−０，Ｗ−７を保存
するために追加の記憶セルが必要になる。このように，
本発明は特許請求の範囲以外には，技術範囲の解釈にお
いて何らの制約も受けないものである。
を，説明の目的で示したが，本発明の真意および範囲を
逸脱せずに，種々の修正が可能であることは明らかであ
る。例えば，Ｎ＝１２８そしてＭ＝８の多重レベル記憶
装置の形成も可能である。これによって，情報記憶部Ｄ
Ｓ０，ＤＳ１，ＤＳ２およびＤＳ３は１６通りの８ビッ
ト・バイトのデータを保存する１２８ビットを含むこと
が可能になる。この場合，それぞれ８ビットＥ０−Ｅ７
を含む，エラー検出／補正ワードＷ−０，Ｗ−７を保存
するために追加の記憶セルが必要になる。このように，
本発明は特許請求の範囲以外には，技術範囲の解釈にお
いて何らの制約も受けないものである。
【図面の簡単な説明】
【図１】本発明に係る複数の多重レベル・セルと，対応
するＥＣＣワードの数を示す説明図である。
するＥＣＣワードの数を示す説明図である。
【図２】本発明に係る記憶装置の構成を示すブロック図
である。
である。
ＣＰ セルの集合体 ＷＰ セル
の集合体 ＷＬ ワード・ライン Ｃ０〜Ｃ
（Ｎ−１） セル ＢＬ−０〜ＢＬ−Ｎ ビット・ライン Ｂ０〜Ｂ７ ２進データ Ｗ−０〜Ｗ−７ エラー検出／補正ワード Ｅ０〜Ｅ６ ２進データ・ビット ＬＡ ライ
ン・アドレス ＲＡ コラム・アドレス ＳＡ セク
ション・アドレス ＩＡ 第１の配列 ＥＡ 第２
の配列 Ｕ 出力部 ＥＣＣ エ
ラー検出／補正手段 ＲＤ 第３のデコーダー手段 ＤＳＤ 情
報部デコーダー ＥＳＤ エラー部デコーダー ＬＤ ライ
ン・デコーダー Ｌ−０〜Ｌ−３１ ライン・シグナル ＤＳ０〜Ｄ
Ｓ３ 情報記憶部 ＥＳ０〜ＥＳ３ エラー記憶部
の集合体 ＷＬ ワード・ライン Ｃ０〜Ｃ
（Ｎ−１） セル ＢＬ−０〜ＢＬ−Ｎ ビット・ライン Ｂ０〜Ｂ７ ２進データ Ｗ−０〜Ｗ−７ エラー検出／補正ワード Ｅ０〜Ｅ６ ２進データ・ビット ＬＡ ライ
ン・アドレス ＲＡ コラム・アドレス ＳＡ セク
ション・アドレス ＩＡ 第１の配列 ＥＡ 第２
の配列 Ｕ 出力部 ＥＣＣ エ
ラー検出／補正手段 ＲＤ 第３のデコーダー手段 ＤＳＤ 情
報部デコーダー ＥＳＤ エラー部デコーダー ＬＤ ライ
ン・デコーダー Ｌ−０〜Ｌ−３１ ライン・シグナル ＤＳ０〜Ｄ
Ｓ３ 情報記憶部 ＥＳ０〜ＥＳ３ エラー記憶部
Claims (14)
- 【請求項１】 それぞれ，２進データの同一の第１数を
記憶するのに適する少なくとも１つの，セルの集合体か
ら構成され，前記第１数が２以上の値である多重レベル
記憶装置のエラー検出／補正方法において，前記セルの
集合体毎に，前記第１数に等しい，少なくとも，エラー
検出／補正ワードの第２数が与えられ，前記エラー検出
／補正ワードは，それぞれ前記セルの集合体における各
セルの１つの２進データにより構成される，２進データ
の組み合わせと対応づけられていることを特徴とする多
重レベル記憶装置のエラー検出／補正方法。 - 【請求項２】 前記組み合わせが，１つ以上のセルの複
数の２進データにより構成されていることを特徴とする
請求項１に記載の多重レベル記憶装置のエラー検出／補
正方法。 - 【請求項３】 前記エラー検出／補正ワードが，前記組
み合わせにおける単一エラーの検出／補正を可能にする
アルゴリズムを用いて関連する組み合わせから演算され
ることを特徴とする請求項１に記載の多重レベル記憶装
置のエラー検出／補正方法。 - 【請求項４】 前記エラー検出／補正ワードが，前記２
進データの第１数を記憶するのに適するタイプの他のセ
ルの集合体に記憶されることを特徴とする請求項１に記
載の多重レベル記憶装置のエラー検出／補正方法。 - 【請求項５】 前記エラー検出／補正ワードが，２進デ
ータの第３数により構成され，前記他のセルの集合体
は，前記第３数に等しいセルの第４数により構成され，
各ワードの各２進データは，前記他のセルの集合体にお
ける異なるセルに記憶されることを特徴とする請求項４
に記載の多重レベル記憶装置のエラー検出／補正方法。 - 【請求項６】 前記多重レベル記憶装置が，横列および
縦列に配列された少なくとも，第１のマトリックスのセ
ルにより構成され，各横列および／または縦列毎に，少
なくとも，エラー検出／補正ワードの前記第２数が与え
られ，各横列および／または縦列は異なるセルの集合体
を構成することを特徴とする請求項１に記載の多重レベ
ル記憶装置のエラー検出／補正方法。 - 【請求項７】 前記エラー検出／補正ワードが，前記第
１のマトリックスと同数の横列および縦列を持つセルを
有する第２のマトリックスに記憶されることを特徴とす
る請求項６に記載の多重レベル記憶装置のエラー検出／
補正方法。 - 【請求項８】 それぞれ，２以上の値で，２進データの
同一の第１数を記憶するのに適する少なくとも１つの，
第１のセルの集合体と，少なくとも，前記第１数と等し
いエラー検出／補正ワードの第２数を記憶するのに適し
ており，前記エラー検出／補正ワードが，それぞれ前記
第１のセルの集合体における各セルの２進データにより
構成される２進データの組み合わせと関連づけられてい
る，対応する第２のセルの集合体と，から構成されてい
ることを特徴とする多重レベル記憶装置。 - 【請求項９】 前記請求項８において，少なくとも，前
記第１のセルの集合体と対応する前記第２のセルの集合
体とからなる複数の記憶部により構成され，さらに，前
記複数の記憶部内における，アドレス指定された記憶部
の第１のセルの集合体を選択してそれを読み出す第１の
デコーダー手段と，前記アドレス指定された記憶部の第
２のセルの集合体を選択してそれを読み出す第２のデコ
ーダー手段と，前記第１と第２のデコーダー手段の出力
端子に接続され，アドレス指定された第１のセルの集合
体におけるセルの内容に現われたエラーを，アドレス指
定された第２のセルの集合体の内容を用いて検出／補正
し，補正された情報を作成するエラー検出／補正手段
と，アドレスに基づいて，前記補正情報の一部を選択し
て，それを記憶装置の出力部に供給する第３のデコーダ
ー手段と，を具備することを特徴とする多重レベル記憶
装置。 - 【請求項１０】 前記第２のセルの集合体におけるセル
が，２以上の値の，２進データの同一の第１数を記憶す
るのに適していることを特徴とする請求項８に記載の多
重レベル記憶装置。 - 【請求項１１】 縦横に配列された，少なくともセルの
第１のマトリックスにより構成され，各横列および／ま
たは縦列はそれぞれ異なる第１のセルの集合体を構成し
ており，対応する第２のセルの集合体が，各横列および
／または縦列毎に配置されていることを特徴とする請求
項８に記載の多重レベル記憶装置。 - 【請求項１２】 さらに，前記第１のマトリックスと同
数の縦列および横列を持つセルの第２のマトリックスを
有し，前記エラー検出／補正ワードを記憶するのに適し
ていることを特徴とする請求項１１に記載の多重レベル
記憶装置。 - 【請求項１３】 前記請求項８〜１２の一つに記載され
た多重レベル記憶装置における補正情報の読み出し方法
において，読み出しアドレスを前記多重レベル記憶装置
に送る第１のステップと，前記アドレスに基づいて，第
１のセルの集合体のセルを選択して，それを読み出す第
２のステップと，前記アドレスに基づいて，第２のセル
の集合体のセルを選択して，それを読み出す第３のステ
ップと，前記第１のセルの集合体におけるセルの内容に
現われたエラーを，前記第２のセルの集合体におけるセ
ルの内容を用いて検出／補正する第４のステップと，補
正された情報を作成する第５のステップと，前記アドレ
スに基づいて，前記多重レベル記憶装置の出力部に供給
するための前記補正情報の一部を選択する第６のステッ
プと，を含むことを特徴とする多重レベル記憶装置にお
ける補正情報の読み出し方法。 - 【請求項１４】 前記請求項８〜１２の一つに記載され
た多重レベル記憶装置に記憶されるべき補正可能な情報
の書き込み方法において，記憶すべき情報を前記多重レ
ベル記憶装置へ送る第１のステップと，書き込みアドレ
スを前記多重レベル記憶装置へ送る第２のステップと，
前記情報を，前記アドレスにより特定された場所の，前
記アドレスにより特定された第１のセルの集合体に記憶
する第３のステップと，前記特定された第１のセルの集
合体の内容から，エラー検出／補正ワードを演算する第
４のステップと，前記演算されたワードを，前記アドレ
スにより特定された第２のセルの集合体に書き込む第５
のステップと，を含むことを特徴とする多重レベル記憶
装置における補正可能な情報の書き込み方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT948305198 | 1994-10-31 | ||
| EP94830519A EP0709776B1 (en) | 1994-10-31 | 1994-10-31 | Method for detecting and correcting an error in a multilevel memory and memory device implementing the method |
Publications (2)
| Publication Number | Publication Date |
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| JPH08297609A true JPH08297609A (ja) | 1996-11-12 |
| JP3636517B2 JP3636517B2 (ja) | 2005-04-06 |
Family
ID=8218567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28401995A Expired - Fee Related JP3636517B2 (ja) | 1994-10-31 | 1995-10-31 | 多重レベル記憶装置およびそのエラー検出／補正方法，並びに，多重レベル記憶装置における補正情報の読み出し方法および補正可能な情報の書き込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5942004A (ja) |
| EP (1) | EP0709776B1 (ja) |
| JP (1) | JP3636517B2 (ja) |
| DE (1) | DE69423104T2 (ja) |
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- 1994-10-31 DE DE69423104T patent/DE69423104T2/de not_active Expired - Fee Related
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- 1995-10-31 JP JP28401995A patent/JP3636517B2/ja not_active Expired - Fee Related
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|---|---|
| EP0709776A1 (en) | 1996-05-01 |
| US5942004A (en) | 1999-08-24 |
| JP3636517B2 (ja) | 2005-04-06 |
| EP0709776B1 (en) | 2000-02-23 |
| DE69423104D1 (de) | 2000-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040806 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040816 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041125 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |