JPH08289086A - チップアレイ組み立て方法 - Google Patents

チップアレイ組み立て方法

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JPH08289086A
JPH08289086A JP8070202A JP7020296A JPH08289086A JP H08289086 A JPH08289086 A JP H08289086A JP 8070202 A JP8070202 A JP 8070202A JP 7020296 A JP7020296 A JP 7020296A JP H08289086 A JPH08289086 A JP H08289086A
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flexible substrate
adjacent
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Kraig A Quinn
エイ.クイン クレイグ
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Xerox Corp
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Abstract

(57)【要約】 【課題】 チップ間の間隔が等しい、原稿の幅より広い
か又は等しい幅の光センサアレイを提供する。 【解決手段】 予め決められた距離だけ離間された複数
のチップを有するチップアレイを組み立てる方法が提供
されている。フレキシブル基体10が提供される。フレ
キシブル基体は作用面に対して均一に付勢され、該作用
面は凹形バウを画定して該フレキシブル基体には予め決
められた曲率半径が与えられる。複数のチップ12が接
着剤によって基体に付着し、チップが直線状に配列され
ることによって隣接チップの隣接表面の上部コーナー3
2は互いに接触する。最終的に湾曲が解除され、等しい
チップ間隔の配列が提供される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的に基体上に
マウントされる半導体チップに関する。詳細には、本発
明は半導体が基体上にマウントされる方法に関する。
【0002】
【従来の技術】フルページ幅の画像スキャナでは、小さ
な光センサの線形アレイが設けられ、該アレイは原稿の
フル幅におよび、例えば11インチ(約27.94c
m)である。これらの光センサは1インチ(約2.54
cm)当たり600個の割合で各チップ上に精密に配置
されている。原稿が線形アレイを通過すると、各光セン
サは原稿からの反射光を電気信号に変換する。原稿が線
形アレイに対して垂直に移動することによって信号のシ
ーケンスが各光センサから出力され、この信号がデジタ
ルデータに変換される。
【0003】そのように長い光センサの線形アレイを形
成する現在の好適なデザインは、比較的小さな半導体チ
ップのセットを提供することであり、各半導体チップは
補助回路デバイスと共に光センサのアレイを画定する。
普通、これらのチップは約3/4インチ(約1.905
cm)の長さであり、実質的にフルページ幅のアレイを
形成するためにはこれらのチップを20個以上端部同士
を当接して単一の光センサの線形アレイを形成する。当
接するチップは普通サポートプラットフォームにマウン
トされる。又、このサポートプラットフォームは例えば
プリントワイヤボード上に回路も含み、該回路は実際の
システムでは個々のチップ上の回路デバイスにアクセス
する。プリントワイヤボード上の比較的大きなコンダク
タと半導体チップ上の比較的小さなコンタクトパッドの
間の相互接続はワイヤボンドによって形成されることが
好ましく、プリントワイヤボードコンダクタとチップ上
のコンタクトパッドの両方に超音波で溶接される。
【0004】米国特許第5、272、113号は当接す
る複数のシリコンチップを有する光センサを形成する方
法を開示している。チップが未硬化エポキシによって基
体に付着された後、アセンブリは硬化工程の加熱の前に
低温にされる。この特許において説明されるように、当
接チップ同士間のギャップのサイズは、チップ材料の熱
膨張率と基体材料の熱膨張率の差、アレイが収容され動
作される温度範囲及びチップアレイと基体との動作温度
勾配を考慮に入れることによって決定される。又、ギャ
ップの許容可能な最大のサイズはアレイの所望の画像品
質によっても表される。
【0005】
【発明が解決しようとする課題】従って、本発明の目的
は、チップ間の間隔が等しい、原稿の幅より広いか又は
等しい幅の光センサのアレイを提供することである。
【0006】
【課題を解決するための手段】本発明に従うと、予め決
められた距離だけ互いに離間された複数のチップを有す
るチップアレイを組み立てる方法が提供されている。フ
レキシブル基体が提供される。フレキシブル基体は作用
面に対して均一に付勢され、該作用面は凹形バウを画定
して該フレキシブル基体に予め決められた曲率半径を与
える。複数のチップが接着剤によって基体に付着し、チ
ップが直線状に配列されることによって隣接チップの隣
接表面の上部コーナーは互いに接触する。
【0007】本発明の請求項1の態様では、予め決めら
れた距離だけ互いに離間された複数のチップを有するチ
ップアレイを組み立てる方法であって、フレキシブル基
体を提供するステップを有し、作用面に対してフレキシ
ブル基体を均一に付勢するステップを有し、前記作用面
は凹形に湾曲した表面を画定して前記フレキシブル基体
に予め決められた曲率半径を与え、複数のチップを接着
剤を用いて基体上に付着させ、チップを直線状に配置す
るステップを有し、それによって隣接するチップの隣接
する表面の上部コーナーが互いに接触する、ことを含
む。
【0008】本発明の請求項2の態様では、請求項1の
態様において、作用面に対するフレキシブル基体の付勢
を停止することによってチップを有する基体が再び直線
形状に戻るステップを更に有する。
【0009】本発明の請求項3の態様では、請求項1の
態様において、付着ステップは、基体上に液体接着剤の
不連続ビーズを提供するステップを有し、それによって
隣接チップ同士間の液体接着剤の蓄積を防ぐ、ことを含
む。
【0010】
【発明の実施の形態】図1は、複数の当接シリコンチッ
プ12a、12b、...12zをマウントされた基体
10を示す。図面に示されたチップ12a−12zは機
能に関しては特定されないが、該チップはそれぞれCC
Dの一部、別のタイプの感光性半導体チップ、LED
(発光ダイオード)プリントバー、インクジェット技術
に関連するチップ、又は一連の半導体チップが当接する
ように配置されることが要求される任意の他の用途を表
してもよいことが理解される。基体10上の隣接するチ
ップ12同士間の側部境界面にバックカット13が形成
されることが好ましい。バックカット13は基体10の
表面に隣接して配置される開放端を有する端部が開放さ
れた溝であり、隣接するチップと基体との間に狭いキャ
ビティを設ける。そのようなバックカットは例えば米国
特許第4、814、296号に開示されている。基体上
の当接チップのある典型的なアプリケーションでは、チ
ップ12a−12zは端部にバックカットを有する約1
7milの厚みであり、バックカットの領域における各
チップの厚みは約6milである。バックカット13に
よって形成されるキャビティは有益であり、その理由は
以下に説明されるように基体10上に配されアレイ組み
立て工程でチップの下から押し出された余分な接着剤を
受けるためである。
【0011】又、各チップ12a、12b、...12
zの上に画定されているのは、繰り返し構造体のセット
14である。本明細書中で使用されるように、 "繰り返
し構造体”は、一定の間隔を置いてチップ上に配置され
た任意のデバイス又は構造体で、規則的なパターンを形
成する。これらの構造体は、制限ではなく例示として
は、CCD、LEDのフォトサイトでもよいし、サーマ
ルインクジェットプリントヘッドの部分の毛管チャネル
又はレジスタでもよい。上記に説明されたように、普通
そのような繰り返し構造体の規則的な間隔はチップベー
スで、特に隣接チップ同士間のギャップにおいて維持さ
れることが必須である。
【0012】大部分の半導体アプリケーションにおい
て、チップ12a−12zの最も一般的な主な材料は結
晶質シリコンである。基体10を形成するのに好ましい
物質は日本のイビデン社(Ibiden Corporation) でセラ
コム(CERACOM:商品名)という商品名で市販されている
ボードであり、該ボードは普通セラミックコア及び該コ
ア上にラミネートされたガラス繊維樹脂を含む。基体1
0に適した他の材料は "FR−4”として公知のプリン
トワイヤボード材料又は比較的薄いアルミナの基体を含
む。
【0013】図2はチップ12が付着された、製造工程
のある段階の基体10を示した正面図である。図面から
分かるように、基体10は凹形に湾曲した作用面を画定
するワークピース20に対して長手方向に沿って均一に
付勢される。当該技術者には明らかであるように、この
付勢はバイス、クランプ又はバキューム(図示せず)装
置によって行われる。作用面に対する基体10の付勢に
よって基体10の上部表面(本明細書中ではチップ12
が配置される基体10の表面と定義付けられる)も凹形
に湾曲することが予想される。
【0014】基体10が作用面に対して付勢されると、
シリコンチップ12a...12zが凹形に湾曲した基
体10の表面に配置される。典型的には、チップは最初
にエポキシのような接着剤でおおよその位置に付着さ
れ、このエポキシが次の加熱工程で硬化する。付着工程
の際チップ12は基体10の凹形表面に配置され互いに
押されてアレイを形成する。基体10の表面全体は湾曲
される一方、対応するチップ12の表面は平面なままの
ため、基体10に付着するチップ12の表面は基体10
の表面形状に正確に整合しないことは明らかである。
【0015】基体10の湾曲した表面に配置される一直
線状のチップ12は互いに押し合われても該チップの上
部コーナーしか互いに触れ合わない。本発明の明細書及
び特許請求の範囲で使用されるように、基体10とほぼ
接触する表面とは逆の各チップ12の表面はチップの上
部表面と称され、チップの上部表面に沿ったコーナーは
上部コーナーと称される。この取決めは便宜上のためだ
けに使用され、アセンブリに特定のオリエンテーション
が必要であることを暗示しない。従って、一般的には、
各シリコンチップ12は、チップによって形成されたア
レイの長手方向に沿って該チップの下部コーナーでのみ
基体10の表面と接触し、該チップの上部コーナーでの
みアレイの隣接するチップに接触する。
【0016】図3は3つのシリコンチップ12a、12
b、及び12cを示した詳細な図であり、基体10がワ
ークピース20の凹形作用面に対して付勢された際に湾
曲された基体10の表面とチップの関係を詳細に示して
いる。部分の関係をより明確に例示するために余分な接
着剤を受けるために使用される図1に示されたバックカ
ット13は図3では明らかにされない。隣接するチップ
同士間に所望の間隔dを得るための本発明の技術は、そ
のようなバックカットがチップにあってもなくても有効
である。接着剤を基体10に沿って不連続ビーズ形態で
施すことによって余分な接着剤を避けることができるた
め、隣接するチップ同士間のギャップに接着剤は見られ
ない。
【0017】例えばチップ12bは下部コーナー30の
みで基体10と最も近接に接触しており、上部コーナー
32でのみ隣接するチップ12a及び12cと接触す
る。例えば、基体10の湾曲した表面上のチップ12a
及び12b同士間のギャップはほぼウェッジ形状を形成
することが注目され、チップ同士間のギャップはチップ
の下部に向かって比較的広く、いずれかのチップの上部
コーナー32でテーパ状(先細り状)となっている。ワ
ークピース20の凹形表面に対する基体10の付勢が止
められて再び元の一直線の形状に戻ると、再び一直線状
になった基体10に付着したチップは図3のようにチッ
プ同士間にウェッジ形状のギャップを持たずに平行なエ
ッジを有し、距離dだけ正確に離間されて配置され、該
距離dは基体10が湾曲される際の基体10の半分の厚
みの平面上のウェッジ投影距離である。この事実は、例
えばフルページ幅光センサアレイ又はインクジェットプ
リントヘッドのような仕上げ製品のチップ、例えば12
a及び12bの正確な間隔を提供するために使用され
る。
【0018】チップアレイの隣接するチップ同士間の正
確な間隔dを得るために、作用面の曲率が計算されてチ
ップ間の所望の間隔を得る。図3は点線で示されるベー
スラインのセットを示しており、基体10が元の一直線
状の形状に戻される際、仕上げ製品に所望の間隔を形成
するように所望の値dを得るために基体10の中央平面
の曲率半径がどのように計算されるかを示す。曲率半径
rは隣接するチップの所望の間隔d、チップの厚み、チ
ップ間の接着剤の厚み及び基体10の有効な厚みを考慮
して計算される。
【0019】"有効な厚み”とは、基体10がワークピ
ース20の凹形に湾曲した表面に対して付勢されると
き、作用表面に最も近接した基体の部分はストレッチす
る一方、作用面から離れた基体の部分は圧縮することが
できる厚みを意味する。所望の値dを得る正確な計算を
実行するためには基体10内の重要な平面は基体10の
半分の厚みの平面である。基体10の中立面より上の基
体10の部分は圧縮され、中立面より下の基体の部分は
ストレッチされることが予想される。基体及びチップの
寸法の既知の値、dの所望の値が与えられると、ワーク
ピース20の作用面の曲率半径rは以下のように計算さ
れる。
【0020】
【数1】
【0021】ここで、 r=(最終的には湾曲解除するが)一時的に与えられる
曲率半径 l=チップの長さ tc =チップの厚み ta =チップの下の接着剤の厚み ts =基体の厚み d=チップ同士間のギャップの距離である。
【0022】多くの同一チップが一つの製造工程で製造
されることが予想されるため、基体10の所望の曲率半
径を形成する単一のワークピース20を製造するだけで
よく、この単一のワークピースは製造される多数のアレ
イに対して使用することができる。基体10は同質の材
料から形成され、等しい引っ張り弾性率及び圧縮弾性率
を有するという上記の等式に基づいた予測は実際的には
常に当てはまるわけではない。基体に合成材料、例えば
セラミック部分とプラスチック部分を有する材料が使用
されれば、一時的に与えられる曲率半径rに対するチッ
プの間隔dの正確な関係は経験に基づいて決定されなけ
ればならない。しかしながら、上記の等式は所望のチッ
プの間隔dに必要である非常に優れた半径の概算を与え
ることが分かっている。
【0023】例えば、チップの構成が長手方向の長さが
15.748mmで432μmの厚みである場合、チッ
プ同士間の所望の間隔dは2μm、チップの下の接着剤
の厚みは25μmと予想され、基体10に必要な一時的
に与えられる曲率半径は以下のようになる。
【0024】
【数2】
【0025】この例では、20個のチップアレイ(31
5mm)に渡った基体の一時的に与えられる湾曲の量は
1.65mmとなる。
【0026】チップ12a...12zが基体10の表
面に付着されると、基体10はワークピース20の作用
面に対する付勢から解放される。基体は、典型的には作
用面に対する加圧が解かれると再び一直線状の形状に戻
る材料を含む。図4は基体10が解放された後、図3に
示されたものと同一の隣接するチップ12a、12b、
12cを示す。基体10が一直線状の形状に戻ると、隣
接チップの平行な隣接表面間に所望の間隔dが得られ
る。この正確且つ精密な所望の間隔は繰り返し構造体、
例えば光センサ又はインクジェットエジェクタの間隔の
関係を保つように選択されてマルチチップアレイに渡っ
た間隔の規則性を保持する。
【図面の簡単な説明】
【図1】フルページ幅の光センサアレイ又はインクジェ
ットプリントヘッドで使用されるようなチップアレイの
斜視図であり、当接シリコンチップが基体に付着されて
いる。
【図2】構成のある段階でのチップアレイの正面図であ
り、基体は凹形バウを有する作用面に対して付勢され
る。
【図3】基体が作用面に対して付勢された時の隣接する
シリコンチップの関係を示した詳細な図である。
【図4】構成の別の段階でのチップアレイの正面図であ
り、基体は作用面から解放されている。
【符号の説明】
10 基体 12a−12z チップ 20 ワークピース

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 予め決められた距離だけ互いに離間され
    た複数のチップを有するチップアレイを組み立てる方法
    であって、 フレキシブル基体を提供するステップを有し、 作用面に対してフレキシブル基体を均一に付勢するステ
    ップを有し、前記作用面は凹形に湾曲した表面を画定し
    て前記フレキシブル基体に予め決められた曲率半径を与
    え、 複数のチップを接着剤を用いて基体上に付着させ、チッ
    プを直線状に配置するステップを有し、それによって隣
    接するチップの隣接する表面の上部コーナーが互いに接
    触する、 チップアレイ組み立て方法。
  2. 【請求項2】 作用面に対するフレキシブル基体の付勢
    を停止することによってチップを有する基体が再び直線
    形状に戻るステップを更に有する、請求項1記載の方
    法。
  3. 【請求項3】 付着ステップは、基体上に液体接着剤の
    不連続ビーズを提供するステップを有し、それによって
    隣接チップ同士間の液体接着剤の蓄積を防ぐ、請求項1
    記載の方法。
JP8070202A 1995-04-03 1996-03-26 チップアレイ組み立て方法 Withdrawn JPH08289086A (ja)

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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5706176A (en) * 1996-07-22 1998-01-06 Xerox Corporation Butted chip array with beveled chips
US6266438B1 (en) 1998-09-28 2001-07-24 Xerox Corporation Architecture for color space transformation to compensate for relative chip-to-chip spectral variations on a butted full-width array sensor bar
DE10004891C2 (de) * 2000-02-04 2002-10-31 Astrium Gmbh Fokalfläche und Detektor für optoelektronische Bildaufnahmesysteme, Herstellungsverfahren und optoelektronisches Bildaufnahmesystem
DE20006642U1 (de) * 2000-04-11 2000-08-17 Agilent Technologies Inc Optische Vorrichtung
US6543880B1 (en) * 2000-08-25 2003-04-08 Hewlett-Packard Company Inkjet printhead assembly having planarized mounting layer for printhead dies
US6812564B1 (en) * 2000-09-05 2004-11-02 Hewlett-Packard Development Company, L.P. Monolithic common carrier
US6502926B2 (en) * 2001-01-30 2003-01-07 Lexmark International, Inc. Ink jet semiconductor chip structure
US6409307B1 (en) * 2001-02-14 2002-06-25 Hewlett-Packard Company Coplanar mounting of printhead dies for wide-array inkjet printhead assembly
US6610972B2 (en) * 2001-06-27 2003-08-26 Xerox Corporation System for compensating for chip-to-chip gap widths in a multi-chip photosensitive scanning array
US6752888B2 (en) 2001-12-12 2004-06-22 Xerox Corporation Mounting and curing chips on a substrate so as to minimize gap
US6884663B2 (en) * 2002-01-07 2005-04-26 Delphon Industries, Llc Method for reconstructing an integrated circuit package using lapping
US6813828B2 (en) 2002-01-07 2004-11-09 Gel Pak L.L.C. Method for deconstructing an integrated circuit package using lapping
US7117588B2 (en) * 2002-04-23 2006-10-10 Ge Medical Systems Global Technology Company, Llc Method for assembling tiled detectors for ionizing radiation based image detection
US6791072B1 (en) * 2002-05-22 2004-09-14 National Semiconductor Corporation Method and apparatus for forming curved image sensor module
US6881943B1 (en) * 2002-10-28 2005-04-19 National Semiconductor Corporation Convex image sensor and method of forming the sensor
US6759277B1 (en) * 2003-02-27 2004-07-06 Sharp Laboratories Of America, Inc. Crystalline silicon die array and method for assembling crystalline silicon sheets onto substrates
JP4487495B2 (ja) * 2003-04-24 2010-06-23 コニカミノルタホールディングス株式会社 インクジェットプリンタ
US7399274B1 (en) * 2003-08-19 2008-07-15 National Semiconductor Corporation Sensor configuration for a capsule endoscope
JP4620515B2 (ja) * 2005-04-11 2011-01-26 ルネサスエレクトロニクス株式会社 インターポーザおよびそれを用いた半導体装置、ならびに半導体装置の製造方法
US9041851B2 (en) * 2005-11-15 2015-05-26 The Trustees Of Princeton University Organic electronic detectors and methods of fabrication
US7507944B1 (en) * 2006-06-27 2009-03-24 Cypress Semiconductor Corporation Non-planar packaging of image sensor
US7858493B2 (en) * 2007-02-23 2010-12-28 Finisar Corporation Cleaving edge-emitting lasers from a wafer cell
KR101378418B1 (ko) * 2007-11-01 2014-03-27 삼성전자주식회사 이미지센서 모듈 및 그 제조방법
US7877876B2 (en) * 2008-08-19 2011-02-01 Silverbrook Research Pty Ltd Method of attaching integrated circuits to a carrier
US7979979B2 (en) * 2008-08-19 2011-07-19 Silverbrook Research Pty Ltd Clamp assembly for an assembler of integrated circuitry on a carrier
US8296937B2 (en) * 2008-08-19 2012-10-30 Silverbrook Research Pty Ltd Wafer positioning system
US20100043214A1 (en) * 2008-08-19 2010-02-25 Silverbrook Research Pty Ltd Integrated circuit dice pick and lift head
US20100047962A1 (en) * 2008-08-19 2010-02-25 Silverbrook Research Pty Ltd Multi-chip printhead assembler
US8701276B2 (en) * 2008-08-19 2014-04-22 Zamtec Ltd Placement head for a die placing assembly
US20100047053A1 (en) * 2008-08-19 2010-02-25 Silverbrook Research Pty Ltd Die picker for picking printhead die from a wafer
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US8742527B2 (en) * 2011-09-27 2014-06-03 Kabushiki Kaisha Toshiba Solid state imaging device, solid state imaging element, portable information terminal device and method for manufacturing the solid state imaging element
US8742325B1 (en) * 2013-07-31 2014-06-03 Google Inc. Photodetector array on curved substrate
US9362256B2 (en) * 2014-10-08 2016-06-07 Dyi-chung Hu Bonding process for a chip bonding to a thin film substrate
DE102015110767A1 (de) * 2015-07-03 2017-01-05 Valeo Schalter Und Sensoren Gmbh Detektoreinheit für eine optische Sensorvorrichtung
US10955530B2 (en) 2016-12-23 2021-03-23 Cepton Technologies, Inc. Systems for vibration cancellation in a lidar system
KR102051957B1 (ko) * 2017-11-13 2019-12-04 주식회사 토비스 곡면 디텍터의 제조방법
FR3119704B1 (fr) * 2021-02-09 2023-06-23 Thales Sa Architecture pour plan focal

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3811186A (en) * 1972-12-11 1974-05-21 Ibm Method of aligning and attaching circuit devices on a substrate
US4814296A (en) * 1987-08-28 1989-03-21 Xerox Corporation Method of fabricating image sensor dies for use in assembling arrays
US5043296A (en) * 1988-03-15 1991-08-27 Siemens Aktiengesellschaft Method of manufacturing LED rows using a temporary rigid auxiliary carrier
JPH01293799A (ja) * 1988-05-23 1989-11-27 Matsushita Electric Ind Co Ltd 超音波探触子およびその製造方法
JPH0277143A (ja) * 1988-09-13 1990-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5093708A (en) * 1990-08-20 1992-03-03 Grumman Aerospace Corporation Multilayer integrated circuit module
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5153421A (en) * 1991-11-04 1992-10-06 Xerox Corporation Architecture for analog and digital image sensor arrays
US5272113A (en) * 1992-11-12 1993-12-21 Xerox Corporation Method for minimizing stress between semiconductor chips having a coefficient of thermal expansion different from that of a mounting substrate
US5318926A (en) * 1993-02-01 1994-06-07 Dlugokecki Joseph J Method for packaging an integrated circuit using a reconstructed plastic package
US5286679A (en) * 1993-03-18 1994-02-15 Micron Technology, Inc. Method for attaching a semiconductor die to a leadframe using a patterned adhesive layer

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