JPH0828832B2 - Horizontal sync signal regeneration circuit - Google Patents
Horizontal sync signal regeneration circuitInfo
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- JPH0828832B2 JPH0828832B2 JP22054185A JP22054185A JPH0828832B2 JP H0828832 B2 JPH0828832 B2 JP H0828832B2 JP 22054185 A JP22054185 A JP 22054185A JP 22054185 A JP22054185 A JP 22054185A JP H0828832 B2 JPH0828832 B2 JP H0828832B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、液晶パルス等のドット構成からなる表示装
置を複合映像信号により駆動するのに適した水平同期信
号再生回路に関する。TECHNICAL FIELD The present invention relates to a horizontal synchronizing signal reproducing circuit suitable for driving a display device having a dot configuration such as liquid crystal pulses with a composite video signal.
（従来技術） ゲーム機やパーソナルコンピュータ等は、テレビジョ
ン受像機をデイスプレイ装置に使用する関係上、映像信
号、水平同期信号、及び垂直同期信号が複合した、いわ
ゆる複合映像信号をデイスプレイ駆動信号として出力す
るように構成されている。(Prior Art) A game machine, a personal computer, or the like outputs a so-called composite video signal, which is a composite of a video signal, a horizontal synchronization signal, and a vertical synchronization signal, as a display drive signal because a television receiver is used as a display device. Is configured to.
すなわち、第５図に示したように、テレビジョン受像機
に定められている１水平走査期間を持つ第１のパルス信
号（Ｉ）と１フレーム走査期間を持つ第２のパルス信号
（II）とを同図（ロ）に示す排他的論理和ゲートＢに入
力して合成し、目的とする複合映像信号（III）を形成
している。That is, as shown in FIG. 5, a first pulse signal (I) having one horizontal scanning period and a second pulse signal (II) having one frame scanning period defined in the television receiver are provided. Are input to the exclusive OR gate B shown in FIG. 7B and are combined to form a target composite video signal (III).
ところで、前述の複合映像信号を出力するコンピュー
タからの信号をマトリックス駆動される液晶パルス等の
ドット表示形式のディスプレイ装置に表示する場合に
は、水平走査信号の前縁を基準として画像メモリを駆動
する関係上、垂直同期信号の前後において短い周期で水
平走査信号の変化する不規則部分（同図符号Ａ）がメモ
リ駆動を混乱させ、表示画像に乱れを引起すという問題
がある。By the way, in the case of displaying a signal from a computer which outputs the above-mentioned composite video signal on a display device of a dot display format such as a matrix-driven liquid crystal pulse, the image memory is driven with the leading edge of the horizontal scanning signal as a reference. As a result, there is a problem that an irregular portion (reference numeral A in the figure) in which the horizontal scanning signal changes in a short cycle before and after the vertical synchronizing signal disturbs the memory driving and causes disorder in the display image.
（目的） 本発明はこのような問題に鑑み、一貫した水平同期信
号を発生することができる水平同期信号再生回路を提供
することを目的とする。(Object) In view of such a problem, an object of the present invention is to provide a horizontal sync signal reproducing circuit capable of generating a consistent horizontal sync signal.
（問題点を解決する為の手段） 本発明の同期信号再生回路は、 複合映像信号から分離され水平同期信号及び垂直同期
信号より成る複合同期信号に基づいて水平同期信号を再
生する回路であって、 入力信号と出力信号の位相差に応じた周波数で発振す
る発振器を備え、該発振器の出力信号を分周すること
で、入力信号の位相の変動に追従してパルス信号を出力
するフェイズ・ロックド・ループ手段と、 前記垂直同期信号が活性化されていない期間における
前記水平同期信号の開始に対応した前記複合同期信号の
変化により起動され、前記水平同期信号の１周期の終了
直前にカウントアップ信号を出力するマスク用カウンタ
と、前記垂直同期信号が活性化されていない期間におけ
る前記水平同期信号の開始に対応した前記複合同期信号
の変化に同期して出力信号を第１レベルとするものであ
って、前記マスク用カウンタの起動時点から前記カウン
トアップ信号が出力されるまでは前記出力信号を第１レ
ベルに保持し、前記マスク用カウンタから前記カウント
アップ信号が出力されると前記出力信号を前記第１レベ
ルの反転である第２レベルに変化させる第１保持回路と
を有し、前記第１保持回路の前記出力信号を内部同期信
号として出力する同期信号出力手段と、 前記第１保持回路の前記出力信号が前記第１レベルか
ら前記第２レベルに変化する際に前記複合同期信号が所
定レベルであることにより起動され、前記垂直同期信号
の開始から終了までの期間に相当する期間の経過後カウ
ントアップ信号を出力する自走期間設定カウンタと、前
記第１保持回路の前記出力信号が前記第１レベルから前
記第２レベルに変化する際に前記複合同期信号のレベル
に対応したレベルの制御信号を出力するものであって、
前記自走期間設定カウンタの起動時点から前記カウント
アップ信号が出力されるまでは、前記制御信号を同一レ
ベルに保持し、前記自走期間設定カウンタから前記カウ
ントアップ信号が出力されることにより前記制御信号を
反転させる第２保持回路とを有し、前記第１保持回路の
前記出力信号が前記第１レベルから前記第２レベルに変
化する際の前記複合同期信号のレベルにより前記垂直同
期信号の開始近傍の時点を検出し、該検出時点から前記
垂直同期信号の終了近傍の時点までの期間を、自走期間
として検出する自走期間検出手段と、 前記第２保持回路から出力される前記制御信号 に基づき、前記検出された自走期間内においては、前記
内部同期信号を入力信号とすることなく、前記フェイズ
・ロックド・ループ手段の前記発振器を自走させ、前記
自走期間以外においては、前記内部同期信号を入力信号
として前記フェイズ・ロックド・ループ手段を動作させ
るPLL制御手段と を備えることを要旨とする。(Means for Solving Problems) A sync signal reproducing circuit of the present invention is a circuit for reproducing a horizontal sync signal based on a composite sync signal which is separated from a composite video signal and includes a horizontal sync signal and a vertical sync signal. , A phase-locked device that includes an oscillator that oscillates at a frequency that corresponds to the phase difference between the input signal and the output signal, and that divides the output signal of the oscillator to output a pulse signal that follows the fluctuation in the phase of the input signal. A loop means and a count-up signal which is activated by a change in the composite synchronizing signal corresponding to the start of the horizontal synchronizing signal in a period in which the vertical synchronizing signal is not activated, and which is performed immediately before the end of one cycle of the horizontal synchronizing signal. And a masking counter for outputting a change in the composite sync signal corresponding to the start of the horizontal sync signal in a period in which the vertical sync signal is not activated. The output signal is synchronously set to the first level, and the output signal is held at the first level from the time when the mask counter is activated until the count-up signal is output, A first holding circuit that changes the output signal to a second level that is an inversion of the first level when the count-up signal is output, and the output signal of the first holding circuit is used as an internal synchronization signal. Sync signal output means for outputting, and the vertical sync signal activated when the composite sync signal is at a predetermined level when the output signal of the first holding circuit changes from the first level to the second level. Of the self-running period setting counter that outputs a count-up signal after a period corresponding to the period from the start to the end of the first holding circuit, and the output signal of the first holding circuit Outputting a control signal of a level corresponding to the level of the composite synchronizing signal when changing from a bell to the second level,
The control signal is held at the same level from the time when the free-running period setting counter is activated until the count-up signal is output, and the control is performed by outputting the count-up signal from the free-running period setting counter. A second holding circuit that inverts a signal, and starts the vertical synchronizing signal according to the level of the composite synchronizing signal when the output signal of the first holding circuit changes from the first level to the second level. Free-running period detection means for detecting a time point in the vicinity and detecting a period from the detection time point to a time point near the end of the vertical synchronization signal as a free-running period; and the control signal output from the second holding circuit. On the basis of the above, within the detected free-running period, the oscillator of the phase locked loop means is automatically driven without using the internal synchronization signal as an input signal. Is allowed, except in the self period is summarized in that and a PLL control means for operating the phase locked loop means said internal synchronizing signal as an input signal.
（作用） 本発明では、複合同期信号に、水平同期信号の周期内
で反転部分が存在するとき、反転部分を除いた信号を内
部同期信号として出力する。従って、内部同期信号に
は、垂直同期信号の変化に起因して複合同期信号に存在
する不規則な信号部分が存在しない。(Operation) In the present invention, when the composite synchronizing signal has an inverted portion within the period of the horizontal synchronizing signal, the signal excluding the inverted portion is output as the internal synchronizing signal. Therefore, the internal sync signal does not have an irregular signal portion that is present in the composite sync signal due to the change in the vertical sync signal.
しかも、垂直同期信号の開始近傍の時点から、垂直同
期信号の終了近傍の時点までを自走期間として検出し、
この自走期間内においては、内部同期信号を入力信号と
することなくフェイズ・ロックド・ループ手段の発振器
を自走させる。この結 果、この期間では、複合同期信号の如何を問わず、発振
器の自走周波数で決まる周期の水平同期信号が得られ
る。得られる水平同期信号は、水平走査期間と連続性を
維持した信号となる。Moreover, from the time point near the start of the vertical sync signal to the time point near the end of the vertical sync signal is detected as the free-running period,
During this free-running period, the oscillator of the phase locked loop means is free-running without using the internal synchronizing signal as an input signal. As a result, during this period, a horizontal sync signal having a cycle determined by the free-running frequency of the oscillator is obtained regardless of the composite sync signal. The obtained horizontal synchronizing signal is a signal that maintains continuity with the horizontal scanning period.
一方、この自走期間以外においては、内部同期信号を
入力信号としてフェイズ・ロックド・ループ手段を動作
させる。内部同期信号には、垂直同期信号の切り替わり
に起因する不規則部が存在しないから、フェイズ・ロッ
クド・ループ手段の出力信号は、そのまま水平同期信号
として扱うことができる。このように本発明によれば、
垂直同期信号の切り替わりの前後において短い周期で水
平走査信号が変化する不規則部分でも、乱れのない水平
同期信号が得られる。On the other hand, during the period other than the self-running period, the phase locked loop means is operated by using the internal synchronizing signal as an input signal. Since the internal synchronizing signal does not have an irregular portion due to the switching of the vertical synchronizing signal, the output signal of the phase locked loop means can be directly treated as the horizontal synchronizing signal. Thus, according to the present invention,
Even in an irregular portion where the horizontal scanning signal changes in a short cycle before and after the switching of the vertical synchronizing signal, a horizontal synchronizing signal without disturbance can be obtained.
（実施例） そこで、以下に本発明の詳細を図示した実施例に基づ
いて説明する。(Embodiment) Therefore, the details of the present invention will be described below based on an illustrated embodiment.
第１図は、本発明の一実施例を示すものであって、図
中符号１は、複合映像信号から同期信号を分離する同期
信号分離回路で、比較器1a、アナログスイッチ1b、電圧
保持器1c、及びレベル設定器1dからなり、入力された複
合映像信号をその平均電位を零電位にして交番成分を出
力する信号抽出回路２からの複合同期信号の負のピーク
レベルをアナログスイッチ1bを介して電圧保持器1cに入
力する一方、このピークレベルをレベル調整器1dにより
若干零電位側にシフトさせて基準値として比較器1aの入
力し、複合映像信号のレベル変動や温度変動に拘りなく
正確に同期信号を検出するように構成されている。３
は、第1J−Ｋフリップフロップで、クロック端子CK1に
は同期信号分離回路１からの信号がインバータ４を介し
て入力し、リセット端子R1には後述する第１カウンタ５
からのカウントアップ信号が入力している。５は、前述
の第１カウンタで、クロックパルス発振器６からのクロ
ックパルスが入力し、１水平走査期間より若干短目、例
えば0.95Hに相当する計数内容となった時点でカウント
アップ信号を出力して第1J−Ｋフリップフロップ３をリ
セットするものである。７は、第2J−Ｋフリップフロッ
プで、J2端子には同期信号分離回路１からの複合同期信
号が、クロック端子CK2には第1J−Ｋフリップフロップ
３のQ1端子の出力が、リセット端子R2には後述する第２
カウンタ８からの信号が入力している。８は、前述の第
２カウンタで、クロックパルス発振器６からのクロック
信号が入力し、垂直走査期間に相当する計数内容となっ
た時点でカウントアップ信号を出力して第2J−Ｋフリッ
プフロップ７をリセットするものである。９は、位相比
較器でＲ端子には第1J−Ｋフリップフロップ３からの
１端子からの出力、つまり立下り時点が水平同期信号の
前縁に一致する信号が、Ｖ端子には後述する電圧制御発
振器12および分周器13からの信号が入力している。10
は、ゲートで、第２フリップフロップのQ2からの信号の
立下り時にONになって、位相比較器９からの信号を出力
するものである。11は、電圧保持器をなすコンデンサ
で、水平走査期間における電圧レベルを保持するもので
ある。12は、前述の電圧制御発振器で、ゲート10がONの
とき水平同期信号の立下り時の位相に一致するパルス信
号を出力し、またゲート10がOFFのときに電圧保持器11
の電圧に基づいて自走、つまりフリーランするように構
成されている。なお、図中符号13は、電圧制御発振器12
からの信号を水平同期信号に一致する周波数に分周して
端子14から水平同期信号を出力する分周器を示す。FIG. 1 shows an embodiment of the present invention, in which reference numeral 1 is a sync signal separation circuit for separating a sync signal from a composite video signal, which is a comparator 1a, an analog switch 1b, a voltage holder. 1c, and a level setter 1d, the negative peak level of the composite sync signal from the signal extraction circuit 2 which outputs an alternating component with the average potential of the input composite video signal set to zero potential is output via the analog switch 1b. While inputting the voltage to the voltage holder 1c, the peak level is slightly shifted to the zero potential side by the level adjuster 1d and input to the comparator 1a as a reference value, which is accurate regardless of the level fluctuation and temperature fluctuation of the composite video signal. Is configured to detect a sync signal. Three
Is a first J-K flip-flop, the signal from the sync signal separation circuit 1 is input to the clock terminal CK 1 through the inverter 4, and the reset terminal R 1 is a first counter 5 to be described later.
The count-up signal from is input. Reference numeral 5 is the above-mentioned first counter, which outputs a count-up signal when the clock pulse from the clock pulse oscillator 6 is input and the count content is slightly shorter than one horizontal scanning period, for example, 0.95H. The first JK flip-flop 3 is reset. 7 is a second JK flip-flop, which resets the composite sync signal from the sync signal separation circuit 1 to the J 2 terminal and the output of the Q 1 terminal of the 1st JK flip-flop 3 to the clock terminal CK 2. The terminal R 2 has a second
The signal from the counter 8 is input. Reference numeral 8 is the above-mentioned second counter, which outputs the count-up signal when the clock signal from the clock pulse oscillator 6 is input and when the count content corresponding to the vertical scanning period is reached, and the second J-K flip-flop 7 is output. It is to reset. Reference numeral 9 is a phase comparator which is connected to the R terminal from the first JK flip-flop 3.
An output from one terminal, that is, a signal whose falling time point coincides with the leading edge of the horizontal synchronizing signal, and a signal from a voltage controlled oscillator 12 and a frequency divider 13 described later are input to the V terminal. Ten
Is a gate which is turned on when the signal from Q 2 of the second flip-flop falls and outputs the signal from the phase comparator 9. Reference numeral 11 denotes a capacitor which forms a voltage holder and holds the voltage level in the horizontal scanning period. Reference numeral 12 is the voltage-controlled oscillator described above, which outputs a pulse signal that coincides with the falling phase of the horizontal synchronizing signal when the gate 10 is ON, and the voltage holder 11 when the gate 10 is OFF.
It is configured to self-run, that is, to free run based on the voltage of. In the figure, reference numeral 13 is a voltage controlled oscillator 12
2 shows a frequency divider that divides the signal from (1) to a frequency that matches the horizontal synchronizing signal and outputs the horizontal synchronizing signal from the terminal 14.
位相比較器9,ゲート10,コンデンサ11,電圧制御発振器
12,分周器13からなるフェーズ・ロックド・ループ回路
（以下、PLL回路とも呼ぶ）の概略について説明する。P
LL回路は、位相比較回路９の２つの入力端子R,Vに入力
する信号の位相差を検出し、位相差に比例したパルス幅
の信号を出力する。ここでは、端子Ｒに入力されている
信号に対して端子Ｖに入力される信号の位相が遅れるに
従って、位相比較回路９の出力信号のパルス幅が広くな
るよう構成されている。この信号は、ゲート10が開いて
いる時には、ゲート10から出力され、コンデンサ11を充
電してその両端の電位を、位相差が大きければ高くし、
位相差が小さければ低くする。Phase comparator 9, gate 10, capacitor 11, voltage controlled oscillator
An outline of a phase-locked loop circuit (hereinafter, also referred to as a PLL circuit) including the frequency divider 12 and the frequency divider 13 will be described. P
The LL circuit detects the phase difference between the signals input to the two input terminals R and V of the phase comparison circuit 9, and outputs a signal having a pulse width proportional to the phase difference. Here, the pulse width of the output signal of the phase comparison circuit 9 becomes wider as the phase of the signal input to the terminal V lags behind the signal input to the terminal R. This signal is output from the gate 10 when the gate 10 is open, charges the capacitor 11 and increases the potential across the capacitor 11 if the phase difference is large,
If the phase difference is small, lower it.
電圧制御発振器12は、このコンデンサ11の両端の電圧
に比例した周波数で発振するから、位相差が大きい場合
には発振周波数は高くなり、分周器13により分周されて
得られる信号の周期は短くなる。この結果、位相比較器
９の端子Ｖに入力される信号の位相は、端子Ｒに入力さ
れる信号に対して速められ、両者の位相差はしだいに解
消される。Since the voltage controlled oscillator 12 oscillates at a frequency proportional to the voltage across the capacitor 11, the oscillation frequency becomes high when the phase difference is large, and the period of the signal obtained by frequency division by the frequency divider 13 is It gets shorter. As a result, the phase of the signal input to the terminal V of the phase comparator 9 is accelerated with respect to the signal input to the terminal R, and the phase difference between the two is gradually eliminated.
一方、このPLL回路では、ゲート10の他の入力端子が
ハイレベル（Ｈレベル）、即ちゲート10が閉じられた状
態になっていれば、電圧保持器であるコンデンサ11に対
する新たな充放電は行なわれないから、電圧制御発振器
12の発振周波数は調整されることがなく、PLL回路は、
いわゆるフリーラン（自走状態）となる。On the other hand, in this PLL circuit, if the other input terminal of the gate 10 is at a high level (H level), that is, the gate 10 is in a closed state, new charging / discharging of the capacitor 11 as a voltage holder is performed. Voltage controlled oscillator
The oscillation frequency of 12 is not adjusted, and the PLL circuit
It is a so-called free run (self-running state).
次に、このように構成した装置の動作を第２図に示し
た波形図に基づいて説明する。まず、垂直同期信号がア
クティブ（Ｌレベル）となるまでの期間について説明す
る。Next, the operation of the device configured as described above will be described based on the waveform diagram shown in FIG. First, the period until the vertical synchronizing signal becomes active (L level) will be described.
入力端子15に複合映像信号が入力すると、同期信号分
離回路１から複合映像信号中の複合同期信号が出力す
る。この同期信号をインバータ４により反転した信号を
クロック端子CK1に受けた第1J−Ｋフリップフロップ３
は、入力してきた信号の前縁に一致した立上りを持つ信
号をQ1端子から、また立下りを持つ信号を１端子から
出力する。第1J−Ｋフリップフロップ３の１端子から
の立下り信号は、第１カウンタ５に入力してクロックパ
ルスの計数を開始させる。このとき、第2J−Ｋフリップ
フロップ７は、状態を変化させずそのQ2端子をＬレベ
ル、２端子をＨレベルに保持する。この結果、第２カ
ウンタ８はリセット状態に、ゲート10は開いた状態に、
保たれる。ゲート10が開けば、位相比較器９−電圧制御
発振器12−分周器13からなるフェイズ・ロックド・ルー
プが形成される。これにより、位相比較器９は、第1J−
Ｋフリップフロップ３の１端子及び分周器13を介して
入力する電圧制御発振器12からの信号との位相差信号を
ゲート10を介して電圧制御発振器12に出力する一方、電
圧制御発振器12は、この位相差信号を受けて第1J−Ｋフ
リップフロップ３の１端子出力、つまり水平同期信号
の前縁に一致して立下るタイミングを持つパルス信号を
出力し、これを液晶パネル駆動用の水平同期信号として
端子14に出力する。When the composite video signal is input to the input terminal 15, the sync signal separating circuit 1 outputs the composite sync signal in the composite video signal. The first JK flip-flop 3 receiving the signal obtained by inverting this synchronization signal by the inverter 4 at the clock terminal CK 1.
Outputs a signal having a rising edge corresponding to the leading edge of the input signal from the Q 1 terminal and a signal having a falling edge from the 1 terminal. The falling signal from the first terminal of the first JK flip-flop 3 is input to the first counter 5 to start counting clock pulses. At this time, the second J-K flip-flop 7 maintains its Q 2 terminal at L level and its 2 terminal at H level without changing its state. As a result, the second counter 8 is in the reset state, the gate 10 is in the open state,
To be kept. When the gate 10 is opened, a phase locked loop composed of the phase comparator 9-voltage controlled oscillator 12-divider 13 is formed. As a result, the phase comparator 9 moves the first J-
While outputting the phase difference signal from the signal from the voltage controlled oscillator 12 input via the 1 terminal of the K flip-flop 3 and the frequency divider 13 to the voltage controlled oscillator 12 via the gate 10, the voltage controlled oscillator 12 Receiving this phase difference signal, it outputs the 1- terminal output of the first JK flip-flop 3, that is, a pulse signal having a falling timing that coincides with the leading edge of the horizontal synchronizing signal, and outputs this as a horizontal synchronizing signal for driving the liquid crystal panel. Output as a signal to terminal 14.
このようにして、水平同期信号の前縁から0.95水平期
間が経過、つまり水平帰線期間内に入ると、第１カウン
タ５が設定値に達して第1J−Ｋフリップフロップ３をリ
セットする。これにより第1J−Ｋフリップフロップ３
は、反転してQ1端子からの信号が立下り、同時に１端
子からの信号が立上って第１カウンタ５をリセット状態
におく。このようにして、複合同期信号中の水平同期信
号の前縁が再び入力すると、第1J−Ｋフリップフロップ
３は、再び反転してセット状態となって上述の過程に入
る。以下、水平同期信号が入力するたびにこのような過
程を繰返しながら水平同期信号の前縁に一致するタイミ
ングを持ったパルス信号を外部機器に出力する。In this way, when 0.95 horizontal period has passed from the leading edge of the horizontal synchronizing signal, that is, within the horizontal blanking period, the first counter 5 reaches the set value and resets the first JK flip-flop 3. As a result, the first JK flip-flop 3
Is inverted and the signal from the Q 1 terminal falls, and at the same time, the signal from the 1 terminal rises and puts the first counter 5 in the reset state. In this way, when the leading edge of the horizontal synchronizing signal in the composite synchronizing signal is input again, the first JK flip-flop 3 is inverted again to be in the set state and the above-mentioned process is started. Hereinafter, each time a horizontal synchronizing signal is input, a pulse signal having a timing coincident with the leading edge of the horizontal synchronizing signal is output to an external device by repeating the above process.
このようにしてフレーム内の最後の水平同期信号（第
２図Ｄ）が入力したときも、第1J−Ｋフリップフロップ
３はセット状態となって、そのQ1端子の信号が立上り、
第１カウンタ５がクロックパルスの計数を開始する。こ
の計数動作の期間中に垂直同期信号が出力されて複合同
期信号が一旦、立下った後、再びＨレベルに立上がると
いう不規則な変化を起す（図中符号Ｃ）。しかしながら
第１カウンタ５は、フレーム内最後の水平同期信号の前
縁からの計数動作を継続していて第1J−Ｋフリップフロ
ップ３をセット状態に保持しているため、第1J−Ｋフリ
ップフロップ３は引続いて入力する複合同期信号の立上
りによっては状態変化を起すことができず、Ｑ端子から
Ｈレベル信号を依然として出力する。Thus, even when the last horizontal synchronizing signal in the frame (FIG. 2D) is input, the first JK flip-flop 3 is in the set state and the signal at its Q 1 terminal rises,
The first counter 5 starts counting clock pulses. During the period of this counting operation, the vertical synchronizing signal is output and the composite synchronizing signal once falls and then rises to the H level again, causing an irregular change (reference numeral C in the figure). However, since the first counter 5 continues the counting operation from the leading edge of the last horizontal synchronization signal in the frame and holds the first JK flip-flop 3 in the set state, the first JK flip-flop 3 The state change cannot be caused by the rise of the composite synchronizing signal that is subsequently input, and the H level signal is still output from the Q terminal.
即ち、第1J−Ｋフリップフロップ３の１端子は、垂
直同期信号の変化に起因して複合同期信号に含まれる不
規則な変化が除去された信号（内部同期信号と呼ぶも
の）となっているのである。これにより垂直同期信号出
力時の前後における複合同期信号が１水平同期期間より
短い時間内に立上り、立下りを繰返しても、端子14から
は信号が出力されない。このようにして、フレーム内に
おける最後の水平同期信号の立上がり時点から0.95H経
過すると、第１カウンタ５から信号が出力して第1J−Ｋ
フリップフロップ３が反転してリセットされる。That is, one terminal of the first J-K flip-flop 3 is a signal (referred to as an internal sync signal) from which the irregular change contained in the composite sync signal due to the change of the vertical sync signal is removed. Of. As a result, no signal is output from the terminal 14 even if the composite synchronizing signal before and after the vertical synchronizing signal is output rises and falls repeatedly within a time shorter than one horizontal synchronizing period. Thus, when 0.95H has passed from the rising edge of the last horizontal synchronizing signal in the frame, the signal is output from the first counter 5 and the first JK signal is output.
The flip-flop 3 is inverted and reset.
ところで、この垂直同期信号が出力されている期間に
おいて第1J−Ｋフリップフロップ３がリセットされる
と、第2J−Ｋフリップフロップ７のクロック端子CK2
が、Ｌレベルに落ちる。この時点では、第2J−Ｋフリッ
プフロップ７のJ2端子はそれまでと異なりＨレベルとな
っているから、第2J−Ｋフリップフロップ７は、その出
力を反転し、Q2端子からＨレベル信号を出力する。この
ため、ゲート10は、ONからOFFに切り替わって、第1J−
Ｋフリップフロップ３の１端子から出力されている同
期信号に関連する信号と電圧制御発振器12および分周器
13の出力との比較信号が、電圧制御発振器12に入力する
のを阻止する。これにより、位相比較器９−電圧制御発
振器12−分周器13からなるフェイズ・ロックド・ループ
が解除されて、電圧制御発振器12は自走状態に切り換わ
る。By the way, when the first JK flip-flop 3 is reset while the vertical synchronizing signal is being output, the clock terminal CK2 of the second JK flip-flop 7 is reset.
But falls to L level. At this point, the J2 terminal of the second J-K flip-flop 7 is at the H level unlike before, so the second J-K flip-flop 7 inverts its output and outputs the H level signal from the Q2 terminal. To do. Therefore, the gate 10 switches from ON to OFF, and the first J-
A signal related to the synchronizing signal output from one terminal of the K flip-flop 3, the voltage-controlled oscillator 12, and the frequency divider.
The comparison signal with the output of 13 blocks input to the voltage controlled oscillator 12. As a result, the phase locked loop consisting of the phase comparator 9-the voltage controlled oscillator 12-the frequency divider 13 is released, and the voltage controlled oscillator 12 switches to the free-running state.
このとき、電圧制御発振器12の発振周波数は、コンデ
ンサ11の両端電圧に比例する。同時に第2J−Ｋフリップ
フロップ７が２端子からＬレベル信号を出力して、第
２カウンタ８が計数を開始する。この電圧制御発振器12
の自走により電圧保持器11にチャージされている電位に
相当する周期、つまり水平同期信号にほぼ一致する周期
で発振が継続され、この垂直同期信号の期間中の水平同
期信号に関係なく、垂直同期信号が出力される以前の水
平同期信号の前縁の周期に一致する信号が端子14から出
力される。At this time, the oscillation frequency of the voltage controlled oscillator 12 is proportional to the voltage across the capacitor 11. At the same time, the second JK flip-flop 7 outputs an L level signal from the two terminals, and the second counter 8 starts counting. This voltage controlled oscillator 12
The oscillation continues in a cycle corresponding to the electric potential charged in the voltage holder 11 by the self-running, that is, in a cycle substantially corresponding to the horizontal synchronizing signal, regardless of the horizontal synchronizing signal during the period of the vertical synchronizing signal. A signal corresponding to the leading edge period of the horizontal synchronizing signal before the synchronizing signal is output is output from the terminal 14.
このようにして垂直同期信号の終了間際になると、第
２カウンタ８がカウントアップし、第2J−Ｋフリップフ
ロップ７はリセットしてそのQ2端子から立下り信号を出
力する。これにより、ゲート10は第1J−Ｋフリップフロ
ップ３の１端子からの信号を基準とする位相比較信号
を電圧制御発振器12に入力してフェイズロクッドループ
を形成させ、前述した水平同期信号出力期間と同様の過
程に戻る。第２カウンタ８を用いたこの構成が、垂直同
期信号の開始近傍の時点から、垂直同期信号の終了近傍
の時点までの期間を、自走期間として検出する自走期間
検出手段に相当する。Thus, when the vertical synchronizing signal is about to end, the second counter 8 counts up, the second JK flip-flop 7 is reset, and the falling signal is output from its Q 2 terminal. As a result, the gate 10 inputs the phase comparison signal based on the signal from the first terminal of the first JK flip-flop 3 to the voltage controlled oscillator 12 to form a phase locked loop, and the horizontal synchronization signal output period described above. Return to the same process as. This configuration using the second counter 8 corresponds to a free-running period detecting means for detecting a period from the time point near the start of the vertical synchronization signal to the time point near the end of the vertical synchronization signal as the free-running period.
第２図（ロ）は、垂直同期信号の直後に短時間で切換
わる時点（同図Ｅ）で水平同期信号が出力した場合の同
上回路の動作を示すものであって、この例の場合におい
てもフレーム走査内の最後の水平同期信号が出力した時
点から0.95Hが経過すると、第１カウンタ５からカウン
トアップ信号が出力して第1J−Ｋフリップフロップ３が
リセット状態となり、このため第2J−Ｋフリップフロッ
プ７がセット状態となってゲート10を閉じる。このた
め、電圧制御発振器12は自走状態に入り、水平同期信号
分離回路１からの信号に拘りなく、水平走査期間との連
続性を維持する信号を出力する。FIG. 2 (B) shows the operation of the above-mentioned circuit when the horizontal synchronizing signal is output at a time point (E in the same figure) where it is switched immediately after the vertical synchronizing signal, and in the case of this example. Also, when 0.95H has passed from the time when the last horizontal synchronizing signal in the frame scan was output, the count-up signal is output from the first counter 5 and the first J-K flip-flop 3 is in the reset state, so that the second J-K- The K flip-flop 7 is set and the gate 10 is closed. Therefore, the voltage controlled oscillator 12 enters the free-running state and outputs a signal that maintains continuity with the horizontal scanning period regardless of the signal from the horizontal synchronization signal separation circuit 1.
第３図は、水平同期信号と垂直同期信号をNANDゲート
により合成された複合同期信号が入力した場合の動作を
示すものであって、垂直同期信号が出力される直前に短
時間で方向の反転する信号（図中符号Ｆ）が出力される
が、第２図（イ）に示したのと同じ動作により、水平走
査期間と連続性を維持した信号を出力する。FIG. 3 shows an operation when a composite synchronizing signal obtained by combining a horizontal synchronizing signal and a vertical synchronizing signal by a NAND gate is input, and the direction is reversed in a short time immediately before the vertical synchronizing signal is output. A signal (reference numeral F in the figure) is output, but by the same operation as shown in FIG. 2A, a signal that maintains continuity with the horizontal scanning period is output.
第４図は、本発明の第２の実施例を示すものであっ
て、位相比較器９の入力端子Ｒ、Ｖに第２フリップフロ
ップ７の２端子からの信号により開閉するゲート16、
17を接続して、位相比較器９のＲ端子には立上りパルス
発生器18を介して第1J−Ｋフリップフロップ３からのQ1
端子信号が、またＶ端子には電圧制御発振器12からの信
号を入力させるようにしたもので、この実施例によれ
ば、位相比較器９に記憶されているフリーラン時の履歴
を払拭させて誤動作を防止することができる。FIG. 4 shows a second embodiment of the present invention, in which the input and output terminals R and V of the phase comparator 9 are opened and closed by signals from the two terminals of the second flip-flop 7,
17 is connected to the R terminal of the phase comparator 9 via the rising pulse generator 18 and Q 1 from the first JK flip-flop 3 is connected.
The terminal signal and the signal from the voltage controlled oscillator 12 are input to the V terminal. According to this embodiment, the history of free run stored in the phase comparator 9 is wiped out. It is possible to prevent malfunction.
（効果） 以上、本発明では、マスク用カウンタと第１保持回路
とを有する同期信号出力手段により、複合同期信号か
ら、水平同期信号に対応し、不規則な変化の無い信号を
内部同期信号として出力する。(Effect) As described above, according to the present invention, the synchronizing signal output means having the masking counter and the first holding circuit makes the internal synchronizing signal a signal corresponding to the horizontal synchronizing signal from the composite synchronizing signal and having no irregular change. Output.
そして、この内部同期信号をフェイズ・ロックド・ルー
プを用いて水平同期信号を分離する手段に入力してい
る。Then, this internal synchronizing signal is inputted to the means for separating the horizontal synchronizing signal by using the phase locked loop.
更に、自走期間設定カウンタと第２保持回路とを有す
る自走期間検出手段により、垂直同期信号の開始近傍の
時点から終了近傍の時点までを自走期間として検出す
る。そして、この期間内では、内部同期信号を入力信号
とすることなくフェイズ・ロックド・ループ手段の発振
器を自走させるので、複合同期信号中の垂直同期信号出
力前後に生じる不連続性に拘りなく、垂直同期期間内に
おいても一貫性を保持した水平同期信号を再生すること
ができる。Further, the free-running period detection means having the free-running period setting counter and the second holding circuit detects the period from the time point near the start of the vertical synchronizing signal to the time point near the end as the free-running period. Then, within this period, the oscillator of the phase locked loop means is self-propelled without using the internal synchronizing signal as the input signal, regardless of the discontinuity that occurs before and after the vertical synchronizing signal output in the composite synchronizing signal, It is possible to reproduce a horizontal synchronization signal with consistency even within the vertical synchronization period.
即ち、本発明によれば、一部に不規則な信号変化を有
する複合同期信号からでも正確に水平同期信号を再生す
ることができ、画面を乱すことなく複合映像信号をドッ
ト表示形式のディスプレイに表示させることができる。That is, according to the present invention, the horizontal sync signal can be accurately reproduced even from the composite sync signal having an irregular signal change in part, and the composite video signal can be displayed on the dot display type without disturbing the screen. Can be displayed.
第１図は本発明の一実施例を示す装置のブロック図、第
２図（イ）（ロ）は、それぞれ同上装置の動作を示す波
形図、第３図（イ）（ロ）はそれぞれ他の複合同期信号
の生成回路の一例を示すブロック図と、これからの出力
に対する同上装置の動作を示す波形図、第４図は本発明
の他の実施例を示す装置のブロック図、及び第５図は複
合同期信号の発生回路の一例を示すブロック図とその動
作を示す波形図である。 １……水平同期信号分離回路 ２……信号抽出回路 ３、７……Ｊ−Ｋフリップフロップ ９……位相比較器、10……ゲート 11……電圧保持器FIG. 1 is a block diagram of an apparatus showing an embodiment of the present invention, FIGS. 2 (a) and (b) are waveform charts showing the operation of the apparatus, respectively, and FIGS. 3 (a) and (b) are others. FIG. 4 is a block diagram showing an example of a composite synchronizing signal generation circuit of FIG. 4, a waveform diagram showing the operation of the same device with respect to an output from this, FIG. 4 is a block diagram of a device showing another embodiment of the present invention, and FIG. FIG. 3 is a block diagram showing an example of a generation circuit of a composite synchronizing signal and a waveform diagram showing its operation. 1 ... Horizontal sync signal separation circuit 2 ... Signal extraction circuit 3, 7 ... JK flip-flop 9 ... Phase comparator, 10 ... Gate 11 ... Voltage holder
Claims (1)
び垂直同期信号より成る複合同期信号に基づいて水平同
期信号を再生する回路であって、 入力信号と出力信号の位相差に応じた周波数で発振する
発振器を備え、該発振器の出力信号を分周することで、
入力信号の位相の変動に追従してパルス信号を出力する
フェイズ・ロックド・ループ手段と、 前記垂直同期信号が活性化されていない期間における前
記水平同期信号の開始に対応した前記複合同期信号の変
化により起動され、前記水平同期信号の１周期の終了直
前にカウントアップ信号を出力するマスク用カウンタ
と、前記垂直同期信号が活性化されていない期間におけ
る前記水平同期信号の開始に対応した前記複合同期信号
の変化に同期して出力信号を第１レベルとするものであ
って、前記マスク用カウンタの起動時点から前記カウン
トアップ信号が出力されるまでは前記出力信号を第１レ
ベルに保持し、前記マスク用カウンタから前記カウント
アップ信号が出力されると前記出力信号を前記第１レベ
ルの反転である第２レベルに変化させる第１保持回路と
を有し、前記第１保持回路の前記出力信号を内部同期信
号として出力する同期信号出力手段と、 前記第１保持回路の前記出力信号が前記第１レベルから
前記第２レベルに変化する際に前記複合同期信号が所定
レベルであることにより起動され、前記垂直同期信号の
開始から終了までの期間に相当する期間の経過後カウン
トアップ信号を出力する自走期間設定カウンタと、前記
第１保持回路の前記出力信号が前記第１レベルから前記
第２レベルに変化する際に前記複合同期信号のレベルに
対応したレベルの制御信号を出力するものであって、前
記自走期間設定カウンタの起動時点から前記カウントア
ップ信号が出力されるまでは、前記制御信号を同一レベ
ルに保持し、前記自走期間設定カウンタから前記カウン
トアップ信号が出力されることにより前記制御信号を反
転させる第２保持回路とを有し、前記第１保持回路の前
記出力信号が前記第１レベルから前記第２レベルに変化
する際の前記複合同期信号のレベルにより前記垂直同期
信号の開始近傍の時点を検出し、該検出時点から前記垂
直同期信号の終了近傍の時点までの期間を、自走期間と
して検出する自走期間検出手段と、 前記第２保持回路から出力される前記制御信号 に基づき、前記検出された自走期間内においては、前記
内部同期信号を入力信号とすることなく、前記フェイズ
・ロックド・ループ手段の前記発振器を自走させ、前記
自走期間以外においては、前記内部同期信号を入力信号
として前記フェイズ・ロックド・ループ手段を動作させ
るPLL制御手段と を備え、前記フェイズ・ロックド・ループ手段の出力信
号を水平同期信号として出力する水平同期信号再生回
路。1. A circuit for reproducing a horizontal sync signal based on a composite sync signal composed of a horizontal sync signal and a vertical sync signal, which is separated from the composite video signal, at a frequency corresponding to a phase difference between an input signal and an output signal. An oscillator that oscillates is provided, and by dividing the output signal of the oscillator,
Phase locked loop means for outputting a pulse signal by following the fluctuation of the phase of the input signal, and a change of the composite synchronizing signal corresponding to the start of the horizontal synchronizing signal in a period in which the vertical synchronizing signal is not activated. And a composite counter corresponding to the start of the horizontal synchronizing signal in a period in which the vertical synchronizing signal is not activated, and a masking counter which is activated by the counter for outputting a count-up signal immediately before the end of one cycle of the horizontal synchronizing signal. The output signal is set to the first level in synchronization with the change of the signal, and the output signal is held at the first level from the activation time of the mask counter to the output of the count-up signal. When the count-up signal is output from the mask counter, the output signal is changed to the second level which is the inversion of the first level. A first holding circuit for outputting the output signal of the first holding circuit as an internal synchronization signal; and a synchronization signal output means for outputting the output signal of the first holding circuit from the first level to the second level. A free-running period setting counter that is activated when the composite synchronizing signal is at a predetermined level when changing to a level, and outputs a count-up signal after a lapse of a period corresponding to the period from the start to the end of the vertical synchronizing signal; Outputting a control signal of a level corresponding to the level of the composite synchronizing signal when the output signal of the first holding circuit changes from the first level to the second level, the self-running period The control signal is held at the same level until the count-up signal is output after the setting counter is activated, and the count-up signal is output from the free-running period setting counter. A second holding circuit that inverts the control signal by being output, and the level of the composite synchronizing signal when the output signal of the first holding circuit changes from the first level to the second level And a second holding circuit, which detects a time point near the start of the vertical synchronization signal and detects a period from the detection time point to a time point near the end of the vertical synchronization signal as a free-running period. Based on the control signal output from the self-running oscillator, the oscillator of the phase-locked loop means is self-running within the detected free-running period without using the internal synchronization signal as an input signal. PLL control means for operating the phase-locked loop means with the internal synchronization signal as an input signal except during the running period. Horizontal synchronizing signal reproduction circuit for outputting an output signal as a horizontal synchronizing signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22054185A JPH0828832B2 (en) | 1985-10-03 | 1985-10-03 | Horizontal sync signal regeneration circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22054185A JPH0828832B2 (en) | 1985-10-03 | 1985-10-03 | Horizontal sync signal regeneration circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281175A JPS6281175A (en) | 1987-04-14 |
| JPH0828832B2 true JPH0828832B2 (en) | 1996-03-21 |
Family
ID=16752607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22054185A Expired - Lifetime JPH0828832B2 (en) | 1985-10-03 | 1985-10-03 | Horizontal sync signal regeneration circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828832B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04251286A (en) * | 1991-01-08 | 1992-09-07 | Fanuc Ltd | Driving device for plane display device |
| JPH0546134A (en) * | 1991-06-07 | 1993-02-26 | Rohm Co Ltd | Video display device |
-
1985
- 1985-10-03 JP JP22054185A patent/JPH0828832B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6281175A (en) | 1987-04-14 |
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