JPH08286200A - Thick-film element circuit and display device using the circuit and their production - Google Patents

Thick-film element circuit and display device using the circuit and their production

Info

Publication number
JPH08286200A
JPH08286200A JP7092583A JP9258395A JPH08286200A JP H08286200 A JPH08286200 A JP H08286200A JP 7092583 A JP7092583 A JP 7092583A JP 9258395 A JP9258395 A JP 9258395A JP H08286200 A JPH08286200 A JP H08286200A
Authority
JP
Japan
Prior art keywords
thick film
film element
insulating layer
circuit
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP7092583A
Other languages
Japanese (ja)
Inventor
Nobuaki Nagao
宣明 長尾
Junichi Hibino
純一 日比野
Yusuke Takada
祐助 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP7092583A priority Critical patent/JPH08286200A/en
Publication of JPH08286200A publication Critical patent/JPH08286200A/en
Withdrawn legal-status Critical Current

Links

Landscapes

  • Liquid Crystal (AREA)

Abstract

PURPOSE: To provide a display device having high fineness and high grade by eliminating the variations in electric characteristics and the variations in the luminance of thick-film element circuits and pixels having a small size and excellent characteristics by suppressing the variation in the sizes of the thick-film elements. CONSTITUTION: Baked Ag electrode wiring patterns 32 are formed on a glass substrate 31 and an insulating layer 34 partially having through-holes is formed thereon by covering the substrate with insulator paste contg. a photosensitive org. material, then subjecting the paste to exposing with UV, developing and baking. Resistance paste having the softening point lower than the softening point temp. of the insulating layers in inserting into the through- hole parts in contact with the lower layer parts and is baked. The element surfaces are recessed to a recessed shape by the shrinkage of the paste after the baking and, therefore, the resistance paste is again inserted into the through-hole parts and is baked, by which the thick-film resistance elements 33 for limiting operating current are formed. The substrate is thereafter overcoated further with the insulating layers 34, and the through-holes are provided on the terminals of the thick-film resistance elements 33. Electrode pads 35 are inserted into these through-holes and the thick-film resistance elements are arranged in the lower layer parts of partition walls 36 of display cells.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、厚膜印刷技術を用いた
電気回路素子、半導体素子、積層回路ならびにそれらを
用いた表示装置等に有用な厚膜素子回路及びこれを用い
た表示装置とそれらの製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electric circuit element, a semiconductor element, a laminated circuit using a thick film printing technique, a thick film element circuit useful for a display device using the same, and a display device using the same. The present invention relates to a manufacturing method thereof.

【0002】[0002]

【従来の技術】近年、集積回路技術の発展によって回路
の高密度な実装技術の発展が望まれている中で、厚膜素
子を用いた電子回路および厚膜印刷技術が注目されてい
る。またハイビジョン放送やマルチメディアに対応する
ディスプレイの大型化、高精細化が望まれており、自発
光型平面パネルディスプレイを製造する上での要素技術
として、厚膜素子回路および厚膜印刷技術が注目されて
いる。
2. Description of the Related Art In recent years, with the development of high-density packaging technology for circuits due to the development of integrated circuit technology, electronic circuits using thick-film elements and thick-film printing technology have been receiving attention. In addition, there is a demand for larger and higher-definition displays compatible with high-definition broadcasting and multimedia, and thick-film element circuits and thick-film printing technologies are drawing attention as elemental technologies for manufacturing self-luminous flat panel displays. Has been done.

【0003】以下に従来の厚膜素子および厚膜印刷技術
ならびに自発光型平面パネルディスプレイについて説明
する。図4に従来の厚膜素子の断面図を示す。従来の厚
膜素子は、基板41上に形成された電極配線パターン4
2上に、厚膜ペーストをスクリーン印刷後焼成して厚膜
素子43を形成した後に、絶縁層44として低融点ガラ
スを主成分とするペーストを印刷後焼成しオーバーコー
トした構成を有している。
The conventional thick film element, thick film printing technology, and self-luminous flat panel display will be described below. FIG. 4 shows a sectional view of a conventional thick film element. The conventional thick film element has an electrode wiring pattern 4 formed on the substrate 41.
A thick film paste is screen-printed on the second film to form a thick film element 43, and then a paste containing a low melting point glass as a main component is printed and baked to overcoat the insulating layer 44. .

【0004】次に、図5(a)に従来の自発光型平面パ
ネルディスプレイの平面図、及び図5(b)に図5
(a)の矢印線の断面図を示す。従来のパネルは、基板
51上に形成された電極配線パターン52上に、動作電
流制限素子53を形成した後に絶縁層54をオーバーコ
ートし、動作電流制限素子53の端子上にスルーホール
を設けて電極パッド55を挿入した構成を有しており、
厚膜素子が表示セル内部の下層部に配置された構成を有
している。
Next, FIG. 5 (a) is a plan view of a conventional self-luminous flat panel display, and FIG. 5 (b) is FIG.
The sectional view of the arrow line of (a) is shown. In a conventional panel, an operating current limiting element 53 is formed on an electrode wiring pattern 52 formed on a substrate 51, and then an insulating layer 54 is overcoated, and a through hole is provided on a terminal of the operating current limiting element 53. It has a configuration in which the electrode pad 55 is inserted,
The thick film element is arranged in the lower layer portion inside the display cell.

【0005】[0005]

【発明が解決しようとする課題】しかしながら前記従来
の構成では、素子を形成する際には素子のパターンを基
板上にペーストをスクリーン印刷するために、印刷によ
るパターンの滲み、弛れ等が発生し、印刷された後のパ
ターンの形状のばらつきが大きく寸法精度が低いために
素子の特性が大きくばらつくという問題点を有してい
た。また、従来の製造方法では、絶縁層に含まれるガラ
ス成分の軟化点温度と素子に含まれるガラス成分の軟化
点温度が近いために、炉内で熱処理を行う度に絶縁層と
素子の界面で拡散等の相互作用が起こるために素子の特
性が大きく変動するという問題点を有していた。さら
に、直流駆動型自発光型平面ディスプレイにおいては、
電流制限用抵抗回路が各表示セル内に配置されているた
め、表示セルの微細化が困難であり、高精細ディスプレ
イを実現することが非常に困難であった。
However, in the above-mentioned conventional structure, when the element is formed, the pattern of the element is screen-printed with the paste on the substrate, so that the bleeding or slack of the pattern occurs due to the printing. However, there is a problem in that the characteristics of the element greatly vary due to the large variation in the shape of the pattern after printing and the low dimensional accuracy. Further, in the conventional manufacturing method, since the softening point temperature of the glass component contained in the insulating layer and the softening point temperature of the glass component contained in the element are close to each other, at the interface between the insulating layer and the element each time heat treatment is performed in the furnace. There is a problem in that the characteristics of the device largely change due to interaction such as diffusion. Furthermore, in the DC drive type self-luminous flat display,
Since the current limiting resistance circuit is arranged in each display cell, it is difficult to miniaturize the display cell, and it is very difficult to realize a high-definition display.

【0006】本発明は、前記従来の問題を解決するた
め、寸法精度に優れた厚膜素子を実現することにより、
特性ばらつきの少ない厚膜素子回路を提供し、さらに各
表示セルの隔壁下または内部に配線回路もしくは素子回
路を作製することによって表示セルの微細化を実現する
ことを目的とする。
In order to solve the above conventional problems, the present invention realizes a thick film element having excellent dimensional accuracy.
It is an object of the present invention to provide a thick film element circuit with less characteristic variation and to realize miniaturization of a display cell by forming a wiring circuit or an element circuit under or inside a partition of each display cell.

【0007】[0007]

【課題を解決するための手段】前記目的を達成するた
め、本発明の厚膜素子回路は、基板上に形成された電極
配線パターンとその上に厚膜素子を備えた厚膜素子回路
であって、前記厚膜素子回路が、前記電極配線パターン
上の一部分に絶縁層を備え、前記電極配線パターンの他
の部分であって、前記絶縁層部を除いた下層部と接する
部分に形成された厚膜素子を備え、前記絶縁層が前記厚
膜素子上にオーバーラップせず平滑な表面を有し、かつ
絶縁層の軟化点温度が厚膜素子の軟化点温度より高温で
あることを特徴とする。
In order to achieve the above object, a thick film element circuit of the present invention is a thick film element circuit having an electrode wiring pattern formed on a substrate and a thick film element thereon. The thick film element circuit is provided with an insulating layer on a portion of the electrode wiring pattern, and is formed on another portion of the electrode wiring pattern that is in contact with a lower layer portion excluding the insulating layer portion. A thick film element, wherein the insulating layer has a smooth surface without overlapping on the thick film element, and the softening point temperature of the insulating layer is higher than the softening point temperature of the thick film element, To do.

【0008】前記構成においては、厚膜素子回路が、電
極配線パターン上に部分的に形成された第一の絶縁層部
と、第一の絶縁層を除いた下層部と接する部分に形成さ
れた第一の厚膜素子上に第二の絶縁層を部分的に形成
し、第二の絶縁層を除いた下層部と接する部分に形成さ
れた第二の厚膜素子からなり、第二の厚膜素子が第一の
厚膜素子表面の一部または全部もしくは2つ以上の第一
の厚膜素子上にまたがる積層構造を2層以上有すること
が好ましい。
In the above structure, the thick film element circuit is formed in a portion in contact with the first insulating layer portion partially formed on the electrode wiring pattern and the lower layer portion excluding the first insulating layer. The second insulating layer is partially formed on the first thick film element, and the second thick film element is formed in a portion in contact with the lower layer portion excluding the second insulating layer. It is preferable that the film element has two or more layers having a laminated structure in which the surface of the first thick film element is partially or wholly or over two or more first thick film elements.

【0009】次に本発明の厚膜素子回路の製造方法は、
基板上に形成された電極配線パターン上に、下層部を露
出させるスルーホールを形成するように絶縁層をパター
ニングし、前記スルーホールに厚膜ペーストを挿入後、
焼成することを特徴とする。
Next, the method of manufacturing the thick film element circuit of the present invention is as follows.
On the electrode wiring pattern formed on the substrate, the insulating layer is patterned to form a through hole exposing the lower layer portion, and after inserting a thick film paste into the through hole,
It is characterized by firing.

【0010】前記製造方法においては、絶縁層をパター
ニングしスルーホールを形成する方法が、基板上全面を
絶縁層で覆った後、化学的エッチング法または物理的エ
ッチング法であることが好ましい。
In the above manufacturing method, it is preferable that the method of patterning the insulating layer to form the through hole is a chemical etching method or a physical etching method after covering the entire surface of the substrate with the insulating layer.

【0011】また前記製造方法においては、絶縁層をパ
ターニングしスルーホールを形成する方法が、基板上全
面を感光性有機材料を含む絶縁体ペーストで覆った後、
露光現像し焼成する方法であることが好ましい。
Further, in the above-mentioned manufacturing method, the method of patterning the insulating layer to form the through holes is such that after covering the entire surface of the substrate with an insulating paste containing a photosensitive organic material,
A method of exposing and developing and baking is preferable.

【0012】また前記製造方法においては、絶縁層のス
ルーホールに挿入する厚膜ペースト材料が、導電体、抵
抗体、半導体、高誘電体及び強誘電体から選ばれる少な
くとも一つの物質であることが好ましい。
Further, in the above manufacturing method, the thick film paste material to be inserted into the through hole of the insulating layer is at least one substance selected from a conductor, a resistor, a semiconductor, a high dielectric and a ferroelectric. preferable.

【0013】次に本発明の表示装置は、表示セルの厚膜
素子回路として、前記電極配線パターン上の一部分に絶
縁層を備え、前記電極配線パターンの他の部分であっ
て、前記絶縁層部を除いた下層部と接する部分に形成さ
れた厚膜素子を備え、前記絶縁層が前記厚膜素子上にオ
ーバーラップせず平滑な表面を有し、かつ絶縁層の軟化
点温度が厚膜素子の軟化点温度より高温である厚膜素子
回路を用いることによって、動作電流制限回路を具備す
ることを特徴とする。
Next, in the display device of the present invention, as a thick film element circuit of a display cell, an insulating layer is provided on a part of the electrode wiring pattern, and the insulating layer portion is the other part of the electrode wiring pattern. A thick film element formed in a portion in contact with the lower layer portion, the insulating layer having a smooth surface without overlapping on the thick film element, and the softening point temperature of the insulating layer is a thick film element. An operating current limiting circuit is provided by using a thick film element circuit having a temperature higher than the softening point temperature of the above.

【0014】前記構成においては、厚膜素子回路が、電
極配線パターン上に部分的に形成された第一の絶縁層部
と、第一の絶縁層を除いた下層部と接する部分に形成さ
れた第一の厚膜素子上に第二の絶縁層を部分的に形成
し、第二の絶縁層を除いた下層部と接する部分に形成さ
れた第二の厚膜素子からなり、第二の厚膜素子が第一の
厚膜素子表面の一部または全部もしくは2つ以上の第一
の厚膜素子上にまたがる積層構造を2層以上有すること
が好ましい。
In the above structure, the thick film element circuit is formed in a portion in contact with the first insulating layer portion partially formed on the electrode wiring pattern and the lower layer portion excluding the first insulating layer. The second insulating layer is partially formed on the first thick film element, and the second thick film element is formed in a portion in contact with the lower layer portion excluding the second insulating layer. It is preferable that the film element has two or more layers having a laminated structure in which the surface of the first thick film element is partially or wholly or over two or more first thick film elements.

【0015】次に本発明の自発光平面パネル表示装置
は、基板上に表示セルを分離するための隔壁を有する表
示装置において、配線回路の各素子または配線パターン
の少なくとも一方が隔壁の下部または内部に形成されて
いることを特徴とする。
Next, the self-luminous flat panel display device of the present invention is a display device having a partition wall for separating display cells on a substrate, wherein at least one of each element of the wiring circuit or the wiring pattern is below or inside the partition wall. It is characterized in that it is formed in.

【0016】次に本発明の表示装置の製造方法は、表示
セルの配線回路の作製方法が、請求項3から6の何れか
に記載の方法によって回路素子および配線回路を製造す
る方法であることが好ましい。
Next, in the method of manufacturing a display device of the present invention, the method of manufacturing the wiring circuit of the display cell is a method of manufacturing a circuit element and a wiring circuit by the method according to any one of claims 3 to 6. Is preferred.

【0017】[0017]

【作用】前記した本発明の厚膜素子回路によれば、厚膜
素子回路が、電極配線パターン上の一部分に絶縁層を備
え、電極配線パターンの他の部分であって、前記絶縁層
部を除いた下層部と接する部分に形成された厚膜素子を
備え、前記絶縁層が前記厚膜素子上にオーバーラップせ
ず平滑な表面を有し、かつ絶縁層の軟化点温度が厚膜素
子の軟化点温度より高温であることにより、厚膜素子の
寸法精度が向上するため、特性のばらつきの少ない回路
素子を実現することができる。さらに、絶縁層の軟化点
温度より低い温度で素子の厚膜ペーストを焼成すること
によって界面反応が抑制され特性のプロセス変動を抑制
することができる。
According to the thick film element circuit of the present invention described above, the thick film element circuit is provided with an insulating layer on a part of the electrode wiring pattern, and the insulating layer portion is formed on the other part of the electrode wiring pattern. A thick film element formed in a portion in contact with the lower layer portion is removed, the insulating layer has a smooth surface without overlapping on the thick film element, and the softening point temperature of the insulating layer is Since the temperature is higher than the softening point temperature, the dimensional accuracy of the thick film element is improved, so that it is possible to realize a circuit element with less variation in characteristics. Further, by firing the thick film paste of the element at a temperature lower than the softening point temperature of the insulating layer, the interfacial reaction is suppressed and the process variation of the characteristics can be suppressed.

【0018】前記において、厚膜素子回路が、電極配線
パターン上に部分的に形成された第一の絶縁層部と、第
一の絶縁層を除いた下層部と接する部分に形成された第
一の厚膜素子上に第二の絶縁層を部分的に形成し、第二
の絶縁層を除いた下層部と接する部分に形成された第二
の厚膜素子からなり、第二の厚膜素子が第一の厚膜素子
表面の一部または全部もしくは2つ以上の第一の厚膜素
子上にまたがる積層構造を2層以上有するという好まし
い例によれば、さらに厚膜素子の寸法精度が向上するた
め、特性のばらつきの少ない回路素子を実現することが
できる。
In the above description, the thick film element circuit is formed on the first insulating layer portion partially formed on the electrode wiring pattern and on the first layer formed in contact with the lower layer portion excluding the first insulating layer. A second insulating layer is partially formed on the thick film element, and the second thick film element is formed in a portion in contact with the lower layer portion excluding the second insulating layer. According to a preferable example in which a part of the surface of the first thick film element or all or two or more laminated structures extending over two or more first thick film elements are provided, the dimensional accuracy of the thick film element is further improved. Therefore, it is possible to realize a circuit element with less variation in characteristics.

【0019】次に本発明の厚膜素子回路の製造方法によ
れば、基板上に形成された電極配線パターン上に、下層
部を露出させるスルーホールを形成するように絶縁層を
パターニングし、前記スルーホールに厚膜ペーストを挿
入後、焼成することにより、効率よく合理的に厚膜素子
回路を製造できる。
Next, according to the method of manufacturing a thick film element circuit of the present invention, the insulating layer is patterned on the electrode wiring pattern formed on the substrate so as to form a through hole exposing the lower layer portion, By inserting the thick film paste into the through holes and baking the paste, a thick film element circuit can be manufactured efficiently and rationally.

【0020】前記方法において、絶縁層をパターニング
しスルーホールを形成する方法が、基板上全面を絶縁層
で覆った後、化学的エッチング法または物理的エッチン
グ法であるという好ましい例によれば、さらに効率よく
合理的に厚膜素子回路を製造できる。
According to a preferred example of the above method, in which the method of patterning the insulating layer to form the through holes is a chemical etching method or a physical etching method after covering the entire surface of the substrate with the insulating layer. Thick film element circuits can be manufactured efficiently and rationally.

【0021】また前記方法において、絶縁層をパターニ
ングしスルーホールを形成する方法が、基板上全面を感
光性有機材料を含む絶縁体ペーストで覆った後、露光現
像し焼成する方法であるという好ましい例によれば、さ
らに効率よく合理的に厚膜素子回路を製造できる。
In the above method, the method of patterning the insulating layer to form the through holes is a method of covering the entire surface of the substrate with an insulating paste containing a photosensitive organic material, exposing and developing, and baking. According to this, the thick film element circuit can be manufactured more efficiently and rationally.

【0022】また前記方法において、絶縁層のスルーホ
ールに挿入する厚膜ペースト材料が、導電体、抵抗体、
半導体、高誘電体及び強誘電体から選ばれる少なくとも
一つの物質であるという好ましい例によれば、さらに効
率よく合理的に厚膜素子回路を製造できる。
In the above method, the thick film paste material to be inserted into the through hole of the insulating layer is a conductor, a resistor,
According to the preferable example of at least one substance selected from semiconductors, high dielectrics and ferroelectrics, thick film element circuits can be manufactured more efficiently and rationally.

【0023】また、表示セルを分離する隔壁内あるいは
隔壁の下に配線回路や素子を形成する事によって、セル
の微細化が実現できる。
Further, miniaturization of the cell can be realized by forming a wiring circuit or an element in or under the partition for separating the display cells.

【0024】[0024]

【実施例】以下、実施例を用いて本発明をさらに具体的
に説明する。 (実施例1)図1は本発明に係る厚膜素子回路の一実施
例を示す断面図である。ガラス基板11上に、焼付けA
g電極配線パターン12(線幅100μm、電極間距離
200μm)を形成し、その上に部分的にスルーホール
(幅100μm、長さ260μm、深さ15μm)を有
するガラス絶縁層13を、分子量約5000のメチルメ
タクリレートオリゴマー40重量%+ベンゾフェノン:
ミヒラースケトン=4:1からなる重合開始剤5重量%
+ブチルカルビトール溶媒55重量%からなる感光性ビ
ヒクルとガラスフリットを4:6の割合で混合してペー
ストを作成し、基板表面をこのペーストで覆った後、U
V露光現像し、600℃で焼成する方法を用いて形成
し、下層部と接するスルーホール部分に、絶縁層の軟化
点温度(550℃)よりも低い軟化点(440℃)を持
つ抵抗ペーストを挿入し、500℃で焼成した。焼成
後、ペーストのシュリンクにより素子表面が厚膜素子1
4aのように凹状に中央の部分の深さが5μm程度窪む
ため再度抵抗ペーストを挿入後、500℃で焼成し厚膜
素子14bを積層して厚膜素子14を作製した。これに
よって絶縁層が厚膜素子上にオーバーラップせず平滑な
表面を有する厚膜素子回路が作製できた。
EXAMPLES The present invention will be described in more detail below with reference to examples. (Embodiment 1) FIG. 1 is a sectional view showing an embodiment of a thick film element circuit according to the present invention. Baking A on the glass substrate 11
A glass insulating layer 13 having an electrode wiring pattern 12 (line width 100 μm, distance between electrodes 200 μm) and partially having through holes (width 100 μm, length 260 μm, depth 15 μm) is formed on the glass insulating layer 13 with a molecular weight of about 5,000. 40% by weight of methyl methacrylate oligomer + benzophenone:
5% by weight of a polymerization initiator consisting of Michler's ketone = 4: 1
+ A photosensitive vehicle consisting of 55 wt% butyl carbitol solvent and a glass frit are mixed in a ratio of 4: 6 to form a paste, and the substrate surface is covered with this paste.
A resist paste having a softening point (440 ° C.) lower than the softening point temperature (550 ° C.) of the insulating layer is formed in a through hole portion which is in contact with the lower layer portion by V exposure development and baking at 600 ° C. It was inserted and fired at 500 ° C. After firing, the device surface is thick film device 1 due to shrinking of the paste.
As in the case of 4a, since the central portion is recessed at a depth of about 5 μm, the resistance paste was inserted again, followed by firing at 500 ° C. and stacking the thick film element 14b to form the thick film element 14. As a result, a thick film element circuit having a smooth surface without the insulating layer overlapping the thick film element could be manufactured.

【0025】本実施例による形状寸法のばらつきと抵抗
値を従来の形状寸法のばらつきと抵抗値に比較して(表
1)に示している。
The variation of the geometrical dimensions and the resistance value according to the present embodiment are shown in Table 1 in comparison with the variation of the geometrical dimensions and the resistance value of the prior art.

【0026】[0026]

【表1】 [Table 1]

【0027】この(表1)から明らかなように、本実施
例による厚膜素子回路の構成は、素子の寸法精度に優
れ、特性ばらつきが非常に少ない点で優れた効果が確認
できた。
As is clear from (Table 1), the thick film element circuit according to the present example has an excellent effect in that the dimensional accuracy of the element is excellent and the characteristic variation is very small.

【0028】以上のように本実施例によれば、基板上に
電極配線パターン上に部分的にスルーホールを有する絶
縁層と、前記絶縁層部を除いた下層部と接するスルーホ
ール部分に軟化点温度が絶縁層より低い厚膜素子を設け
ることにより、前記絶縁層が前記厚膜素子上にオーバー
ラップせず平滑な表面を有し、素子の寸法精度に優れ特
性ばらつきの非常に少ない厚膜素子および厚膜素子回路
を実現することができる。
As described above, according to this embodiment, the softening point is formed in the insulating layer having a through hole partially on the electrode wiring pattern on the substrate and the through hole portion which is in contact with the lower layer portion excluding the insulating layer portion. By providing a thick film element having a temperature lower than that of the insulating layer, the insulating layer has a smooth surface without overlapping on the thick film element, has excellent dimensional accuracy of the element, and has very little variation in characteristics. And a thick film element circuit can be realized.

【0029】なお、本実施例において厚膜素子回路は、
絶縁層と厚膜素子を1層含む構成としたが、電極配線パ
ターン上に部分的にスルーホールを有する下層部の絶縁
層部と下層部の絶縁層を除いた下層部と接するスルーホ
ール部分に形成された下層部の厚膜素子上に上層部の絶
縁層を部分的に形成し、上層部の絶縁層を除いた下層部
と接する部分に形成された上層部の厚膜素子からなる構
成を有し、上層部の厚膜素子が下層部の厚膜素子表面の
少なくとも一部あるいはまた、2つ以上の下層部の厚膜
素子上にまたがる積層構造を2層以上有する構成として
もよい。また、本実施例において基板上の絶縁層のスル
ーホールを形成する方法は、感光性有機材料を含む絶縁
体ペーストで基板を覆った後、UV露光現像し焼成する
方法としたが、これは化学的ウエットエッチング法とし
てもよい。また、本実施例において基板上の絶縁層のス
ルーホールを形成する方法は、感光性有機材料を含む絶
縁体ペーストで基板を覆った後、UV露光現像し焼成す
る方法としたが、これはプラズマを用いたドライエッチ
ング法としてもよい。また、本実施例において基板上の
絶縁層のスルーホールを形成する方法は、感光性有機材
料を含む絶縁体ペーストで基板を覆った後、UV露光現
像し焼成する方法としたが、これは物理的エッチングで
あるサンドブラスト法としてもよいことは明らかであ
る。
In this embodiment, the thick film element circuit is
Although the insulating layer and the thick film element are included in one layer, the insulating layer portion of the lower layer portion having a through hole partially on the electrode wiring pattern and the through hole portion contacting the lower layer portion excluding the insulating layer of the lower layer portion The insulating layer of the upper layer is partially formed on the formed thick film element of the lower layer, and the thick layer element of the upper layer is formed on the portion contacting the lower layer excluding the insulating layer of the upper layer. The thick film element in the upper layer portion may have at least a part of the surface of the thick film element in the lower layer portion, or may have two or more laminated structures that extend over two or more thick film elements in the lower layer portion. Further, in the present embodiment, the method of forming the through hole of the insulating layer on the substrate is a method of covering the substrate with an insulating paste containing a photosensitive organic material, followed by UV exposure development and baking. Wet etching method may be used. Further, in the present embodiment, the method of forming the through hole of the insulating layer on the substrate is a method of covering the substrate with an insulating paste containing a photosensitive organic material, followed by UV exposure development and baking. It is also possible to adopt a dry etching method using. Further, in the present embodiment, the method of forming the through hole of the insulating layer on the substrate is a method of covering the substrate with an insulating paste containing a photosensitive organic material, followed by UV exposure development and baking. It is obvious that a sandblast method, which is a static etching, may be used.

【0030】(実施例2)図1は本発明に係る厚膜素子
回路の一実施例を示す断面図である。図1においてガラ
ス基板11上に、焼付けAg電極配線パターン12(線
幅3mm、電極間距離5mm)を形成し、その上に部分
的にスルーホール(幅3μm、長さ9m、深さ0.5m
m)を有する絶縁層13を感光性有機材料を含む絶縁体
ペーストで基板を覆った後、UV露光現像し焼成する方
法を用いて形成し、下層部と接するスルーホール部分
に、絶縁層の軟化点温度よりも低い軟化点を持つ厚膜ペ
ーストを挿入し焼成した。焼成後、ペーストのシュリン
クにより素子表面が凹状に窪むため再度厚膜ペーストを
挿入後焼成し厚膜素子14を作製した。これによって絶
縁層が厚膜素子上にオーバーラップせず平滑な表面を有
する厚膜素子回路が作製できた。
(Embodiment 2) FIG. 1 is a sectional view showing an embodiment of a thick film element circuit according to the present invention. In FIG. 1, a baked Ag electrode wiring pattern 12 (line width 3 mm, distance between electrodes 5 mm) is formed on a glass substrate 11, and a through hole (width 3 μm, length 9 m, depth 0.5 m) is partially formed thereon.
m) is formed by covering the substrate with an insulating paste containing a photosensitive organic material, followed by UV exposure development and baking, and softening the insulating layer in the through-hole portion in contact with the lower layer portion. A thick film paste having a softening point lower than the point temperature was inserted and fired. After firing, the device surface was recessed due to shrinking of the paste, so that the thick film paste was inserted again and fired to manufacture the thick film device 14. As a result, a thick film element circuit having a smooth surface without the insulating layer overlapping the thick film element could be manufactured.

【0031】以上は実施例1と同様なものである。実施
例1と異なるのは抵抗ペーストを、サーミスタ特性を有
する酸化物半導体(Ba(1-x)CexTiO3:ただし、
x=0.001)48重量%+ガラスフリット12重量
%+感光性ビヒクル40重量%からなる厚膜ペーストに
した点である。
The above is the same as the first embodiment. The difference from Example 1 is that the resistance paste is an oxide semiconductor (Ba (1-x) Ce x TiO 3 having thermistor characteristics:
x = 0.001) A thick film paste composed of 48% by weight + 12% by weight of glass frit + 40% by weight of photosensitive vehicle.

【0032】本実施例によるサーミスタの抵抗の温度特
性を図2に示している。以上のように、絶縁層のスルー
ホール部分にサーミスタ特性を有する酸化物半導体を含
有するペーストを挿入し焼成することにより、サーミス
タ素子を内蔵する回路基板を実現することができる。
The temperature characteristics of the resistance of the thermistor according to this embodiment are shown in FIG. As described above, a circuit board containing a thermistor element can be realized by inserting the paste containing the oxide semiconductor having the thermistor characteristic into the through hole portion of the insulating layer and firing the paste.

【0033】なお、実施例2において厚膜素子はサーミ
スタ特性を持つ酸化物半導体としたが、これはバリスタ
特性を持つ酸化物半導体としてもよい。また、実施例2
において厚膜素子はサーミスタ特性を持つ酸化物半導体
としたが、これは大きなホール係数を持つ酸化物半導体
としてもよい。また、実施例2において厚膜素子はサー
ミスタ特性を持つ酸化物半導体としたが、これはフォト
コンダクティブ特性を持つ化合物半導体としてもよいこ
とは明らかである。
In Example 2, the thick film element is an oxide semiconductor having thermistor characteristics, but it may be an oxide semiconductor having varistor characteristics. Example 2
In the above, the thick film element is an oxide semiconductor having thermistor characteristics, but it may be an oxide semiconductor having a large Hall coefficient. Further, in Example 2, the thick film element is an oxide semiconductor having a thermistor characteristic, but it is clear that it may be a compound semiconductor having a photoconductive characteristic.

【0034】(実施例3)図3(a)は本発明に係る厚
膜素子回路を用いることによって、動作電流制限回路を
具備し、配線回路の素子および配線パターンが隔壁の下
部に形成された構成を有する自発光平面パネル表示装置
の一実施例を示す平面図であり、図3(b)は図3
(a)の矢印線の断面図である。
(Embodiment 3) In FIG. 3A, the thick film element circuit according to the present invention is used to provide an operation current limiting circuit, and the elements and wiring patterns of the wiring circuit are formed below the partition wall. FIG. 3B is a plan view showing an embodiment of a self-luminous flat panel display device having a structure, and FIG.
It is sectional drawing of the arrow line of (a).

【0035】基板31上に形成された電極配線パターン
32上に、動作電流制限用厚膜抵抗素子33を形成し、
その後に絶縁層34をオーバーコートし、厚膜抵抗素子
33の端子上にスルーホールを設けて電極パッド35を
挿入した構成を有しており、厚膜抵抗素子が表示セルの
隔壁の下層部に配置された構成を有している。36は不
透明ガラスからなる隔壁である。
An operating current limiting thick film resistance element 33 is formed on an electrode wiring pattern 32 formed on a substrate 31,
After that, the insulating layer 34 is overcoated, a through hole is provided on the terminal of the thick film resistance element 33, and the electrode pad 35 is inserted, and the thick film resistance element is formed in the lower layer portion of the partition wall of the display cell. It has a configuration arranged. 36 is a partition wall made of opaque glass.

【0036】本実施例による各表示セルの放電電流制限
用の抵抗値と輝度のばらつきを従来のものと比較して表
2に示している。
Table 2 shows variations in the resistance value and the luminance for limiting the discharge current of each display cell according to the present embodiment in comparison with the conventional one.

【0037】[0037]

【表2】 [Table 2]

【0038】この(表2)から明らかなように、本実施
例による構成を用いた、厚膜素子回路を具備した表示装
置は、各表示セルの輝度特性のばらつきが非常に少ない
点で優れた効果が得られる。また、本実施例による構成
を用いた、表示装置は、表示セルの寸法が小型であるた
め、狭ピッチのドットマトリクスを組むことが可能であ
り、高精細自発光平面パネル表示装置を実現することが
可能である。
As is clear from this (Table 2), the display device having the thick film element circuit using the structure according to the present embodiment is excellent in that there is very little variation in the luminance characteristics of the respective display cells. The effect is obtained. Further, since the display device using the configuration according to the present embodiment has a small size of the display cell, it is possible to form a dot matrix with a narrow pitch, and to realize a high-definition self-luminous flat panel display device. Is possible.

【0039】なお、実施例3において配線回路の素子お
よび配線パターンは隔壁の下部に配置する構成とした
が、これは隔壁の内部に配置する構成としてもよいこと
は明らかである。
In the third embodiment, the elements and wiring patterns of the wiring circuit are arranged under the partition, but it is obvious that they may be arranged inside the partition.

【0040】[0040]

【発明の効果】以上のように本発明は、基板上に形成さ
れた電極配線パターン上に、部分的にスルーホールを有
する絶縁層と、絶縁層部を除いた下層部と接するスルー
ホール部分に軟化点温度が絶縁層より低い厚膜素子を設
けることにより、絶縁層が前記厚膜素子上にオーバーラ
ップせず平滑な表面を有し、素子の寸法精度に優れ特性
ばらつきの非常に少ない厚膜素子および厚膜素子回路を
実現することができる。さらにまた、隔壁の下部あるい
は内部に配線回路の各素子あるいは配線パターンの少な
くとも一方を前記厚膜素子回路を用いて設けることによ
り、表示装置は、表示セルを小型化することができる優
れた高精細自発光平面パネル表示装置を実現できるもの
である。
As described above, according to the present invention, an insulating layer partially having a through hole is formed on an electrode wiring pattern formed on a substrate and a through hole portion contacting a lower layer portion excluding the insulating layer portion. By providing a thick film element having a softening point temperature lower than that of the insulating layer, the insulating layer has a smooth surface without overlapping on the thick film element, has excellent dimensional accuracy of the element and has very little variation in characteristics. Devices and thick film device circuits can be realized. Furthermore, by providing at least one of each element of the wiring circuit or the wiring pattern using the thick film element circuit below or inside the partition wall, the display device has an excellent high definition capable of downsizing the display cell. It is possible to realize a self-luminous flat panel display device.

【図面の簡単な説明】[Brief description of drawings]

【図1】 本発明の実施例1における厚膜素子回路の断
面図
FIG. 1 is a sectional view of a thick film element circuit according to a first embodiment of the present invention.

【図2】 本発明の実施例2におけるサーミスタの抵抗
の温度特性図
FIG. 2 is a temperature characteristic diagram of resistance of a thermistor according to a second embodiment of the present invention.

【図3】 (a)は本発明の実施例3における自発光平
面パネル表示装置の平面図、(b)は同断面図
3A is a plan view of a self-luminous flat panel display device according to a third embodiment of the present invention, and FIG. 3B is a sectional view of the same.

【図4】 従来の厚膜素子回路の断面図FIG. 4 is a sectional view of a conventional thick film element circuit.

【図5】 (a)は従来の自発光型平面パネルディスプ
レイの平面図、(b)は同断面図
5A is a plan view of a conventional self-luminous flat panel display, and FIG. 5B is a sectional view of the same.

【符号の説明】[Explanation of symbols]

11 基板 12 電極パターン 13 絶縁層 14,14a,14b 厚膜素子 31 基板 32 電極パターン 33 抵抗素子 34 絶縁層 35 電極パッド 36 隔壁 41 基板 42 電極パターン 43 絶縁層 44 厚膜素子 51 基板 52 電極パターン 53 抵抗素子 54 絶縁層 55 隔壁 11 substrate 12 electrode pattern 13 insulating layer 14, 14a, 14b thick film element 31 substrate 32 electrode pattern 33 resistance element 34 insulating layer 35 electrode pad 36 partition wall 41 substrate 42 electrode pattern 43 insulating layer 44 thick film element 51 substrate 52 electrode pattern 53 Resistance element 54 Insulation layer 55 Partition wall

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 基板上に形成された電極配線パターンと
その上に厚膜素子を備えた厚膜素子回路であって、前記
厚膜素子回路が、前記電極配線パターン上の一部分に絶
縁層を備え、前記電極配線パターンの他の部分であっ
て、前記絶縁層部を除いた下層部と接する部分に形成さ
れた厚膜素子を備え、前記絶縁層が前記厚膜素子上にオ
ーバーラップせず平滑な表面を有し、かつ絶縁層の軟化
点温度が厚膜素子の軟化点温度より高温であることを特
徴とする厚膜素子回路。
1. A thick film element circuit comprising an electrode wiring pattern formed on a substrate and a thick film element thereon, wherein the thick film element circuit comprises an insulating layer on a part of the electrode wiring pattern. A thick film element formed on a portion of the electrode wiring pattern that is in contact with a lower layer portion other than the insulating layer portion, and the insulating layer does not overlap the thick film element. A thick film element circuit having a smooth surface and having a softening point temperature of the insulating layer higher than that of the thick film element.
【請求項2】 厚膜素子回路が、電極配線パターン上に
部分的に形成された第一の絶縁層部と、第一の絶縁層を
除いた下層部と接する部分に形成された第一の厚膜素子
上に第二の絶縁層を部分的に形成し、第二の絶縁層を除
いた下層部と接する部分に形成された第二の厚膜素子か
らなり、第二の厚膜素子が第一の厚膜素子表面の一部ま
たは全部もしくは2つ以上の第一の厚膜素子上にまたが
る積層構造を2層以上有する請求項1に記載の厚膜素子
回路。
2. A thick film element circuit, wherein a first insulating layer portion partially formed on an electrode wiring pattern and a first insulating layer portion formed in contact with a lower layer portion excluding the first insulating layer are provided. The second insulating layer is partially formed on the thick film element, and the second thick film element is formed in the portion in contact with the lower layer portion excluding the second insulating layer. 2. The thick film element circuit according to claim 1, wherein the thick film element circuit has two or more layers having a laminated structure extending over a part or all of the surface of the first thick film element or two or more first thick film elements.
【請求項3】 基板上に形成された電極配線パターン上
に、下層部を露出させるスルーホールを形成するように
絶縁層をパターニングし、前記スルーホールに厚膜ペー
ストを挿入後、焼成することを特徴とする厚膜素子回路
の製造方法。
3. An insulating layer is patterned on an electrode wiring pattern formed on a substrate so as to form a through hole exposing a lower layer portion, a thick film paste is inserted into the through hole, and then firing is performed. A method of manufacturing a thick film element circuit having a feature.
【請求項4】 絶縁層をパターニングしスルーホールを
形成する方法が、基板上全面を絶縁層で覆った後、化学
的エッチング法または物理的エッチング法である請求項
3に記載の厚膜素子回路の製造方法。
4. The thick film element circuit according to claim 3, wherein the method of patterning the insulating layer to form a through hole is a chemical etching method or a physical etching method after covering the entire surface of the substrate with the insulating layer. Manufacturing method.
【請求項5】 絶縁層をパターニングしスルーホールを
形成する方法が、基板上全面を感光性有機材料を含む絶
縁体ペーストで覆った後、露光現像し焼成する方法であ
る請求項3に記載の厚膜素子回路の製造方法。
5. The method of forming a through hole by patterning an insulating layer is a method of covering the entire surface of a substrate with an insulating paste containing a photosensitive organic material, exposing and developing, and baking. Method of manufacturing thick film element circuit.
【請求項6】 絶縁層のスルーホールに挿入する厚膜ペ
ースト材料が、導電体、抵抗体、半導体、高誘電体及び
強誘電体から選ばれる少なくとも一つの物質である請求
項3に記載の厚膜素子回路の製造方法。
6. The thickness according to claim 3, wherein the thick film paste material to be inserted into the through hole of the insulating layer is at least one substance selected from a conductor, a resistor, a semiconductor, a high dielectric and a ferroelectric. Membrane element circuit manufacturing method.
【請求項7】 表示セルの配線回路として請求項1また
は2に記載の厚膜素子回路を用いることによって、動作
電流制限回路を具備することを特徴とする表示装置。
7. A display device comprising an operating current limiting circuit by using the thick film element circuit according to claim 1 as a wiring circuit of a display cell.
【請求項8】 基板上に表示セルを分離するための隔壁
を有する表示装置において、配線回路の各素子または配
線パターンの少なくとも一方が隔壁の下部または内部に
形成されていることを特徴とする自発光平面パネル表示
装置。
8. A display device having a partition wall for separating display cells on a substrate, wherein at least one of each element of the wiring circuit or the wiring pattern is formed below or inside the partition wall. Light emitting flat panel display device.
【請求項9】 表示セルの配線回路の作製方法が、請求
項3から6の何れかに記載の方法によって回路素子およ
び配線回路を製造する方法である請求項7または8に記
載の表示装置の製造方法。
9. The display device according to claim 7, wherein the method for producing a wiring circuit for a display cell is a method for producing a circuit element and a wiring circuit by the method according to any one of claims 3 to 6. Production method.
JP7092583A 1995-04-18 1995-04-18 Thick-film element circuit and display device using the circuit and their production Withdrawn JPH08286200A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7092583A JPH08286200A (en) 1995-04-18 1995-04-18 Thick-film element circuit and display device using the circuit and their production

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7092583A JPH08286200A (en) 1995-04-18 1995-04-18 Thick-film element circuit and display device using the circuit and their production

Publications (1)

Publication Number Publication Date
JPH08286200A true JPH08286200A (en) 1996-11-01

Family

ID=14058465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7092583A Withdrawn JPH08286200A (en) 1995-04-18 1995-04-18 Thick-film element circuit and display device using the circuit and their production

Country Status (1)

Country Link
JP (1) JPH08286200A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432040B2 (en) * 2004-06-30 2008-10-07 Canon Kabushiki Kaisha Manufacturing method of thick film member pattern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7432040B2 (en) * 2004-06-30 2008-10-07 Canon Kabushiki Kaisha Manufacturing method of thick film member pattern

Similar Documents

Publication Publication Date Title
US4685197A (en) Fabricating a stacked capacitor
JP3229555B2 (en) Plasma display panel and method of manufacturing the same
US4328263A (en) Method of manufacturing semiconductor devices using lift-off technique
JPH08286200A (en) Thick-film element circuit and display device using the circuit and their production
KR100711707B1 (en) Manufacturing method of thick film member pattern
US5292624A (en) Method for forming a metallurgical interconnection layer package for a multilayer ceramic substrate
JP2003264361A (en) Circuit board manufacturing method
JP3473891B2 (en) Manufacturing method of high frequency inductor
CN100477310C (en) Organic semiconductor device
JP3136714B2 (en) Resistance formation method
CN1649095A (en) Method for forming a contact of a semiconductor device
JP4641826B2 (en) Capacitor built-in ceramic wiring board and manufacturing method thereof
JP3563580B2 (en) High frequency composite circuit board and method of manufacturing the same
JP4102776B2 (en) Display device
JP2002261423A (en) Method of forming interconnection and electronic component manufactured by using the same
JPH0537156A (en) Multilayer circuit board and manufacture of the same
JP2003304060A (en) Method of manufacturing double-sided circuit board
JPH09213881A (en) Hybrid integrated circuit device and manufacture thereof
JPH07162153A (en) Manufacture of ceramic multilayer
JP2000113842A5 (en)
KR100449325B1 (en) Method for manufacturing resistor
JP3019944U (en) Fluorescent display tube
JPH04302496A (en) Multilayer circuit board and manufacture thereof
JPH04221886A (en) Thick film multilayer circuit board and manufacture thereof
JPS6052095A (en) Multilayer circuit board and method of producing same

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060518

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20060523