JPH08263291A - プログラム可能なプロセッサの実行ユニットの制御状態の同時コマンドのための方法および装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】制御ユニットの制御状態を同時に制御すること
により、プログラムコードのメモリサイズを最小化す
る。 【解決手段】プログラムメモリは、実行ユニット（ＵＸ
ｉ）に対して割り当てられた制御ワードのそれぞれのサ
イズの和より小さいサイズを持つ第１ベースワード（Ｍ
ＭＡ）と、第１ベースワードの数より少ない第２ベース
ワード（ＭＭＢ）と、を含む連続したプログラムワード
を有する第１のセグメント（ＭＰ１）を有する。回路
は、色々なプログラムワードをプログラムメモリの第１
のセグメントから順次抽出する。記憶回路（ＲＧ）は、
プログラムメモリの出力に接続される。回路（ＭＸＭ）
は、少なくとも第２の抽出されたベースワードに基づい
て記憶回路の内容を更新し、計算回路（ＭＥＢ）は、プ
ログラムコードのメモリサイズを最小化するために、制
御ワードの色々な群のいくつかのものを順次計算する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特にプログラムコ
ードのサイズが最小化されるように、プログラムメモリ
に記憶されたプログラムコードに基づいて、プログラム
可能なプロセッサの複数の実行ユニットの制御状態の同
時コマンドのための方法および装置に関するものであ
る。

【０００２】この発明は、例えばアニメ化された画像の
処理、特に、マルチメディア通信の応用において、比較
的に規則的および反復的で、集中的な数量の処理演算を
実現するために提供されたハードウェアの構造に好適に
しかしながら制限的にではなく適用される。

【０００３】

【従来の技術】一般的に、プログラム可能なプロセッサ
のインストラクションは、その制御状態をコード化して
おり、これらの制御状態はデータパスの動作する構成を
決定している。

【０００４】プロセッサの広域的な制御状態は、クロッ
クされることにより、クロック信号の各サイクルで変化
する。プログラムメモリに含まれているプログラムコー
ドのインストラクションが、一般に、実行ユニットの一
般的な用語に基づいて指定される別個の幾つかのハード
ウェア資源の制御状態を同時に制御するとき、制御状態
は、種々の実行ユニットの機能として、各々のクロック
周期で局所的に変化する。これらの実行ユニットは、例
えば演算論理ユニット、乗算器、加算器またはマルチプ
レクサなどのような前述した要素を内部接続するための
制御可能な回路でさえあり得る。

【０００５】種々の実行ユニットをそれぞれ直接同時に
命令（コンマド）する制御ワードからなるインストラク
ションワードの連続による全ての可能な制御状態の命令
（コマンド）は可能であろうが、プログラムコードが非
常に多量になり、必然的に大きなプログラムメモリを使
用することになるであろう。

【０００６】

【発明が解決しようとする課題】本発明の目的は、この
問題点に対する解決策を提供し、制御ユニットの制御状
態が同時に制御されることにより、プログラムコードの
メモリサイズを最小化し、これにより、プログラムメモ
リのハードウェアの容積（回路規模）を削減することに
ある。

【０００７】本発明の目的は、また、制御ワードの有効
なフィールドを充分に利用している間に、すべての実行
ユニットの同時に起こりかつ独立な命令を許容すること
にある。

【０００８】

【課題を解決するための手段】それゆえ、上記目的を達
成するために、本発明は、プログラム可能なプロセッサ
の複数の実行ユニットの制御状態の同時コマンドのため
の方法を提供する。ここで、色々なユニットに対して割
り当てられた（予定された）制御ワードの群はプログラ
ムメモリに記憶されたプログラムコードに基づいて（を
基準として）、連続して生成される。本発明の全般的な
特徴によれば、少なくともプログラムコードの第１セグ
メントはプログラムメモリの第１セグメントに記憶さ
れ、そしてそのプログラムメモリは、その各々が制御ワ
ードのそれぞれのサイズの和より小さいサイズを持つ第
１ベースワードと、第１ベースワードの数より総計で
（数において）より少ない第２ベースワードとを含むプ
ログラムワードの連続（系列）を有する。色々なプログ
ラムワードはプログラムメモリのこの第１セグメントか
ら連続して抽出される。記憶回路が供給され、その内容
が少なくとも各々第２の抽出されたベースワードに基づ
いて更新され、制御ワードの色々な群の少なくともいく
つかのものは少なくとも一つの所定の論理関係に応じ
て、第１の抽出されたベースワードおよび記憶回路の内
容の組み合わせに基づいて順次（連続して）計算され
る。こうして、プログラムコードのメモリサイズが最小
化される。

【０００９】換言すれば、本発明は、特に、プログラム
コードをインストラクション（第１のベースワード）お
よび命令（ディレクティブ）（第２のベースワード）に
構築することを提供する。その時、各々のインストラク
ションは、単一クロック周期の間有効であり、これに対
し、記憶回路の内容は、一般的に、数クロック周期に及
ぶより長い期間の間有効なままである。そして、それ
は、インストラクションよりも数の少ない命令によって
更新されるためである。本発明の意味において、「更
新」という表現は、特に、少なくとも関連する命令の幾
つかのビットによって、記憶回路の内容の少なくとも幾
つかのビットを代用すること、または、例えばビットの
反転などの命令により定義される論理機能によって、記
憶回路の内容を修正することを包含する極めて幅広い意
味に解釈されるべきである。

【００１０】実行ユニットに割り当てられた各々の制御
ワードは、その後、インストラクションをおよび命令に
よって更新される記憶回路の内容を論理的に組み合わせ
ることから得られる。ここで、再び、「組み合わせるこ
と」という用語は、ビットをまっすぐに並置すること、
および／または、ビットを連結すること、および／また
は、インストラクションおよび命令の少なくとも幾つか
のビットの論理的な機能にしたがって正しく組み合わせ
ることを含む、極めて一般的な意味に取られるべきであ
る。

【００１１】実行ユニットのコマンドのために要求され
る制御ワードの基本的なサイズの合計よりも小さい、イ
ンストラクションのサイズ、そして好ましくはプログラ
ムコードの全てのプログラムワードのサイズは、インス
トラクションサイズよりも少ない命令の数と同様に、こ
うして、これらの命令を「時間的な要因にすること」に
通じ、プログラムコードのメモリサイズを小型化するこ
とを可能にする。

【００１２】本発明の変形例によれば、プログラムコー
ドの各々の第１ベースワードは、相互に独立しており、
複数の実行ユニットにそれぞれ割り当てられる第１のイ
ンストラクションワード（または「インストラクショ
ン」）のブロックを有するのに対し、各々の第２ベース
ワードは、少なくとも一つの実行ユニットに割り当てら
れた第２のインストラクションワード（または「命
令」）を表す。記憶回路は、複数の実行ユニットにそれ
ぞれ割り当てられた複数の基本記憶回路に細分化され、
そのそれぞれの内容は少なくとも第２の相当するインス
トラクションワードに基づいてそれぞれ更新される。そ
して、各々の実行ユニットに特有に割り当てられた第２
の論理関係に従って、この実行ユニットに割り当てられ
た制御ワードの少なくともいくつかのものは、第１の相
当するインストラクションワードおよびこの実行ワード
に割り当てられた基本記憶回路の内容に基づいて順次計
算される。

【００１３】こうして、この変形例において、プログラ
ムメモリの第１のセグメントは、直接的にインストラク
ションおよび命令を含み、そして、それに基づいて実行
ユニットに対して割り当てられた制御ワードの群の少な
くとも１つは、計算されるであろう。

【００１４】本発明のもう１つ他の変形例によれば、第
１の所定の論理関係に応じて、各々の第１の抽出された
ベースワードおよび記憶回路の内容の組み合わせに基づ
いて、相互に独立しておりかつ複数の実行ユニットにそ
れぞれに割り当てられた第１のインストラクションワー
ドのブロック、および／または少なくとも１つの実行ユ
ニットに割り当てられた少なくとも１つの第２のインス
トラクションワードを含むプログラムサブワードが計算
される。複数の実行ユニットにそれぞれ割り当てられた
複数の基本記憶回路は、さらに、供給され、そして、そ
のそれぞれの内容は少なくとも第２の相当するインスト
ラクションワードに基づいてそれぞれ更新され、各実行
ユニットに特有に割り当てられた第２の論理関係に従っ
て、この実行ユニット割り当てられた制御ワードの少な
くともいくつかのものは、第１の相当するインストラク
ションワードおよびこの実行ユニット割り当てられた基
本記憶回路の内容に基づいて順次（連続して）計算され
る。

【００１５】換言すれば、この変形例によれば、プログ
ラムコードの構造内に付加的な階層が提供される。さら
に、詳細には、本発明に係る方法は、プログラムメモリ
から、「より高次の」インストラクションおよび命令
（第１および第２のベースワード）を抽出することを可
能にし、そして、これら（「より高次の」インストラク
ションおよび命令）に基づいて、「より低次の」インス
トラクションおよび命令（第１および第２のインストラ
クションワード）が計算され、そして、それらは、それ
ら自身色々な制御ワードの計算に導くであろう。第１お
よび第２のインストラクションワードを、同時かつ順次
（シーケンシャルに）計算することができる。

【００１６】変形例の１つまたはその他において、第１
のインストラクションワードのブロックと異なるプログ
ラムワード（第１の変形例）またはプログラムサブワー
ド（第２の変形例）の存在において、前記第２の所定の
論理関係に応じて、予め確定した内容を持つ第１の付加
的なインストラクションワードおよび基本記憶回路の内
容の組み合わせに基づいて計算さるべき制御ワードを、
有利に提供する。

【００１７】実際には、この予め確定した、厳密な意味
でのインストラクションが、関係を組み合わせる論理に
対する配慮を持って、１つ以上の基本記憶回路の内容と
組み合わせた後で、関連する１つ以上の実行ユニットに
よって活動しないことを特定する１つ以上の制御ワード
を得ることに導くために、選択される。

【００１８】好ましくは、また、変形例の１つまたはそ
の他において、プログラムメモリにおいて、少なくとも
１つの実行ユニットに割り当てられた第２の付加的なイ
ンストラクションワード（例えば、予め記録された付加
的な命令）を含む第２のセグメント）が供給される。第
２のインストラクションワード（命令）と異なるプログ
ラムワードまたはサブワードの存在において、第２の付
加的なインストラクションワードは、そしてそれ（第２
の付加的なインストラクションワード）に基づいて相当
する基本記憶回路の内容が更新されるが、プログラムメ
モリの第２のセグメントからできるかぎり抽出される。

【００１９】そのような実行モード（実施態様）は、一
般に、命令の伝達に関する限り無駄な時間を最小にする
ことを可能にする。さらに、プログラムメモリのこの第
２のセグメントの中に、反復的な方法で実行された予め
記録された命令を配置することは、特に有利である。そ
の時、プログラムメモリの第１のセグメントの中のこれ
らの反復的な記憶は無効に（回避）され、こうして、プ
ログラムコードのメモリサイズを最適化するのにさらに
貢献する。

【００２０】さらに、それは１つ以上の基本記憶回路の
内容を更新する目的のための使用の前に、第２のインス
トラクションワード、または、プログラムメモリから抽
出された第２の付加的なインストラクションワードの少
なくとも１つの内容のセグメントを少なくとも修正する
のが、特に好適であることを同様に証明するであろう。

【００２１】このような修正は、それが、命令のあるビ
ットをプロセッサの外部のパラメータから発生するビッ
トに置換することとして明らかにされる時、付加的なハ
ードウェア回路の複雑な準備なしに、外部データによっ
て実行ユニットの制御状態のコマンドを簡単にパラメー
タ化することを容易に可能にする。

【００２２】プログラムコードの構造内に付加的な階層
を準備する本発明の変形例において、より低次のインス
トラクションおよび命令に関して先に記載されたものと
類似する方法で、第１のベースワードと異なる抽出され
たプログラムワードの存在において、プログラムサブワ
ードは前記所定の論理関係に応じて、予め確定した内容
を持つ第１の付加的なベースワードおよび基本記憶回路
の内容の組み合わせに基づいて有利に計算される。

【００２３】また、第３の付加的なベースワードを含む
少なくとも１つの第３のセグメントの提供が、プログラ
ムメモリにおいてなされるであろうし、プログラムメモ
リの第１のセグメントから抽出され、かつ第２のベース
ワードと異なるプログラムワードの存在において、第３
の付加的なベースワードは、それに基づいて記憶回路の
内容が更新されるが、それ（第３の付加的なベースワー
ド）は、プログラムメモリの第３のセグメントからでき
るかぎり抽出される。

【００２４】また、プログラムメモリから抽出された第
２のベースワードの少なくとも１つの内容の少なくとも
セグメントを修正することが可能であり、かつ記憶回路
の内容は第２の修正されたベースワードに基づいて更新
される。

【００２５】本発明の主題は、また、プログラムメモリ
およびこのプログラムメモリと実行ユニットとの間に接
続され、かつプログラムメモリに含まれたプログラムコ
ードに基づいて色々なユニットに対して割り当てられた
制御ワードの群を連続して発生することができるコマン
ド（命令）回路を有する、プログラム可能なプロセッサ
の複数の実行ユニットの制御状態の同時コマンドを発生
するための装置である。本発明の全般的な特徴によれ
ば、プログラムメモリは、その各々が制御ワードのそれ
ぞれのサイズの和より小さいサイズを持つ第１ベースワ
ードと、第１ベースワードのそれより総計でより少ない
第２ベースワードとを含むプログラムワードの連続（系
列）を有する第１のセグメントを有する。コマンド回路
は、色々なプログラムワードをプログラムメモリの第１
のセグメントから順次抽出するための回路と、プログラ
ムメモリの出力に接続された記憶回路と、少なくとも各
々の第２の抽出されたベースワードに基づいて記憶回路
の内容を更新するための回路と、少なくとも１つの所定
の論理関係に応じて、記憶回路の内容および第１の抽出
されたベースワードの組み合わせに基づいて、前記プロ
グラムコードのメモリサイズを最小化するように、制御
ワードの色々な群の少なくともいくつかのものを順次計
算することができる計算回路とを含む。

【００２６】本発明の一実施例によれば、各第１のベー
スワードは、相互に独立しており、かつ複数の実行ワー
ドにそれぞれ割り当てられた第１のインストラクション
ワードを含むのに対し、各第２のベースワードは、実行
ワードの少なくとも１つに割り当てられた第２のインス
トラクションワードを表す。記憶回路は、プログラムメ
モリの出力に接続され、かつ色々な実行ワードにそれぞ
れ割り当てられた複数の基本記憶回路を含むのに対し、
更新回路は、（これらの記憶回路を指定する）相当する
第２のインストラクションワードに基づいて基本記憶回
路の内容をそれぞれに更新することができる複数の基本
更新回路を含む。計算回路は、前記ユニットに特有の、
第２の所定の論理関係に応じて、第１の相当するインス
トラクションワードおよび前記ユニットに割り当てられ
た基本記憶回路の内容の組み合わせに基づいて、その各
々が実行ユニットの色々な連続する制御ワードを順次計
算する複数の基本計算回路を含む。

【００２７】好ましくは、各々のプログラムワードは、
第１のインストラクションワードまたは第２のインスト
ラクションワードのいずれかとしてその識別を行う識別
子と、同時に有効なセグメントを含む。コマンド回路
は、各々のプログラムワードの識別子によって制御さ
れ、かつプログラムワードを受信するための第１の入
力、基本計算回路に接続された第１の出力、および基本
更新回路に接続された第２の出力を含む、選択回路を含
む。

【００２８】また、プラグラムメモリは、第２の付加的
なインストラクションワードを含む第２のセグメントを
含んでいてもよい。選択回路は、プログラムメモリの第
２のセグメントの出力に接続されたもう１つ他の入力を
含む。

【００２９】本発明のもう１つの他の実施例によれば、
計算回路は、その各々が、相互に独立しており、かつ複
数の実行ユニットそれぞれ割り当てられた第１のインス
トラクションワードのブロック、および／または少なく
とも１つの実行ワードに割り当てられた少なくとも１つ
の第２のインストラクションワードを含むプログラムサ
ブワードを順次計算する。コマンド回路は、さらに、計
算回路の出力に接続され、かつ色々な実行ユニットにそ
れぞれ割り当てられた複数の基本記憶回路と共に第２の
相当するインストラクションワードに基づいて基本記憶
回路の内容をそれぞれ更新することができる複数の基本
更新回路を含む。コマンド回路は、さらに、前記ユニッ
トに特有の、所定の論理関係に応じて、第１の相当する
インストラクションワードおよび前記ユニットに割り当
てられた基本記憶回路の内容の組み合わせに基づいて、
その各々が実行ユニットの色々な連続する制御ワードを
順次計算する複数の基本計算回路を含む。

【００３０】好ましくは、各々のプログラムワードは、
第１のベースワードまたは第２のベースワードのいずれ
かとしてその識別を行う識別子と、有効なセグメントと
を含み、コマンド回路は、各々のプログラムワードの識
別子によって制御され、かつプログラムワードを受信す
るための第１の入力、計算回路に接続された第１の出
力、および更新回路に接続された第２の出力を含む、上
流の選択回路を含む。

【００３１】有利には、プラグラムメモリは、第２の付
加的なベースワードを含む第３のセグメントを含み、上
流の選択回路は、プログラムメモリの第３のセグメント
の出力に接続されたもう１つの入力を含む。

【００３２】有利には、各々のプログラムサブワード
は、第１のインストラクションワードまたは第２のイン
ストラクションワードのいずれかとしてその識別を行う
識別子と、有効なセグメントとを含み、コマンド回路
は、各々のプログラムサブワードの識別子によって制御
され、かつプログラムサブワードを受信するための第１
の入力、基本計算回路に接続された第１の出力、および
基本更新回路に接続された第２の出力を含む、選択回路
を含む。

【００３３】有利には、ここで、再び、プラグラムメモ
リは、第２の付加的なインストラクションワードを含む
第２のセグメントを含み、選択回路は、プログラムメモ
リの第２のセグメントの出力に接続されたもう１つの入
力を含む。

【００３４】実施例の１つまたはその他において、有利
には、第２のインストラクションワードの少なくともい
くつかまたは第２の付加的なインストラクションワード
の少なくともいくつかは、それらが割り当てられる１つ
以上のユニットのための指定領域、状態領域、および、
有効なセグメントを含む。前記指定領域に相当する基本
記憶回路は、状態領域の種々の可能な値に相当する幾つ
かの基本記憶回路を含み、かつ基本更新回路は、この第
２のインストラクションワードの有効なセグメントまた
はこの第２の付加的なインストラクションワードに基づ
いて、状態領域により指定された基本副記憶回路の内容
を更新することができる更新副回路を含む。

【００３５】本発明のもう１つの実施例によれば、各々
の群の制御ワードの少なくとも１つは、基本記憶回路に
含まれるビットから直接発生する幾つかのビットを含ん
でいる第１のセグメントと、そのビットがこの基本記憶
回路の内容の組み合わせおよび第１のインストラクショ
ンワードの組み合わせに起因する第２のセグメントとを
含む。この制御ワードによって制御される実行ユニット
は、各々が、制御ワードの第１のセグメントの異なるビ
ットと、同時に制御ワードの第２のセグメントのビット
とを含む制御サブワードによって制御される実行サブユ
ニットを含む。

【００３６】こうして、単一の計算された制御ワードに
基づいて幾つかの実行ユニットを同時にかつ独立に制御
することが可能である。

【００３７】本発明の他の利点および特徴は、何ら制限
のない、かつ、添付図面において図示される本発明の実
施態様の方法および実施例の詳細な説明を考察する際に
現れるであろう。

【００３８】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明に係るプログラム可能なプロセ
ッサの実行ユニットの制御状態の同時コマンドのための
方法および装置を詳細に説明する。

【００３９】図１に示されるように、本発明の装置は、
メインメモリＭＰ１および補助的なメモリＭＰ２により
構成されるプログラムメモリを含んでいる。実際問題と
して、これらの２つのメモリは別のものであるが、物理
的に同じメモリの２つのセグメントであっても良い。

【００４０】メモリＭＰ１は、連続的なプログラムワー
ドＭＭを含み、そしてこれに基づいて、プログラム可能
なプロセッサの種々の実行ユニットＵＸ１，ＵＸｎの種
々の制御状態を固定しようとする制御ワードＭＣ１−Ｍ
Ｃｎの色々な群の少なくとも幾つかは、クロック信号に
同期して順次計算されるであろう。色々なプログラムワ
ードは、例えばアドレスポインタから発生する単一のコ
マンドワードＭＣＭ（プログラムアドレス）によって、
アドレスされる。

【００４１】本発明は、ここにより詳細には、特定のア
プリケーションに関してプロセッサを実際にプログラム
している間、ユーザーにより定義されるように、勿論、
特定のアプリケーションのために特定の方法でプログラ
ムされたプロセッサの制御状態を明確に定義する、制御
ワードのビットに固有の値が、種々のプログラムワード
のビットの値に依存すると仮定すれば、プログラムメモ
リに含まれているプログラムワードから制御ワードＭＣ
ｉを計算することにある。

【００４２】この制御ワードの特別な計算は、プログラ
ムメモリの中に含まれるプログラムコードの長さ、従っ
て、このプログラムメモリのサイズを最適化することが
できる。

【００４３】実際、もし、例えば単純化の目的のため、
実行ユニットの相当する制御状態を定義するために各々
の制御ワードがｂビットに亘ってコ−ド化されねばなら
ないと仮定されるならば、そして、もし、各々のプログ
ラムワードＭＭが並列に並べられた状態でｎ個の制御ワ
ードを含むように準備して、プログラムコードの構造
が、更新されるならば、そのゆえに、各々のプログラム
ワードは、ｎ・ｂビットのワード長を持つであろう。

【００４４】この実施例において、各々のプログラムワ
ードＭＭは、ｎ・ｂビットより小さいサイズを持ち、そ
の結果、すでに、プログラムメモリのサイズの減少とな
っている。

【００４５】各々のプログラムワードＭＭは、第１のベ
ースワードのブロックＭＭＡまたは第２のベースワード
ＭＭＢのいずれか一方であり得る。そして、この意味
は、以下に説明されるであろう。実際問題として、各々
のプログラムワードＭＭは、特に、その値がプロセッサ
をプログラムしているときに、ユーザーにより定義され
るパラメータフィールドを含んでいる有効なセグメント
ＰＵと共に、１ビット以上に亘って符号化され、プログ
ラムワードを第１のベースワードとしてまたは第２のベ
ースワードとして識別することを可能にする識別子Ｉｄ
を含んでいる。

【００４６】極めて一般的にいえば、各々の第２のベー
スワードＭＭＢが命令（ディレクティブ）を意味するの
に対して、各々の第１のベースワードＭＭＡは、インス
トラクションを意味している。命令は、ここで述べられ
ている実施例において、その入力がレジスタＲＧの出力
に接続されているマルチプレクサＭＸＭによって形成さ
れる更新回路を経由して、レジスタＲＧのような記憶回
路の内容を更新するのに使用されるであろう。こうし
て、この実施例において、「更新する」という概念は、
こうしてその内容を修正するためにレジスタＲＧにおい
て、命令のビットの少なくとも幾つかをの記憶を必要と
する。

【００４７】そして、色々な制御ワードＭＣｉは、メモ
リＭＰ１により転送されるインストラクションに基づい
て、かつ、レジスタの内容に基づいて一般的な方法で計
算されよう。この計算は、例えば論理合成によりもたら
される所定の論理関係を実現する計算論理回路により遂
行される。

【００４８】命令をレジスタＲＧに、かつインストラク
ションを計算回路ＭＥＢの相当する入力に向けるため
に、一般的な方法で、各々のプログラムワードＭＭの識
別子Ｉｄに基づいて命令（コマンド）される選択回路の
用意がなされている。これらの選択回路は、ここでは２
つのマルチプレクサＭＸ１およびＭＸ２により表現され
ており、その各々の入力の１つは、プログラムワードの
有効なセグメントを受信するために、例えばメモリＭＰ
１に直接ワイヤード接続されている。さらに、それぞれ
のプログラムワードの識別領域は、可能な限りデコーダ
を経由して、これらのマルチプレクサＭＸ１およびＭＸ
２のコマンド入力に直接ワイヤード接続されている。従
って、プログラムワードＭＭが、それぞれのクロックサ
イクルにおいて、アドレスポインタを経由してメモリＭ
Ｐ１から抽出されるとき、このプログラムワードの有効
なセグメントは、識別子に依存して、それが命令である
べきであるならば、記憶回路ＲＧを更新するために使用
されるか、または、ここでフリップフロップＤ（実際、
遅延されたワードのビットと同じようにに多いフリップ
フロップＤ）によって形成されるタイムバリアＢＴを経
由して、計算回路ＭＥＢに直接送信される。

【００４９】インストラクションとは異なる抽出された
プログラムワードを前にして、このとき、予め確定され
てた付加的なインストラクションＮＯＰを計算回路ＭＥ
Ｂに転送するための準備がなされる。そして、それに基
づいて、種々の制御ワードＭＣｉが、レジスタＲＧの内
容と組み合わせて計算されよう。実際問題として、この
インストラクションＮＯＰは、そのビットの値が、例え
ばアースまたは電源に接続することによって、ハードウ
ェア様式により固定されるが、計算回路による、このイ
ンストラクションＮＯＰとレジスタＲＧの内容との組み
合わせが、関連する一つまたは複数の実行ユニットに関
して無活動を明記している所定の制御ワードの計算とな
るように選択される。

【００５０】同様に、命令とは異なる抽出されたプログ
ラムワードを前にして、この実施例においては、例えば
配線による方法で、レジスタＲＧの非更新として明記さ
れた所定の命令ＮＯＰ１をマルチプレクサＭＸ２の入力
に転送するための準備がなされる。

【００５１】メモリＭＰ２自身は、例えば、予め記録さ
れた命令を表す第２の付加的なインストラクションワー
ドＭＭＣを含む。実際問題として、命令だけが含まれて
いるので、これらのワードＭＭＣのための識別子を供給
する必要はない。それゆえ、これらのワードの長さは、
メモリＭＰ１に含まれているプログラムワードＭＭの長
さよりも短い。このメモリＭＰ２の出力は、マルチプレ
クサＭＸ２に接続されている。

【００５２】従って、メモリＭＰ１から抽出され、命令
とは異なるプログラムワードＭＭを前にして（の存在に
おいて）、それにもかかわらずできるかぎり、レジスタ
ＲＧを更新するために、予め記録された命令ＭＭＣを転
送することが可能である。このメモリＭＰ２のアドレス
することは、メモリＭＰ１から抽出されたプログラムワ
ードの識別子に基づいて実行され得る。

【００５３】これらの予め記録された命令ＭＭＣを転送
することは、メモリＭＰ１からインストラクションＭＭ
Ａを抽出するときには組織的には実行されないが、これ
らのインストラクションＭＭＡのいくつか対してのみ実
行される。この識別は、例えば識別子Ｉｄにより実行さ
れる。従って、もし、識別子が少なくとも２ビットに亘
って符号化され、その値０が命令に、かつ、値１または
２以上の値がインストラクションに割り当てられると仮
定すれば、例えばレジスタＲＧを更新する目的で予め記
録された命令を転送することが、その識別子が２以上の
値を持つインストラクションを抽出することとだけ同時
に実行されるということが決定されても良い。

【００５４】その識別子が値１に等しいインストラクシ
ョンがメモリＭＰ１から抽出されるとき、マルチプレク
サＭＸＭのコマンド信号ＳＣは、レジスタＲＧの内容を
変化しない状態にしておくために、このゆえに言い換え
れば、レジスタの内容を更新しないように、レジスタＲ
Ｇの出力に接続されたその入力にマルチプレクサＭＸＭ
を配置する。

【００５５】ここで、タイムバリア（時間的な障壁）Ｂ
Ｔは、本発明に係る装置が現実に補助的なメモリＭＰ２
を含んでいるときに限って、本発明の装置において不可
欠であるということに留意すべきである。

【００５６】当業者は、命令ＭＭＢが数においてインス
トラクションＭＭＡの数よりも少ないので、レジスタＲ
Ｇの内容は、数クロックサイクルの間、不変のまま残る
かもしれないということを理解しているであろう。実際
に、プログラムメモリの中の命令を時間的な要因にする
ことはこのようにして実行され、このとき、これらの命
令は、種々の実行ユニットに対して保持力のある状態を
定義し、数クロック以上有効である。このことは、従
来、これらの命令によってプログラムメモリに伝達され
る情報を数回繰り返す必要があったので、プログラムメ
モリに含まれるプログラムコードの長さを低減すること
にさらに貢献する。

【００５７】図２において、第１のベースワードＭＭＡ
ｋの有効なセグメントＰＵは、色々な実行ユニットＵＸ
１−ＵＸｎにそれぞれ割り当てられた複数の第１のイン
ストラクションワード（インストラクション）ＳＭ１−
ＳＭｎに分割される。

【００５８】同様に、それぞれの第２のベースワード
の、またはそれぞれの第２の付加的なベースワードＭＭ
Ｂｑの有効なセグメントＰＵは、第２のインストラクシ
ョンワード（命令または予め記録された命令）であり、
そしてこれは、パラメータフィールドＰＲｑとともに、
この命令が割り当てられる実行ユニットの少なくとも１
つを実際に指定する指定領域ＤＳを含んでいる。そのと
き、各々の実行ユニットＵＸｉには、この実行ユニット
に特有の論理的な組み合わせをもたらす基本計算回路Ｍ
ＥＢｉが割り当てられている。勿論、これらの回路ＭＥ
Ｂｉのいくつかは同じであっても良い。

【００５９】同様に、それぞれの実行ユニットＵＸｉに
は、ここで、マルチプレクサにより構成された基本更新
回路ＭＸＭｉに接続された基本的な記憶回路ＲＧｉが割
り当てられている。

【００６０】各々の第１のインストラクションワードＳ
Ｍｉは、可能な限りフリップフロップＢＴｉを経由し
て、例えば配線により回路ＭＥＢｉの相当する入力に直
接接続される。各々の抽出された命令のパラメータフィ
ールドＰＲｑは、同様に配線により、遅延群ＴＴｉを経
由して、それぞれのレジスタＲＧｉに割り当てられたそ
れぞれのマルチプレクサＭＸＭｉの入力の１つに直接接
続されている。

【００６１】さらに、それぞれのマルチプレクサＭＸＭ
ｉのコマンド信号ＳＣは、例えば符号Ｎ１ｉにより参照
されるＡＮＤゲートから発生し、そのＡＮＤゲートの入
力の１つは、指定領域ＤＳの値を、特にレジスタＲＧｉ
に関連した指定領域の値ＤＳｉと比較するコンパレータ
ＣＰ１ｉの出力に接続されている。ＡＮＤゲートの他方
の入力は、メモリＭＰ１から抽出されたプログラムワー
ドの識別子の値を、命令ＮＯＰ１に相当する、予め定義
されている識別子Ｉｄｆと比較するもう１つ別のコンパ
レータＣＰ２ｉの出力に接続されている。

【００６２】もし、命令ＭＭＢｑの指定領域ＤＳがＤＳ
ｉに相当し、かつ、この命令ＭＭＢｑが実際に命令ＮＯ
Ｐ１ではないのであれば、パラメータフィールドＰＲｑ
は、基本レジスタＲＧｉの中に記憶される。

【００６３】これに対し、もし、領域ＤＳがＤＳｉに相
当していないのであれば、マルチプレクサＭＸＭｉは、
レジスタＲＧｉを直前の値で上書きするために、その他
方の入力に切り換えられる。このとき、パラメータフィ
ールドＰＲｑは、その値ＤＳが命令の中に含まれている
値に相当している実行ユニットに相当する基本レジスタ
に転送される。

【００６４】変形例として、図３に示されているよう
に、基本レジスタＲＧｉの少なくともいくつかのもの
は、幾つかの基本サブレジスタＲＧｉ１−ＲＧｉｍに分
解されていてもよい。このとき、マルチプレクサＭＸＭ
ｉは、それぞれ基本サブレジスタの各々に割り当てられ
た複数のサブマルチプレクサＭＸＭｉｊに分かれる。こ
のとき、命令の、または予め記録されている命令ＭＭＢ
ｑの有効なセグメントは、指定領域ＤＳおよびパラメー
タフィールドＰＲｑは別として、コンパレータＣＰ３ｉ
ｊにおいて、基本サブレジスタＲＧｉｊに割り当てられ
た値ＺＥｊと比較される状態領域、あるいは副指定領域
ＺＥを含んでいる。もし、値ＺＥが値ＺＥｊに相当して
いるのであれば、パラメータフィールドＰＲｑは、基本
サブレジスタＲＧｉｊの中に記憶される。これに対し、
もし、この値がＺＥｊとは異なるのであれば、同様に、
他の全ての基本サブレジスタに配線されているパラメー
タフィールドは、その状態の値が命令の値に相当してい
るサブレジスタの中に記憶されよう。

【００６５】基本記憶回路のいくつかを部分的に更新す
ることになるこのような変形実施例は、非常に長さの長
いレジスタ、とにかく、命令の長さよりも長さの長いレ
ジスタを提供することを可能にする。そして、このよう
な基本レジスタの内容は、完全に数回更新されても良
い。

【００６６】図４に示される変形具体例においては、指
定領域、状態領域およびパラメータフィールドＰＲｑは
別として、置換フィールドＳｂを含む、命令の有効なセ
グメントに対して準備がなされている。ここで、この置
換フィールドＳｂは、パラメータフィールドＰＲｑのビ
ットの少なくともいくつかを、例えば実行ユニットによ
り実行される演算の結果から生じる外部ビットＰＸｔに
置換するために、置換マルチプレクサＭＸＳを制御す
る。そして、このマルチプレクサＭＸＳの出力は、命令
ＭＭＢｑの領域ＤＳおよび状態領域ＺＥにより指定され
る基本サブレジスタを更新するために、色々なマルチプ
レクサＭＸＭｉに接続されている。

【００６７】図５に示される変形実施例において、実行
ユニットの１つ、例えばユニットＵＸ１は、実際、いく
つかの独立した実行サブユニットＵＸ１１−ＵＸ１ｗか
ら構成されている。

【００６８】ここで、ユニットＵＸ１に割り当てられた
計算論理回路ＭＥＢ１は、全て異なるビットａ１−ａｗ
から構成された第１のセグメントＰＡと、第２のセグメ
ントＰＢとを含んでいる制御ワードＭＣ１を計算する。
セグメントＰＡのビットは、基本レジスタＲＧ１の内容
から直接発生するが、これに対して、セグメントＰＢの
ビットは、レジスタＲＧ１の内容のビットと、相当する
インストラクションとの間の論理的な組み合わせの主要
部を可能な限り形成してもよい。

【００６９】回路ＭＥＢ１の出力と色々なサブユニット
ＵＸ１１−ＵＸ１ｗのコマンド入力との間を配線するこ
とは、そのビットの１つがワードＭＣ１のセグメントＰ
Ａのビットの１つに等しく、その残りのビットがセグメ
ントＰＢのビットにより構成されている制御ワードＭＣ
１ｖによって、各々のサブユニットＵＸ１ｖが命令（コ
マンド）されているようなものである。こうして、色々
な制御ワードＭＣ１１−ＭＣ１ｗは、ビットａ１−ａｗ
により互いに区別される。

【００７０】図６は、プログラムコードの構造内により
大きな度合いの階層を提供する本発明の変形実施例およ
び具体例を示す。

【００７１】実際、コマンド回路は、基本計算回路、基
本記憶レジスタおよび丁度述べられた基本更新回路は別
として、タイムバリアＢＴＳおよび更新マルチプレクサ
ＭＸＭＳと連合された上流の記憶レジスタを経由して、
上流の計算回路ＭＥＢＳにそれぞれ接続された上流の選
択回路ＭＸ１ＳおよびＭＸ２Ｓを含んでいる。

【００７２】この変形実施例において、メモリＭＰ１に
含まれる第１のベースワードは、実際、より高次のイン
ストラクションを表すが、これに対し、第２のベースワ
ードは、より高次の命令を表す。上述したものと類似の
方法で、各々のより高次の命令は、レジスタＲＧＳを更
新するであろうし、計算回路ＭＥＢＳは、もう１つ別の
所定の論理関係に従って、色々な制御ワードを計算する
ために、先の図面に関して述べられた回路において使用
される、第１のインストラクションワード（インストラ
クション）のブロックおよび／または第２のインストラ
クションワード（命令）を含むプログラムサブワードを
計算するであろう。

【００７３】各々のプログラムサブワードは、命令かま
たはインストラクションかのいずれかについて連続的に
組み上げられてもよい。この場合には、計算回路ＭＥＢ
Ｓの出力は、図１の点（ポイント）Ｐに接続される。

【００７４】また、インストラクションと命令とを同時
に含むように各々のプログラムサブワードをもくろむこ
とも可能である。この場合には、計算回路ＭＥＢＳの出
力を、図１の点Ｔに接続することができる。

【００７５】さらに、点Ｐへの接続の場合には、また、
予めコード化されたより高次の命令を含む第３の補助的
なメモリＭＰ３が提供されてもよい。

【図面の簡単な説明】

【図１】 本発明に係る方法の第１の実行態様を実施す
る本発明に係る装置の第１の実施例の概略線図である。

【図２】 図１に示す実行態様および実施例をより詳細
に示す線図である。

【図３】 図２に示す実行態様の変形例をより詳細に示
す線図である。

【図４】 命令において外部パラメータを置換する一実
施例の概略線図である。

【図５】 本発明に係る、特に、ＳＩＭＤ（「シングル
・インストラクション・マルチプル・データ」）機械に
適用される装置の一実施例の概略線図である。

【図６】 本発明の第２の実施例および実行態様の概略
線図である。

【符号の説明】 ＭＰ１，ＭＰ２，ＭＰ３ メモリ ＵＸ１−ＵＸｎ 実行ユニット ＵＸ１１−ＵＸ１ｗ 実行サブユニット ＭＥＢ，ＭＥＢｉ 計算（論理）回路 ＭＸＭ，ＭＸＭｉ 更新回路（マルチプレクサ） ＲＧ，ＲＧｉ 記憶回路（レジスタ） ＲＧｉ１−ＲＧｉｍ サブレジスタ ＭＸ１，ＭＸ２，ＭＸ１Ｓ，ＭＸ２Ｓ，ＭＸＳ マルチ
プレクサ ＭＸＭｉｊ サブマルチプレクサ ＣＰ１ｉ，ＣＰ２ｉ，ＣＰ３ｉｊ コンパレータ ＢＴ，ＢＴｉ フリップフロップ（タイムバリア） Ｎ１ｉ ＡＮＤゲート ＭＭＡ，ＭＭＡｋ ベースワード（インストラクショ
ン） ＭＭＢ，ＭＭＢｑ，ＭＭＣ ベースワード（命令） ＳＭ１−ＳＭｎ インストラクションワード ＭＣ１−ＭＣｎ 制御ワード ＭＭ プログラムワード ＭＣＭ コマンドワード ＰＵ，ＰＡ，ＰＢ セグメント Ｉｄ，Ｉｄｆ 識別子 ＮＯＰ インストラクション ＮＯＰ１ 命令 ＳＣ コマンド信号 ＤＳ 指定領域 ＺＥ 状態領域 ＰＲｑ パラメータフィールド Ｓｂ 置換フィールド

Claims (23)

【特許請求の範囲】
1. 【請求項１】色々なユニット（ＵＸｉ）に対して割り当
   てられた制御ワード（ＭＣｉ）の群がプログラムメモリ
   （ＭＰ１、ＭＰ２）に記憶されたプログラムコードに基
   づいて、連続して生成される、プログラム可能なプロセ
   ッサの複数の実行ユニットの制御状態の同時コマンドの
   ための方法であって、 少なくともプログラムコードの第１セグメントは、その
   各々が制御ワード（ＭＣｉ）のそれぞれのサイズの和よ
   り小さいサイズを持つ第１ベースワード（ＭＭＡ）と、
   第１ベースワードの数より総計でより少ない第２ベース
   ワード（ＭＭＢ）と、を含むプログラムワード（ＭＭ）
   の連続を有するプログラムメモリの第１セグメント（Ｍ
   Ｐ１）に記憶され、 色々なプログラムワードは、プログラムメモリのこの第
   １セグメントから順次抽出され、記憶回路（ＲＧ）が供
   給され、その内容が少なくとも各々第２の抽出されたベ
   ースワードに基づいて更新され、制御ワードの色々な群
   の少なくともいくつかのものは少なくとも一つの所定の
   論理関係に応じて、第１の抽出されたベースワードおよ
   び記憶回路（ＲＧ）の内容の組み合わせに基づいて順次
   計算（ＭＥＢ）されることを特徴とするプログラム可能
   なプロセッサの複数の実行ユニットの制御状態の同時コ
   マンドのための方法。
2. 【請求項２】プログラムコードの各々の第１ベースワー
   ド（ＭＭＡ）は、相互に独立しており、複数の実行ユニ
   ットにそれぞれ割り当てられる第１のインストラクショ
   ンワード（ＳＭｉ）のブロックを有するのに対し、各々
   の第２ベースワード（ＭＭＢ）は、少なくとも一つの実
   行ユニットに割り当てられた第２のインストラクション
   ワードを表し、 記憶回路は、複数の実行ユニットにそれぞれ割り当てら
   れた複数の基本記憶回路（ＲＧｉ）に細分化され、その
   それぞれの内容は少なくとも第２の相当するインストラ
   クションワードに基づいてそれぞれ更新され、 各々の実行ユニットに特定して割り当てられた第２の論
   理関係に従って、この実行ユニットに割り当てられた制
   御ワードの少なくともいくつかのものは、第１の相当す
   るインストラクションワードおよびこの実行ワード（Ｕ
   Ｘｉ）に割り当てられた基本記憶回路（ＲＧｉ）の内容
   に基づいて順次計算（ＭＥＢｉ）されることを特徴とす
   る請求項１に記載の方法。
3. 【請求項３】第１のインストラクションワードのブロッ
   クと異なるプログラムワードの存在において、制御ワー
   ドは、前記第２の所定の論理関係に応じて、予め確定し
   た内容を持つ第１の付加的なインストラクションワード
   （ＮＯＰ）および基本記憶回路の内容の組み合わせに基
   づいて計算されることを特徴とする請求項２に記載の方
   法。
4. 【請求項４】プログラムメモリにおいて、少なくとも１
   つの実行ユニットに割り当てられた第２の付加的なイン
   ストラクションワードを含む第２のセグメント（ＭＰ
   ２）が提供され、 第２のインストラクションワードと異なるプログラムワ
   ードの少なくともいくつかのものの存在において、プロ
   グラムメモリの第２のセグメントから第２の付加的なイ
   ンストラクションワードが抽出され、そしてその第２の
   付加的なインストラクションワードに基づいて相当する
   基本記憶回路の内容が更新されることを特徴とする請求
   項２または３に記載の方法。
5. 【請求項５】第１の所定の論理関係に応じて、各々の第
   １の抽出されたベースワードまたは第１の予め確定した
   付加的なベースワード、および記憶回路の内容の組み合
   わせに基づいて、相互に独立しておりかつ複数の実行ユ
   ニットにそれぞれに割り当てられた第１のインストラク
   ションワードのブロック、および／または少なくとも１
   つの実行ユニットに割り当てられた少なくとも１つの第
   ２のインストラクションワードを含むプログラムサブワ
   ード（ＭＭＡ、ＭＭＢ）が計算され、 さらに、複数の実行ユニットにそれぞれ割り当てられた
   複数の基本記憶回路（ＲＧｉ）が与えられ、そして、そ
   のそれぞれの内容は少なくとも第２の相当するインスト
   ラクションワードに基づいてそれぞれ更新され、 各実行ユニットに特定して割り当てられた第２の論理関
   係に従って、この実行ユニット割り当てられた制御ワー
   ドの少なくともいくつかのものは、第１の相当するイン
   ストラクションワードおよびこの実行ユニット割り当て
   られた基本記憶回路の内容に基づいて順次計算されるこ
   とを特徴とする請求項１に記載の方法。
6. 【請求項６】第１および第２のインストラクションワー
   ドは順次計算されることを特徴とする請求項５に記載の
   方法。
7. 【請求項７】第１のベースワードと異なる抽出されたプ
   ログラムワードの存在において、プログラムサブワード
   は、前記所定の論理関係に応じて、予め確定した内容を
   持つ第１の付加的なベースワードおよび記憶回路の内容
   の組み合わせに基づいて計算されることを特徴とする請
   求項５または６に記載の方法。
8. 【請求項８】プログラムメモリにおいて、第３の付加的
   なベースワードを含む少なくとも１つの第３のセグメン
   ト（ＭＰ３）が供給され、 プログラムメモリの第１のセグメントから抽出され、か
   つ第２のベースワードと異なるプログラムワードの存在
   において、第３の付加的なベースワードに基づいて記憶
   回路の内容が更新され、第３の付加的なベースワードは
   プログラムメモリの第３のセグメントからできるかぎり
   抽出されることを特徴とする請求項５〜７のいずれかに
   記載の方法。
9. 【請求項９】プログラムメモリから抽出された第２のベ
   ースワードの少なくとも１つの内容の少なくともセグメ
   ントは修正され、かつ記憶回路の内容は第２の修正され
   たベースワードに基づいて更新されることを特徴とする
   請求項５〜８のいずれかに記載の方法。
10. 【請求項１０】第１のインストラクションワードのブロ
    ックと異なるプログラムサブワードの存在において、制
    御ワードは、前記第２の所定の論理関係に応じて、予め
    確定した内容を持つ第１の付加的なインストラクション
    ワードおよび基本記憶回路の内容の組み合わせに基づい
    て計算されることを特徴とする請求項５〜９のいずれか
    に記載の方法。
11. 【請求項１１】プログラムメモリにおいて、少なくとも
    １つの実行ユニットに割り当てられた第２の付加的なイ
    ンストラクションワードを含む第２のセグメント（ＭＰ
    ２）が供給され、 第２のインストラクションワードと異なるプログラムサ
    ブワードの存在において、第２の付加的なインストラク
    ションワードに基づいて相当する基本記憶回路の内容が
    更新され、第２の付加的なインストラクションワード
    は、プログラムメモリの第２のセグメントからできるか
    ぎり抽出されることを特徴とする請求項５〜１０のいず
    れかに記載の方法。
12. 【請求項１２】第２のインストラクションワードの少な
    くとも１つまたは第２の付加的なインストラクションワ
    ードの少なくとも１つの内容の少なくともセグメント
    は、１つ以上の相当する基本記憶回路の内容が更新され
    る前に、修正されることを特徴とする請求項２〜１１の
    いずれかに記載の方法。
13. 【請求項１３】プログラムメモリおよびこのプログラム
    メモリと実行ユニットとの間に接続され、かつプログラ
    ムメモリに含まれたプログラムコードに基づいて色々な
    ユニットに対して割り当てられた制御ワードの群を連続
    して発生することができるコマンド回路を有する、プロ
    グラム可能なプロセッサの複数の実行ユニットの制御状
    態の同時コマンドのための装置であって、 プログラムメモリは、その各々が制御ワードのそれぞれ
    のサイズの和より小さいサイズを持つ第１ベースワード
    （ＭＭＡ）と、第１ベースワードの数より総計でより少
    ない第２ベースワード（ＭＭＢ）と、を含むプログラム
    ワードの連続を有する第１のセグメント（ＭＰ１）を有
    し、 コマンド回路は、色々なプログラムワードをプログラム
    メモリの第１のセグメントから順次抽出するための回路
    と、プログラムメモリの出力に接続された記憶回路（Ｒ
    Ｇ）と、少なくとも各々の第２の抽出されたベースワー
    ドに基づいて記憶回路の内容を更新するための回路（Ｍ
    ＸＭ）と、少なくとも１つの所定の論理関係に応じて、
    記憶回路の内容および第１の抽出されたベースワードの
    組み合わせに基づいて、制御ワードの色々な群の少なく
    ともいくつかのものを順次計算することができる計算回
    路（ＭＥＢ）とを含むことを特徴とするプログラム可能
    なプロセッサの複数の実行ユニットの制御状態の同時コ
    マンドのための装置。
14. 【請求項１４】各第１のベースワードは、相互に独立し
    ており、かつ複数の実行ワードにそれぞれ割り当てられ
    た第１のインストラクションワードを含むのに対し、各
    第２のベースワードは、実行ワードの少なくとも１つに
    割り当てられた第２のインストラクションワードを表
    し、 記憶回路は、プログラムメモリの出力に接続され、かつ
    色々な実行ワードにそれぞれ割り当てられた複数の基本
    記憶回路（ＲＧｉ）を含むのに対し、更新回路は、相当
    する第２のインストラクションワードに基づいて基本記
    憶回路の内容をそれぞれに更新することができる複数の
    基本更新回路（ＭＸＭｉ）を含み、 計算回路は、前記ユニットに特有の、第２の所定の論理
    関係に応じて、第１の相当するインストラクションワー
    ドおよび前記ユニットに割り当てられた基本記憶回路の
    内容の組み合わせに基づいて、その各々が実行ユニット
    の色々な連続する制御ワードを順次計算する複数の基本
    計算回路（ＭＥＢｉ）を含むことを特徴とする請求項１
    ３に記載の装置。
15. 【請求項１５】各々のプログラムワードは、第１のイン
    ストラクションワードまたは第２のインストラクション
    ワードのいずれかとしてその識別を行う識別子（Ｉｄ）
    と、同時に有効なセグメントとを含み、 コマンド回路は、各々のプログラムワードの識別子によ
    って制御され、かつプログラムワードを受信するための
    第１の入力、基本計算回路に接続された第１の出力、お
    よび基本更新回路に接続された第２の出力を含む、選択
    回路（ＭＸ１、ＭＸ２）を含むことを特徴とする請求項
    １４に記載の装置。
16. 【請求項１６】プラグラムメモリは、第２の付加的なイ
    ンストラクションワードを含む第２のセグメント（ＭＰ
    ２）を含み、 選択回路（ＭＸ２）は、プログラムメモリの第２のセグ
    メントの出力に接続されたもう１つの入力を含むことを
    特徴とする請求項１５に記載の装置。
17. 【請求項１７】計算回路は、その各々が、相互に独立し
    ており、かつ複数の実行ユニットそれぞれ割り当てられ
    た第１のインストラクションワードのブロック、および
    ／または少なくとも１つの実行ワードに割り当てられた
    少なくとも１つの第２のインストラクションワードを含
    むプログラムサブワードを順次計算し、 コンマンド回路は、さらに、計算回路の出力に接続さ
    れ、かつ色々な実行ユニットにそれぞれ割り当てられた
    複数の基本記憶回路（ＲＧｉ）と共に、第２の相当する
    インストラクションワードに基づいて基本記憶回路の内
    容をそれぞれ更新することができる複数の基本更新回路
    とを含み、 コマンド回路は、さらに、前記ユニットに特有の、所定
    の論理関係に応じて、第１の相当するインストラクショ
    ンワードおよび前記ユニットに割り当てられた基本記憶
    回路の内容の組み合わせに基づいて、その各々が実行ユ
    ニットの色々な連続する制御ワードを順次計算する複数
    の基本計算回路を含むことを特徴とする請求項１３に記
    載の装置。
18. 【請求項１８】各々のプログラムワードは、第１のベー
    スワードまたは第２のベースワードのいずれかとしてそ
    の識別を行う識別子（Ｉｄ）と、有効なセグメントとを
    含み、 コマンド回路は、各々のプログラムワードの識別子によ
    って制御され、かつプログラムワードを受信するための
    第１の入力、計算回路に接続された第１の出力、および
    更新回路に接続された第２の出力を含む、選択回路（Ｍ
    Ｘ１Ｓ、ＭＸ２Ｓ）を含むことを特徴とする請求項１７
    に記載の装置。
19. 【請求項１９】プラグラムメモリは、第２の付加的なベ
    ースワードを含む第３のセグメント（ＭＰ３）を含み、 上流の選択回路（ＭＸ２）は、プログラムメモリの第３
    のセグメントの出力に接続されたもう１つの入力を含む
    ことを特徴とする請求項１８に記載の装置。
20. 【請求項２０】各々のプログラムサブワードは、第１の
    インストラクションワードまたは第２のインストラクシ
    ョンワードのいずれかとしてその識別を行う識別子と、
    有効なセグメントを含み、 コマンド回路は、各々のプログラムサブワードの識別子
    によって制御され、かつプログラムっサブワードを受信
    するための第１の入力、基本計算回路に接続された第１
    の出力、および基本更新回路に接続された第２の出力を
    含む、選択回路を含むことを特徴とする請求項１７〜１
    ９のいずれかに記載の装置。
21. 【請求項２１】プラグラムメモリは、第２の付加的なイ
    ンストラクションワードを含む第２のセグメントを含
    み、 選択回路は、プログラムメモリの第２のセグメントの出
    力に接続されたもう１つの入力を含むことを特徴とする
    請求項２０に記載の装置。
22. 【請求項２２】ある第２のインストラクションワードま
    たはある第２の付加的なインストラクションワードは、
    それらが割り当てられる１つ以上のユニットのための指
    定領域（ＤＳ）、状態領域（ＺＥ）、および、有効なセ
    グメント（ＰＵ）を含み、 前記指定領域に相当する基本記憶回路は、状態領域の種
    々の可能な値に相当する幾つかの基本記憶回路を含み、 基本更新回路は、この第２のインストラクションワード
    の有効なセグメントまたはこの第２の付加的なインスト
    ラクションワードに基づいて、状態領域により指定され
    た基本副記憶回路の内容を更新することができる更新副
    回路（ＭＸＭｉｊ）を含むことを特徴とする請求項１４
    〜２１のいずれかに記載の装置。
23. 【請求項２３】各々の群の制御ワードの少なくとも１つ
    （ＭＣ１）は、基本記憶回路に含まれるビットから直接
    発生する幾つかのビットを含んでいる第１のセグメント
    （ＰＡ）と、そのビットがこの基本記憶回路の内容の組
    み合わせおよび第１のインストラクションワードの組み
    合わせに起因する第２のセグメント（ＰＢ）とを含み、 この制御ワードによって制御される実行ユニットは、各
    々が、制御ワードの第１のセグメント（ＰＢ）の異なる
    ビットａ１−ａｗと、同時に制御ワードの第２のセグメ
    ントのビットとを含む制御サブワードによって制御され
    る実行サブユニット（ＵＸ１１−ＵＸ１ｗ）を含むこと
    を特徴とする請求項１４〜２２のいずれかに記載の装
    置。