JPH08251602A - 動きベクトルの選択方法と、動きベクトルの選択方法を実施する画像処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、画像圧縮の分野で同一最小値の誤
差関数に対応する幾つかの動きベクトルから少なくとも
一つの動きベクトルを決める方法及び装置の提供を目的
とする。 【解決手段】 本発明の方法は、各値が現在の画素のブ
ロックに関する基準ウィンドウの画素のブロックに対応
する評価関数の値を計算する動き評価器よりなり、ブロ
ックの相対的な位置は動きベクトルで表わされる装置に
おいて動きベクトルを選択する。本発明の方法は、評価
関数の最小値を決定する段階と；最小値に関係するベク
トルのノルムを比較する段階と；関連するベクトルの中
から最小ノルムを有するベクトルを選択する段階とから
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は動きベクトルを選択
する方法と、その方法を実現する装置に関する。本発明
の方法又は装置は、特に、動き補償の方法を利用するテ
レビジョン画像符号化器に使用される。

【０００２】

【従来の技術】画像圧縮装置の中の多くはブロック式の
画像処理に基づいている。ＭＰＥＧ２（動画像専門家グ
ループ）方式の場合、画像は８＊８画素のブロックに分
割され、４個のブロックは１６＊１６画素のマクロブロ
ックに集められる。ブロック又はマクロブロックには、
画像と画像の間、及び、画像内の冗長性を低減するため
種々の処理演算が施される。使用される処理演算の中の
一つは動き評価である。動き評価法は、前又は後の画像
に対する現在の画像の部分の変位を評価する。かくして
上記変位を定める少なくとも一つの動きベクトルが決め
られる。上記動きベクトルによって、前又は後の画像か
ら得られるべき現在の画像の予測が可能になる。次い
で、上記予測と現在の画像の間の差が判定され、この差
が次の圧縮に使用される。従来、動きベクトルは、所謂
「相互」及び「双方向」の画像に使用されるが、あらゆ
る伝送誤差の影響を低減させる目的のため所謂画像
「内」に対し同様に使用することが可能である。

【０００３】動き評価は、一般的に各マクロブロックに
対し行なわれる。前の画像の代わりに、復号化器によっ
て復号化される画像（即ち、圧縮に起因する情報損失を
考慮に入れた画像）に対応して符号化器に記憶された基
準画像を使用してもよい。基準画像内で「最良」のマク
ロブロックを決める方法は、現在のマクロブロックを基
準画像の各マクロブロックと比較することからなる。比
較の規準として、上記基準画像内のマクロブロックが存
在する可能性のある位置の各々に対し計算された誤差関
数Ｅｒｒが定められる。関数Ｅｒｒの最小値を与える位
置によって変位ベクトルが決まる。後者は、利用可能な
計算容量と、動きベクトルの符号化のため確保された通
過帯域に依存して種々の精度からなる場合がある。画素
の小部分の精度は画素間補間によって実現される。動き
ベクトルの長さが制限されている場合、適当な寸法の探
索ウィンドウが現在のマクロブロックによって定められ
た位置の周りに置かれる。

【０００４】動きベクトルの計算には、必要とされる精
度、画像の解像度、周波数等と共に増加する大きい計算
容量が要求される。通常使用されている誤差関数は以下
の式：

【０００５】

【数３】

【０００６】で表わされ、式中、ｉ及びｊはマクロブロ
ック内の位置を示し、ｍ及びｎは動きベクトルの座標を
表わし、ａ及びｂは現在のマクロブロック画素の輝度値
及び探索ウィンドウ又は画像の移動したマクロブロック
の画素の輝度値を夫々表わしている。例えば、関数Ｄ
は：

【０００７】

【数４】

【０００８】でもよい。

【０００９】

【発明が解決しようとする課題】しかし、幾つかの動き
ベクトルが誤差関数の同一の最小値に対応する場合があ
る。特に、同様の問題は、1994年 6月 5日付けの米国特
許第5 327 232 号明細書に指摘されているが、提案され
ている解決法は複雑である。

【００１０】

【課題を解決するための手段】本発明の要旨は、各値が
現在の画素のブロックに関する基準ウィンドウの画素の
ブロックに対応する評価関数の値を計算する動き評価器
よりなり、上記ブロックの相対的な位置は動きベクトル
によって表わされる装置において動きベクトルを選択す
る方法であって、 − 上記評価関数の最小値を決定する段階と、 − 上記最小値に関係する上記ベクトルのノルムを比較
する段階と、 − 上記関連するベクトルの中から最小ノルムを有する
ベクトルを選択する段階とからなることを特徴とする方
法である。

【００１１】本発明の一実施例によれば、ベクトルのノ
ルムの計算は以下の式：

【００１２】

【数５】

【００１３】に従って行なわれ、式中、Ｘ及びＹがベク
トルの座標を表わす。本発明の一実施例によれば、特
に、上記ベクトルの座標は２の補数でコード化され、上
記座標の一方の修正された絶対値は上記座標が負の場合
に上記座標のビットを反転させることにより得られる。
本発明の一実施例によれば、上記基準ウィンドウは、上
記動きベクトルの座標が増加関数であるよう走査され、
いくつかのベクトルが上記評価関数の上記最小値に対応
するとき走査の順序内の最後のベクトルが選択される。

【００１４】本発明の一実施例によれば、上記評価関数
は：

【００１５】

【数６】

【００１６】の形をなす。更に、本発明の要旨は、各値
が現在の画素のブロックに関する基準ウィンドウの画素
のブロックに対応する評価関数の値を計算する動き評価
器よりなり、上記ブロックの相対的な位置は動きベクト
ルによって表わされる画像処理装置であって： − 上記動きベクトルのノルムを計算する手段と、 − 上記各ベクトルに関係する評価関数の値を比較する
手段と、 − 上記評価関数の最も有利な値と関係する少なくとも
一つの上記ベクトルのノルムを比較する手段と、 − 最小ノルムを有する上記ベクトルの一つを記憶する
手段とからなることを特徴とする装置である。

【００１７】本発明の一実施例によれば、評価関数は現
在のブロックと基準ウィンドウの間にある歪みの関数で
ある。本発明の一実施例によれば、上記ベクトルのノル
ムの計算手段は、上記ベクトルの各成分（Ｘ，Ｙ）と符
号ビットの間の排他的論理和を実行する論理ゲートを有
する。

【００１８】本発明の一実施例によれば、上記計算手段
は、上記排他的論理和からの出力上の上記成分の最小値
を決める機能のある比較器及びマルチプレクサを更に有
する。ＭＰＥＧ規格に関する画像圧縮における動きベク
トルの利用についての更なる情報のために、「情報技
術、動画像及び関連するオーディオの一般的符号化、勧
告 Ｈ．２６２ ＩＳＯ／ＩＥＣ １３８１８−２（ビ
デオ） １９９３年１１月の委員会草案(Information t
echnology, Generic coding of moving picturesand as
sociated audio, Recommendation H.262 ISO/IEC 13818
-2 (Video) Committee Draft of November 1993) 」を
参照することができる。

【００１９】本発明の他の特徴及び利点は、添付図面に
示されたその例に限定されることのない実施例の説明に
よって明らかになる。

【００２０】

【発明の実施の形態】最初に、本発明を実現する動き評
価プロセッサの一例を説明する。最も重点を置いている
のは各動きベクトルと関係する誤差の計算を実行する素
子であるコプロセッサの説明である。コプロセッサとシ
ストリックアレイは、出願人トムソンコンシューマー
エレクトロニクスによって1994年 8月に出願されたフラ
ンス国特許出願第94 10158号の主題をなす。

【００２１】動き評価プロセッサによって、ＭＰＥＧ２
の規格の要求に依存して、フレーム又は画像のベクト
ル、前の画像から現在の画像までのベクトル、後の画像
から現在の画像までのベクトル（夫々「前方ベクトル」
及び「後方ベクトル」と呼ばれる）等の種々の形の動き
ベクトルを計算することが可能になる。以下、説明の簡
単化のため前方ベクトルを用いて説明する。勿論、本発
明は、例として示された実施例に限定されるものではな
い。

【００２２】図１には動き評価プロセッサ１０１が機能
的に示されている。プロセッサ１０１は、ＲＩＳＣ形コ
ントローラ１０２（ＲＩＳＣとは、「縮小命令セットコ
ンピュータ(Reduced Instruction Set Computer)」を意
味する）と、シストリックアレイ形コプロセッサ１０３
と、画像をロードするための三つの別個の入力ポート１
０４、１０５、１０６と、動きベクトルを供給するため
の一つの出力ポート１０７と、ローカルＲＡＭ１０８
と、ローカルＲＯＭ１０９とからなる。

【００２３】数個の別個の入力ポートが存在することに
より、多数の別個のビデオソースとして機能し得るよう
になる。他の実施例によれば、各入力ポートは、階層化
された動き評価を実現するための副サンプリング回路が
設けられている。上記の種々のサブアセンブリは、特
に、データバス１１１を介して外部ＤＲＡＭメモリ１１
０に接続されている。メモリ管理ユニット１１２はロー
カルメモリの間のデータの流れを処理する。画像（基準
又は現在）に対応するデータは、ダイナミックメモリ１
１０に送られる。次いで、上記データは適当な時にコプ
ロセッサ１０３に供給されるよう読み出される。コプロ
セッサ１０３によって計算された動きベクトルは、バッ
ファメモリ１１４を介してダイナミックメモリ１１０に
戻される。適当な時点で、上記ベクトルは読み出され、
出力ポート１０７によって伝送される。

【００２４】更に、プロセッサ１０１は、遠隔的にロー
ディングするコードと計算上のパラメータによってＲＩ
ＳＣコントローラ１０２をプログラミング、構成するた
めのマイクロプロセッサインタフェース１１５が設けら
れている。最大−平均ユニット１１３は、各画像の平均
動きベクトルと最大動きベクトルを計算する。

【００２５】本発明の一実施例のＲＩＳＣコントローラ
１０２は、６２個のレジスタと、６４ワードのデータメ
モリを有する１９ビットのプロセッサである。コントロ
ーラ１０２の機能は、プロセッサ１０１の種々のユニッ
トの要求を管理し、適切な時間に上記ユニットを作動さ
せることである。ＲＩＳＣコントローラ１０２は、ロー
カルＲＡＭ１０８とローカルＲＯＭ１０９に接続され、
後者は共通に使用されるルーチンを格納している。

【００２６】コプロセッサ１０３は、プログラミングさ
れた構成に依存して並列又は直列に動作する数個のシス
トリックアレイを有する。以下、最初に一つのシストリ
ックアレイだけを説明する。これにより、本発明の一実
施例に従って８個の上記アレイを組み合わせるコプロセ
ッサ１０３の動作がより良く理解できる。図２の（ａ）
には、シストリックアレイ内の情報の流れが示されてい
る。上記アレイの基本機能は、現在の画素のブロックを
基準ウィンドウの内容と比較することである。現在のブ
ロックはシストリックアレイ２０１に記憶される。基準
ウィンドウは帯状にアレイに送られる。可能性のある位
置の各々に対し誤差関数Ｅｒｒが計算される。

【００２７】素子２０２は、同一の現在のブロックと、
探索ウィンドウから得られた別々のブロックの誤差関数
の種々の値に基づいて最も適当なベクトルを定める。以
下、この素子について詳しく説明する。図２の（ｂ）に
は、シストリックアレイに供給されるべき帯(strip) を
決める処理が示されている。各帯には、アレイの行数
（上記例の場合、４本）と一致する多数の画素の行があ
る。最初の帯は基準ウィンドウの最初の４行を含んでい
る。最初の帯が完全に処理されたとき、処理は、最初の
帯の残りの３行と、上記最初の帯の直ぐ後に続く行を含
む次の帯に進められる。従って、各帯は、先行する帯に
対し１行ずつ移動させられる。

【００２８】各帯は列毎にシストリックアレイに供給さ
れる。各帯と同一行数を有する現在のブロックは、かく
して、各帯と同様の寸法の全てのブロックと比較され
る。最終的に、現在のブロックは基準ウィンドウと同様
のサイズの全てのブロックと比較される。誤差関数の多
数の値が計算され、素子２０２に送られる。二つの連続
的な帯は、画素の１行分だけが異なる点に注意が必要で
ある。この冗長性は、メモリ１０からのデータのローデ
ィングを制限するため更に利用される。

【００２９】図３には４行５列のシストリックアレイが
示されている。このアレイは、所謂“Ｓ”形セルと、バ
ッファ“Ｂ”と、加算器“Ａｄｄ”と、バイパスセル３
０１と、最終段のバイパスセル３０２とからなる。上記
Ｓ形セルは、計算｜ａ−ｂ｜を実行する。ここで、ａ及
びｂは、夫々、現在のブロックの画素の値と、基準ウィ
ンドウの画素の値を表わしている。同一行にある各Ｓ形
セルの出力は、バッファＢを介して次のＳ形セルの入力
に接続されている。更に、バッファＢは各行の最初のＳ
形セルの前にある。画素の値ｂは、各サイクル中に、同
一行の上で一つのバッファから次のバッファに送られ
る。バッファは、Ｓ形セルが上記計算を実行している
間、値ｂを保持する。

【００３０】更に、各Ｓ形セルは、演算｜ａ−ｂ｜の結
果を供給する出力Ｃを有する。出力Ｃは、更にバッファ
Ｂまで接続されている。同一列の全てのバッファＢは同
一の加算器Ａｄｄに接続されている。従って、列と同数
の加算器がある。加算器の出力は、直列にある３台のバ
ッファＢを介して次の加算器の入力に接続されている。
選択された動作モードに依存して、上記３台のバッファ
の中の最後のバッファは、バイパスセル３０１を用いて
短絡される場合と短絡されない場合とがある。

【００３１】最終段のバイパスセルは、通常のノンイン
ターレース動作中の各サイクル内の誤差関数の値、又
は、インターレースモードの２番目のサイクル毎の誤差
関数の値の何れかを供給する。後者の場合、最終段のバ
イパスセル３０２に組み込まれた加算器は誤差関数の二
つの連続的な値を一つに加算する。他の実施例によれ
ば、加算器Ａｄｄは、３入力キャリー保存加算器を用い
て実現されている。

【００３２】図４はＳ形セルの機能をより詳細に表わし
ている図である。Ｓ形セルは、入力４０１と、入力４０
１に直接接続された出力４０２と、一方が入力４０１に
接続され他方がマルチプレクサ４０４の出力に接続され
た二つの入力を有する計算ユニット４０３とにより構成
される。マルチプレクサ４０４は、バッファ４０６の内
容又はバッファ４０７の内容の何れか一方を選択ライン
４０５を用いて選択することが可能である。更に、バッ
ファ４０６と４０７の入力は、セルの入力４０１に接続
されている。

【００３３】二つのバッファの各々は現在のブロックの
画素の値を有する。上記の値は入力４０１を介して適当
な時点にロードされる。バッファ制御回路は通例の形で
あり、詳細には示さない。並列した二つのバッファが存
在するので、特に、同時に一つのシストリックアレイに
二つの現在のブロックを記憶させ得る。かくして、基準
ウィンドウ内の全く同一の位置に対し二つの比較を実行
することが可能になる。従って、ダイナミックメモリ１
０とコプロセッサ３の間で送られるデータ量は減少させ
られる。

【００３４】その上、各々のＳ形セルに二つのバッファ
が存在するので、現在のブロックの行数をシストリック
アレイの行数に対し２倍にさせる所謂インターレース動
作が可能になる。以下、この動作を更に説明する。計算
ユニットは入力で得られた二つの値の差の絶対値を提供
する。上記例の場合、基準ウィンドウの画素の値ｂは、
Ｓ形セルの間にあるバッファＢに記憶され、一方、現在
のブロックの画素の値ａは、Ｓ形セルに記憶されている
ことに注意が必要である。

【００３５】更に、Ｓ形セルによって生成された中間結
果の累算の関数は、Ｓ形セルの各列の根元にある加算器
によって完全に実行されることに注意が必要である。シ
ストリックアレイの通常（ノンインターレース）動作
は、図５の配置を用いて説明する。上記配置は１行８列
よりなるシストリックアレイを示している。より行数の
多いアレイの動作は完全に同様であり、各Ｓ形セルによ
って出力された結果（出力Ｓ）は同時に加算器に与えら
れる。通常動作の場合、二つのバッファＢだけが列の終
端の加算器の間に必要とされる。配置を簡単化するた
め、３番目のバッファとバイパスセルは図示しない。

【００３６】画素の値ａは予めアレイに記憶されてい
る。値ｂは各サイクル中にアレイの入力に与えられる。
表１は多数のサイクルに亘る出力Ｃの履歴を表わしてい
る。

【００３７】

【表１】

【００３８】サイクル０の間、値ｂ０は、アレイの入力
にある第１のバッファＢ（番号５０１で参照される）に
記憶される。第１のＳ形セルによって供給された結果が
出力Ｃ０にあるバッファ５０２に記憶されるのは、サイ
クル１の間に限られる。更に、サイクル１の間、値ｂ０
は第２のバッファ５０３に記憶される。アレイの動作の
所定の時点に最後の加算器の出力で、基準ウィンドウ内
の現在のブロック（上記例の場合、８画素の行である）
の所定の位置に対応する全ての差の絶対値の合計を得る
必要がある。基準ウィンドウの第１の行に対する加算器
のレベルで加算されるべき結果は表１に下線付文字で示
されている。

【００３９】上記累算関数は、加算器の間でバッファ５
０４によって採用される遅延を条件付けする。２サイク
ルの遅延は加算器レベルの結果の伝播を適切に生じさせ
るため採用すべきであることが分かる。このことは、各
加算器の間に二つのバッファが存在することを意味す
る。各バッファは１サイクルの遅延を利用する。言い換
えると、最初の２台の加算器の間にある二つのバッファ
５０４及び５０５は、バッファ５０１と５０２によって
利用された遅延を打ち消す。

【００４０】１５番目のサイクルの最後で現在のブロッ
クの第１の可能性のある位置の関数Ｅｒｒがアレイの出
力５０６に得られる。上記動作において、各Ｓ形セルに
記憶された二つの値の中の一方ａだけが使用されること
に注意が必要である。他の実施例によれば、現在のブロ
ックの画素の値を記憶するための一つのバッファだけが
各Ｓ形セルに使用される。

【００４１】図６及び表２には、所謂インターレースモ
ードのシストリックアレイの動作が示されている。この
モードではシストリックアレイの行数の２倍と一致する
多数の行を含む現在のブロックの誤差関数の判定が可能
になる。これは、各加算器の間の特別なバッファと同様
に各Ｓ形セルの間に特別なバッファを追加することによ
り行なわれる。

【００４２】図６は各加算器の対の間に特別なバッファ
が挿入されている点を除いて図５と同様の図である。そ
の上、各Ｓ形セルは図４に示された二つの内部バッファ
を有する。偶数サイクル中に、各Ｓ形セルの第１のバッ
ファの内容は、対応する計算ユニットへ多重化され、一
方、第２のバッファの内容は、奇数サイクル中に使用さ
れる。

【００４３】２倍の寸法の現在のブロックは、一方がも
う一方の上で垂直方向にある二つのサブブロックａと
ａ’に分割される。第１のサブブロックａは各Ｓ形セル
の第１のバッファに記憶され、第２のサブブロックａ’
は各Ｓ形セルの第２のバッファに記憶される。同一の形
式で基準ウィンドウの帯は２倍の行数を有する。上記帯
は上側のサブの帯ｂと、下側のサブの帯ｂ’とからな
る。偶数サイクル中、サブの帯ｂの列はシストリックア
レイの入力に与えられ、一方、ｂ’の列は偶数サイクル
中に与えられる。

【００４４】表２には各サイクル後の出力ｃの状態が示
されている。上記表１と同様に、下線付文字はサブブロ
ックに対応する誤差関数を形成するため合計されること
が必要とされる中間結果を示している。二つのサブブロ
ックと、二つのサブの帯の間で交番させることにより、
ノンインターレース動作と比較して、所定の位置に対応
する累積的誤差の加算器の出力への発生と、対応する中
間結果の次の加算器の入力への発生の間に１サイクルの
特別な遅れが生じる。このため、第３のバッファが加算
器の各対の間に挿入される。

【００４５】図６のアレイの最後の加算器６０１は、一
方で加算器６０２の第１の入力に接続され、もう一方
で、出力が加算器６０２の第２の入力に接続されたバッ
ファ６０３に接続されている。サブブロックに対応する
誤差関数は、（アレイが正しく初期化された後）各サイ
クル中に加算器６０１の出力で得られる。

【００４６】表２には、サブブロックａ’に対応する誤
差関数の値は、サブブロックａに対応する誤差関数の値
よりも１サイクル遅れることが示されている。上記二つ
の値は、完全なブロックａ＋ａ’に対応する誤差関数の
値を得るため共に加算される必要がある。第１のサイク
ル中に、ａに対応する値はバッファ６０３に記憶され
る。次のサイクル中、ブロックａ’に対応する値は加算
器６０１の出力に現れる。加算器６０２は加算を実行す
る。従って、有効な結果は２サイクル毎に加算器６０２
の出力に現れる。

【００４７】所謂インターレースモード中の上記動作
は、画素の帯をコプロセッサに伝送するデータバスの寸
法を縮小させることができるようになるので、非常に利
点がある。他の実施例によれば、Ｎが２より大きい整数
を表わす場合に、シストリックアレイは、アレイの行数
のＮ倍に一致する多数の行を有する現在のブロックを処
理するよう設計されている。

【００４８】

【表２】

【００４９】図７には本発明の第１の他の実施例のコプ
ロセッサが示されている。かかる他の実施例によれば、
コプロセッサは、データバス１１に並列に接続された１
０個のＦＩＦＯ（先入れ先出し）スタック７０１乃至７
１０よりなる。ＦＩＦＯ毎のデータワード数は、探索ウ
ィンドウ内の画素の列数を定める。スタック７０１乃至
７１０の出力は、１０入力と８出力７１４乃至７２１を
有するスイッチング回路７１２に接続されている。

【００５０】回路７１２によって１０個のＦＩＦＯの中
の何れかの出力を回路の８個の出力の中の何れかに接続
し得るようになる。各ＦＩＦＯには探索ウィンドウの完
全な行が含まれている。所定の時点で出力に接続された
８個のＦＩＦＯは、処理された探索ウィンドウの帯の行
に対応する。接続されていない二つの特別なＦＩＦＯ
は、メモリ１０に記憶されたデータからデータバスを介
してロードされる。ロードされたデータは処理されてい
る帯に関し相違する探索ウィンドウの行に対応する。

【００５１】例えば、探索ウィンドウの８個の行Ｌ１乃
至Ｌ８の最初の帯がＦＩＦＯ７０１乃至７０８に含まれ
ている場合を想定する。上記８行の処理中、行Ｌ９はＦ
ＩＦＯ７０９にロードされる。最初の帯の処理が終了し
たとき、ＦＩＦＯ７０１に記憶された行Ｌ１は不要にな
る。２番目の帯は実際上、行Ｌ２乃至Ｌ９を含む。ＦＩ
ＦＯ内には全ての帯が存在するので、上記２番目の帯の
処理は、少しも無駄な時間を要することなく開始する。
「クロスバー」形のスイッチング回路８０２は、シスト
リックアレイ７２２乃至７２５に与える前に記憶された
行の正しい順序を再設定するためにある。

【００５２】上記帯が８行を有する場合、上記動作に対
し９個のＦＩＦＯがあれば十分である。１０番目のＦＩ
ＦＯは、例えば、４行の中の２本の帯を並列に処理する
とき使用される。本発明の他の実施例によれば、各々が
４行１６列をなす４個のシストリックアレイ７２２乃至
７２５は、スイッチング回路の出力に接続されている。
通常、出力７１４は８行の帯の中の上の行を表わし、一
方、出力７２１は下の行を表わしている。第１のアレイ
７２２及び第３のアレイ７２４は、上側の４本の出力７
１４乃至７１７に接続され、一方、第２のアレイ７２３
及び第４のアレイ７２５は、下側の４本の出力７１８乃
至７２１に接続されている。

【００５３】上記配置によって、異なる寸法の現在のブ
ロックが柔軟性のある方法で処理されるようになる。実
際上、以下の別々の形式の４個のアレイ：４＊８個の要
素からなる８個のアレイ、４＊８個の要素からなる二つ
の現在のブロックを処理する４＊１６個の素子からなる
各アレイと；８＊８個の要素からなる４個のアレイと；
８＊１６個の要素からなる２個のアレイと；１６＊１６
個の要素からなる２個のアレイ；を想定することが可能
である。

【００５４】最後の例の場合、アレイはインターレース
モードで作用し、１６個ではなく８個の出力しか利用で
きない。８個の出力は、基準ウィンドウの上側の帯と下
側の帯の８個の画素の列を交互に供給する。勿論、（次
の行をロードするため必要とされるＦＩＦＯを数に入れ
ることなく）８個ではなく、１６個のＦＩＦＯを使用す
る場合を想定してもよい。

【００５５】上記の如く、ＦＩＦＯの深さは基準ウィン
ドウの幅を決める。４＊８個の要素のアレイを用いて動
作する場合、ＦＩＦＯを２個ずつに分類し、２倍の長さ
の画素の行と同じ量をＦＩＦＯの各対に記憶させること
が可能である。更に、図７には、動作モードに依存して
４＊１６個の要素の各アレイの出力に得られた計算結果
を分類する様子が矢印で示されている。

【００５６】図８は本発明の第２の他の実施例を示して
いる。９個のＦＩＦＯ（参照番号８０１で一括して表さ
れている）は、スイッチング回路８０２に接続されてい
る。この実施例のコプロセッサは、４＊８個の素子から
なる８個のシストリックアレイ８０３乃至８１０を有す
る。実際上、図８の中の縦続された二つの４＊８形アレ
イは、図７の中の一つの４＊１６形アレイと等価であ
る。図８には、８個の４＊８形の現在のブロックが並列
に処理される場合に、各アレイの計算結果の接続がより
良く示されている。例えば、上側のアレイ８０３及び８
０４について説明する。アレイ８０３の出力の最終的な
結果（即ち、誤差関数の値）は、アレイ８０４に直接送
られる。アレイ８０３の出力の結果が後の処理で利用さ
れる必要があるか、又は、利用される必要がないかは、
８個の４＊８形の現在のブロックを処理するか、又は、
４個の８＊８形の現在のブロックを処理するかに依存す
る。８個の４＊８形の現在のブロックを処理する場合、
この結果は、アレイ８０３によって処理された現在のブ
ロックの動きベクトルを決めるため必要とされる。

【００５７】本発明の他の実施例によれば、Ｍ形セルが
４＊８個の素子のアレイの各々に関係している。各Ｍ形
セルは、ブロックに関係する全ての誤差の値の中からア
レイの中の一つによって出力された誤差関数の最小値を
決め、対応する動きベクトルの座標をメモリに記憶す
る。その結果は専用のデータバス８１１を介して伝送さ
れる。

【００５８】アレイ８０３及び８０４とアレイ８０７及
び８０８の出力は、各々、出力が関係するＭ形セルに直
接接続された２入力マルチプレクサの入力に接続されて
いる。更に、上記アレイの各々の出力は２入力加算器の
入力に接続され、２入力加算器は直ぐ下にあるアレイか
らの出力をもう一方の入力に受ける。アレイ８０３、８
０４、８０７及び８０８に対し、直ぐ下にあるアレイか
らの出力とは、夫々、アレイ８０５、８０６、８０９及
び８１０からの出力である。

【００５９】プロセッサが８個の４＊８画素毎の現在の
ブロックを処理するとき、各アレイの出力は関係するＭ
形セルに直接接続されている。各Ｍ形セルは、スタンド
アローン形で、誤差関数の最小値と動きベクトルを決め
る。これによって、８個の別個のベクトルが得られる。
アレイ８０３、８０５、８０７及び８０９によって出力
された誤差関数の値は、その後に直列に続くアレイには
伝送されない。上記伝送を行い、又は、伝送を行なわな
いマルチプレクサは、図８の配置に示していない。

【００６０】プロセッサが４個の８＊８画素のブロック
を処理する場合、マルチプレクサは、同一のブロックを
処理する二つの重なり合うアレイと関係したＭ形セルの
一つが上記二つのアレイによって計算された誤差関数の
値の合計を受けるよう切り換わる。例えば、アレイ８０
３に関係するＭ形セルは、アレイ８０３及び８０５で処
理された８＊８形のブロックに対応する誤差関数の値に
基づいて上記計算を実行する。これによって、一つのベ
クトルだけが得られる。上記の如く、アレイの最初の列
から得られた誤差関数の値は２番目の列には伝送されな
い。

【００６１】プロセッサが２個の８＊１６画素のブロッ
クを処理する場合、アレイ８０４と８０８に関係するＭ
形セルだけが使用される。４＊８形のアレイ８０３及び
８０４の対と、アレイ８０５及び８０６と、アレイ８０
７及び８０８と、アレイ８０９及び８１０の対は、各々
がちょうど大きさ４＊１６の一つの連続的なアレイを形
成すると見なし得る。例えば、アレイ８０４と関係する
加算器は、アレイ８０４と８０６から出力された誤差を
加算する。アレイ８０３と８０５によって計算された誤
差関数の値は、アレイ８０４と８０６によって計算され
た誤差関数の値の範囲に含まれ、夫々アレイ８０３と８
０４、及び、アレイ８０５と８０６の間にある接続を用
いて後のアレイの値に送られる。

【００６２】インターレースモードの場合、原理は同じ
である。簡単化のため、Ｍ形セルは、各ブロックに対し
一つずつの二つの動きベクトルをメモリに保持している
場合を想定する。マルチプレクサの切換えは、選択され
た動作モードの関数として図１のコントローラ２によっ
て制御される。

【００６３】各Ｍ形セルは本発明の一実施例による装置
からなる。上記装置は図１０に示されている。上記装置
は、現在調べられている基準ウィンドウのブロックに対
応する動きベクトルの座標Ｘ及びＹを有する２台のカウ
ンタ１００１及び１００２からなる。カウンタ１００１
はベクトルの横座標Ｘを有し、一方、カウンタ１００２
はベクトルの縦座標Ｙを有する。

【００６４】カウンタ１００１は、探索ウィンドウの新
しい帯のアレイへの取込みが開始されると共に、即ち、
行がアクセスされると共に値Ｘ０に初期化される。カウ
ンタ１００１は、アレイに取り込まれた各画素又は画素
の列に対し１ずつ増加される。カウンタ１００２は、探
索ウィンドウを変更するとき、値Ｙ０に初期化される。
カウンタ１００２は、アレイに取り込まれた新しい帯に
対し１ずつ増加される。

【００６５】値Ｘ０及びＹ０は、探索ウィンドウ内の現
在のブロックの位置に対する探索ウィンドウのブロック
の相対座標に対応する。この関係は図９の（ｂ）に示さ
れている。図９の（ａ）には比較方法が示されている。
現在のブロックと比較される基準ウィンドウの最初のブ
ロックは、ウィンドウの左上隅にあるブロックである。
左から右へ同じ帯の中の別のブロックとの比較が続けら
れる。各帯は一番左側のブロックから始まる。

【００６６】従って、Ｘ及びＹは基準ウィンドウの走査
中に増加し続ける。更に、Ｍ形セルは、上記カウンタ１
００１及び１００２に夫々接続された二つのＸ最小値レ
ジスタ１００３とＹ最小値レジスタ１００４とからな
る。各レジスタは、セルの別の部分によって発生された
ロード信号を受けた場合、関係するカウンタの内容を記
憶することができる。如何なる時点でも、Ｘ最小値レジ
スタ及びＹ最小値レジスタは、探索の所定の時点で選択
規準に最も類似的に対応している動きベクトルの座標を
格納している。

【００６７】各カウンタの出力はノルム計算回路１００
５の２入力の一方に接続されている。回路１００５は所
定の時点に調べられているベクトルの座標Ｘ及びＹから
ノルムを計算する。回路１００５によって実現される関
数は、以下の古典的な式：

【００６８】

【数７】

【００６９】のような如何なるノルム関数でもよい。以
下では、ノルム関数：

【００７０】

【数８】

【００７１】が実現される。特に２の補数コードと組み
合わされているが、本質的に式（２）の利点は、回路１
００５の詳細な説明中で明らかになる。関数（２）は関
数（１）よりも実装するための費用が少ない。その上、
関数（２）によって得られる結果は、ベクトルが略水平
又は垂直である場合、関数（１）を用いて得られる結果
と同一である。この近似は、ベクトルの傾きが水平又は
垂直に対し４５度の付近で悪化する。しかし、得られた
結果は十分に満足できる。

【００７２】回路１００５の出力は、レジスタ１００６
と、２入力比較器１００７の一方の入力に接続されてい
る。レジスタ１００６のローディングはレジスタ１００
３及び１００４のローディングと同一信号によって制御
される。レジスタ１００６によって記憶されたノルムは
比較器１００７の第２の入力に供給される。比較器１０
０７は、記憶されたノルムが回路１００５によって出力
されたノルム以上である場合、論理的“１”を表わす信
号を供給する。

【００７３】座標が二つのカウンタによって与えられた
ベクトルに対応する誤差関数の値は、第４のレジスタ１
００８と、比較器１００９の入力に供給される。更に、
レジスタ１００８は、“ロード”信号により制御され
る。記憶された値は比較器１００９の第２の入力に供給
され、比較器１００９は、レジスタ１００８に記憶され
た値が比較器のもう一方の入力にある値よりも小さい場
合、論理的“１”を表わす第１の信号を供給し、両方の
値が一致する場合、論理的“１”を表わす第２の信号を
供給する。

【００７４】比較器１００７からの出力と、入力の信号
の一致に対応する比較器１００９からの出力は、論理積
回路１０１０の入力に供給される。更に、厳密に小さい
場合に対応する比較器１００９からの出力は２入力論理
和回路１０１１の入力の一方に供給され、２入力論理和
回路１０１１のもう一方の入力には論理積回路１０１０
からの出力が供給される。論理和からの出力は“ロー
ド”信号に対応する。

【００７５】セルの動作を以下に説明する：誤差関数の
値は、計算のレートでセルの入力に与えられる。上記誤
差関数の値は、所定の基準ウィンドウ内の所定のマクロ
ブロックの各探索に対し最大値に設定されているレジス
タ１００８に記憶された最小値と比較される。セルの入
力にある値が記憶された中間的な最小値よりも厳密に小
さい場合、“ロード”信号が論理和１０１１によって作
動状態にされる。対応する動きベクトルの座標はレジス
タ１００３と１００４に記憶され、一方、対応するノル
ムはレジスタ１００６に記憶される。

【００７６】セルの入力にある誤差関数の値が記憶され
た値よりも厳密に大きい場合、記憶された動きベクトル
は変化しない。セルの入力にある誤差関数の値が記憶さ
れた値と一致する場合、前に記憶されたベクトルを置換
するための新しい値に対応するベクトルには特別の条件
が必要であり：即ち、新しいベクトルのノルムは前のベ
クトルのノルムよりも小さくならなければならない。こ
の比較は比較器１００７によって行なわれる。上記特別
の条件によって、誤差関数の値が数個の別々の動きベク
トルに対し同一である場合、動きベクトルのより良好な
選択ができるようになる。

【００７７】図１１には、ノルム計算が関数（２）に基
づいて行なわれる場合のノルム計算回路１００５の内容
がより詳しく記載されている。カウンタ１００１と１０
０２により使用されたコードに従って、回路１００５の
内容は、絶対値を得るための別の計算を実行するよう変
わる。以下に３通りの例を示す： （ａ）符号付き２進数： ａ ＞＝ ０ の場合 ｜ａ｜ ＝ ａ ａ ＜ ０ の場合 ｜ａ｜ ＝ −ａ （ｂ）２の補数： ａ ＞＝ ０ の場合 ｜ａ｜ ＝ ａ ａ ＜ ０ の場合 ｜ａ｜ ＝ ＮＯＴ（ａ）＋１ （ｃ）１の補数： ａ ＞＝ ０ の場合 ｜ａ｜ ＝ ａ ａ ＜ ０ の場合 ｜ａ｜ ＝ ＮＯＴ（ａ） １の補数に対応する絶対値を２の補数でコード化された
数に適用することにより、上記（ｂ）と（ｃ）の点から
ａが厳密に負である場合、最下位の値の１ビットの誤差
が生成されることが容易に分かる。ａが正の場合、誤差
は生じない。かかる「修正された」絶対値に基づくノル
ムを比較することにより、ノルムの差が絶対値で１の場
合だけに限り、誤りのある判定がなされる。例えば、ベ
クトル（−２，０）と（１，０）は同一ノルムを有す
る。これは、生成される誤差が最小限に抑えられ、最下
位のオーダのビットの値と一致している限り問題にはな
らない。

【００７８】更に、ベクトル（−１，０）と（０，０）
は同一ノルムを有する。この場合の欠点は、厳密ではな
い比較器１００７を使用して最低限に抑えられる。上記
の例の場合、同一ノルムを有する（かつ、誤差関数の最
小値に対応する）全てのベクトルの中の最後のベクトル
が常に考慮される。ベクトル（−３，０）、（−２，
０）、（−１，０）、（０，０）、（１，０）、（２，
０）が上記最小値に対応する場合、ベクトル（０，０）
は最終的に選ばれるベクトルになる。

【００７９】一般的に、正の成分を有するベクトルと、
負の成分を有するベクトルの間で選択が可能である場
合、正の成分を有するベクトルが選択される。このよう
な方法で１画素の誤差を有するベクトルの数は最小限に
抑えられる。たとえ上記誤差が生成された場合でも、
（例えば、半画素のレベルの）より精密な動き評価器に
よって後で補正することが可能である。

【００８０】１の補数に対応する絶対値がカウンタによ
って出力された２の補数でコード化された数に適用され
た場合、絶対値を得ることは、２の補数で符号化された
数の符号ビットと、同じ数の別のビットとの間で排他的
論理和を実行することになる。このことは図１１に示さ
れている。二つの座標に対応する二つの排他的論理和の
結果は、二つの絶対値の中の大きい方を決めるため比較
される。次いで、マルチプレクサは、比較の結果に従っ
て大きい方の値を回路１００５の出力に多重化させる。

【００８１】勿論、２の補数の絶対値をノルムの計算に
適用することが可能であるが、このためには、特別の加
算器を使用する必要がある。図１０に示し、本発明の一
実施例と合わせて説明したセルは、シストリックアレイ
が所定の時点で一つの動きベクトルに対応するデータだ
けを計算するシストリック−アレイプロセッサの上記モ
ードに適当なセルである。上記の如く、シストリックア
レイは、二つの別々のブロックを記憶し、２サイクル毎
に各ブロックの一つの結果を供給する動作を実現し得
る。当業者は、特に、上記二つのブロックに対応するベ
クトルの成分を記憶する特別のレジスタを設けることに
より、上記動きベクトル選択セルをかかる動作に容易に
適合させることが可能である。

【図面の簡単な説明】

【図１】動き評価プロセッサの機能的な構成図である。

【図２】（ａ）及び（ｂ）は採用された比較方法の一例
を概略的に示す図である。

【図３】動きベクトルを計算するため使用されるシスト
リックアレイの機能的な構成図である。

【図４】図３のシストリックアレイの所謂“Ｓ”形セル
の機能的な構成図である。

【図５】ノンインターレースモードの動作を示す簡単化
されたシストリックアレイの機能的な構成図である。

【図６】インターレースモードの動作を示す簡単化され
たシストリックアレイの機能的な構成図である。

【図７】第１の他の例によるコプロセッサの機能的な構
成図である。

【図８】第２の他の例によるコプロセッサの機能的な構
成図である。

【図９】（ａ）は本発明の一実施例に従って現在のブロ
ックが探索ウィンドウのブロックと比較される方法を説
明する図であり、（ｂ）は本発明の一実施例に従って動
きベクトルの座標に採用された規則を示す図である。

【図１０】本発明の一実施例の動きベクトル選択セルの
機能的な構成図である。

【図１１】本発明の一実施例に従って絶対値を計算する
手段の論理的な配置図である。

【符号の説明】

１０，１１０ ＤＲＡＭ １１，１１１，８１１ データバス １０１ 動き評価プロセッサ １０２ ＲＩＳＣコントローラ １０３ コプロセッサ １０４，１０５，１０６ 入力ポート １０７ 出力ポート １０８ ＲＡＭ １０９ ＲＯＭ １１２ メモリ管理ユニット １１３ 最大−平均ユニット １１５ マイクロプロセッサインタフェース ２０１，７２２，．．．７２５，８０３，．．．，８１
０ シストリックアレイ ２０２ 素子 ３０１，３０２ バイパスセル ４０１ 入力 ４０２，５０６，７１４，．．．，７２１ 出力 ４０３ 計算ユニット ４０４ マルチプレクサ ４０５ 選択ライン４０６，４０７，５０２，５０
３，５０４，５０５，６０３ バッファ ６０１，６０２ 加算器 ７０１，７０２，．．．，７１０，８０１ ＦＩＦＯ
スタック ７１２，８０２ スイッチング回路 １００１，１００２ カウンタ １００３，１００４，１００６，１００８ レジスタ １００５ ノルム計算回路 １００７，１００９ 比較器 １０１０ 論理積回路 １０１１ 論理和回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】 各値が現在の画素のブロックに関する基
   準ウィンドウの画素のブロックに対応する評価関数の値
   を計算する動き評価器よりなり、該ブロックの相対的な
   位置は動きベクトルによって表わされる装置において動
   きベクトルを選択する方法であって、 − 該評価関数の最小値を決定する段階と、 − 該最小値に関係する上記ベクトルのノルムを比較す
   る段階と、 − 該関連するベクトルの中から最小ノルムを有するベ
   クトルを選択する段階とからなることを特徴とする方
   法。
2. 【請求項２】 該ベクトルのノルムの計算は、Ｘ及びＹ
   がベクトルの座標を表わす場合、以下の式： 【数１】 に従って行なわれることを特徴とする請求項１記載の方
   法。
3. 【請求項３】 特に、上記ベクトルの座標は２の補数で
   コード化され、上記座標の一方の修正された絶対値は該
   座標が負の場合に上記座標のビットを反転させることに
   より得られることを特徴とする請求項２記載の方法。
4. 【請求項４】 上記基準ウィンドウは上記動きベクトル
   の座標が増加関数であるよう走査され、いくつかのベク
   トルが上記評価関数の該最小値に対応するとき走査の順
   序内の最後のベクトルが選択されることを特徴とする請
   求項１乃至３のうちいずれか１項記載の方法。
5. 【請求項５】 上記評価関数は： 【数２】 の形であることを特徴とする請求項１乃至４のうちいず
   れか１項記載の方法。
6. 【請求項６】 各値が現在の画素のブロックに関する基
   準ウィンドウの画素のブロックに対応する評価関数の値
   を計算する動き評価器よりなり、該ブロックの相対的な
   位置は動きベクトルによって表わされる画像処理装置で
   あって： − 上記動きベクトルのノルムを計算する手段と、 − 上記各ベクトルに関係する評価関数の値を比較する
   手段と、 − 該評価関数の最も有利な値と関係する少なくとも一
   つの上記ベクトルのノルムを比較する手段と、 − 最小ノルムを有する上記ベクトルの一つを記憶する
   手段とからなることを特徴とする装置。
7. 【請求項７】 該評価関数は現在のブロックと基準ウィ
   ンドウの間にある歪みの関数であることを特徴とする請
   求項６記載の装置。
8. 【請求項８】 上記ベクトルのノルムの計算手段は、上
   記ベクトルの各成分（Ｘ，Ｙ）と符号ビットの間の排他
   的論理和（ＸＯＲ）を実行する論理ゲートを有すること
   を特徴とする請求項６又は７記載の装置。
9. 【請求項９】 上記計算手段は、上記排他的論理和から
   の出力上の上記成分の最小値を決める機能のある比較器
   及びマルチプレクサを更に有することを特徴とする請求
   項８記載の装置。