JPH08250733A - 少なくとも１個のｉｇｂｔを有する集積回路装置 - Google Patents
少なくとも１個のｉｇｂｔを有する集積回路装置Info
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- JPH08250733A JPH08250733A JP8067233A JP6723396A JPH08250733A JP H08250733 A JPH08250733 A JP H08250733A JP 8067233 A JP8067233 A JP 8067233A JP 6723396 A JP6723396 A JP 6723396A JP H08250733 A JPH08250733 A JP H08250733A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
Abstract
(57)【要約】
【課題】 所要面積が僅かで、電圧逆転時の高電流によ
るＩＧＢＴの破壊を回避することのできるＩＧＢＴを有
する集積回路装置を提供する。 【解決手段】 ドリフト領域２０と接続されている副接
触部２２を備えているＩＧＢＴ及び副接触部２２とＩＧ
ＢＴの陽極２１と接続されているダイオードを有する集
積回路装置を形成する。その際ダイオードの陰極１５は
ＩＧＢＴの陽極２１と、またダイオードの陽極１４はＩ
ＧＢＴの副接触部２２と接続させる。こうしてドリフト
領域２０及びチャネル領域により形成されるＩＧＢＴの
ｐｎ接合はＩＧＢＴの内部フリー・ホイーリングとして
利用可能となる。
るＩＧＢＴの破壊を回避することのできるＩＧＢＴを有
する集積回路装置を提供する。 【解決手段】 ドリフト領域２０と接続されている副接
触部２２を備えているＩＧＢＴ及び副接触部２２とＩＧ
ＢＴの陽極２１と接続されているダイオードを有する集
積回路装置を形成する。その際ダイオードの陰極１５は
ＩＧＢＴの陽極２１と、またダイオードの陽極１４はＩ
ＧＢＴの副接触部２２と接続させる。こうしてドリフト
領域２０及びチャネル領域により形成されるＩＧＢＴの
ｐｎ接合はＩＧＢＴの内部フリー・ホイーリングとして
利用可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は少なくとも１個のＩ
ＧＢＴを有する集積回路装置に関する。
ＧＢＴを有する集積回路装置に関する。
【０００２】
【従来の技術】ドーイッシュ（Ｈ．Ｄｏｒｗｉｓｈ）そ
の他による「エレクトロニクス・レターズ（Ｅｌｅｃｔ
ｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ）」第２０巻、第１２
号、第５１９〜５２０頁（１９８４年）にはいわゆる絶
縁ゲート形バイポーラトランジスタ（略してＩＧＢＴ）
が提案されている。このトランジスタは、主電流が導通
方向に極性化されたｐｎ接合を貫流する高電圧ＤＭＯＳ
トランジスタ（二重拡散形ＭＯＳＴ）である。ｐｎ接合
は反対の導電形により弱くドープされているドリフト領
域で囲まれているエミッタパターンにより形成される。
投入状態でこのｐｎ接合からドリフト領域の導電率を高
めるキャリアが注入される。
の他による「エレクトロニクス・レターズ（Ｅｌｅｃｔ
ｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ）」第２０巻、第１２
号、第５１９〜５２０頁（１９８４年）にはいわゆる絶
縁ゲート形バイポーラトランジスタ（略してＩＧＢＴ）
が提案されている。このトランジスタは、主電流が導通
方向に極性化されたｐｎ接合を貫流する高電圧ＤＭＯＳ
トランジスタ（二重拡散形ＭＯＳＴ）である。ｐｎ接合
は反対の導電形により弱くドープされているドリフト領
域で囲まれているエミッタパターンにより形成される。
投入状態でこのｐｎ接合からドリフト領域の導電率を高
めるキャリアが注入される。
【０００３】ＩＧＢＴの電圧を逆にした場合エミッタパ
ターン及びドリフト領域から形成されるｐｎ接合は阻止
方向に極性化される。電圧を逆にした場合に高い電流が
流れる応用分野では、このｐｎ接合はＩＧＢＴがこの電
流を担持する前にまずブレークダウンに至る筈である。
このｐｎ接合のブレークダウン時の高電流負荷は大抵の
場合デバイスの破壊を来す。
ターン及びドリフト領域から形成されるｐｎ接合は阻止
方向に極性化される。電圧を逆にした場合に高い電流が
流れる応用分野では、このｐｎ接合はＩＧＢＴがこの電
流を担持する前にまずブレークダウンに至る筈である。
このｐｎ接合のブレークダウン時の高電流負荷は大抵の
場合デバイスの破壊を来す。
【０００４】このような応用分野においてデバイスの破
壊を回避するために、ＩＧＢＴと並列にフリー・ホイー
リング・ダイオードを接続し、これを介して電圧逆転時
に生じる高い電流を放電することができる。フリー・ホ
イーリング・ダイオードはこの高い電流に対して設計し
なければならず、またこのダイオードはＩＧＢＴの阻止
能力に匹敵する阻止能力を有していなければならないた
め、大きな所要面積を必要とする。
壊を回避するために、ＩＧＢＴと並列にフリー・ホイー
リング・ダイオードを接続し、これを介して電圧逆転時
に生じる高い電流を放電することができる。フリー・ホ
イーリング・ダイオードはこの高い電流に対して設計し
なければならず、またこのダイオードはＩＧＢＴの阻止
能力に匹敵する阻止能力を有していなければならないた
め、大きな所要面積を必要とする。
【０００５】
【発明が解決しようとする課題】本発明の課題は、公知
の解決法よりも所要面積が僅かで、また電圧逆転時の高
電流によるＩＧＢＴの破壊を回避することのできるＩＧ
ＢＴを有する集積回路装置を提供することにある。
の解決法よりも所要面積が僅かで、また電圧逆転時の高
電流によるＩＧＢＴの破壊を回避することのできるＩＧ
ＢＴを有する集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】この課題は、本発明の請
求項１に記載の集積回路により解決される。本発明の他
の実施態様は従属請求項に記載されている。
求項１に記載の集積回路により解決される。本発明の他
の実施態様は従属請求項に記載されている。
【０００７】この集積回路装置においてはＩＧＢＴはド
リフト領域に接続する補助的な副接触部を備えている。
ＩＧＢＴの副接触部と陽極との間にはダイオードが接続
されており、ダイオードの陽極はＩＧＢＴの副接触部と
またダイオードの陰極はＩＧＢＴの陽極と接続されてい
る。ＩＧＢＴの導通状態ではダイオードは阻止状態にあ
り、主電流はＩＧＢＴの陽極を介して流れる。それには
ダイオードの阻止能力は数ボルト、例えば１Ｖ〜２０Ｖ
で十分である。電圧逆転時にダイオードは導通方向に極
性化され、電流は直接副接触部及びドリフト領域を介し
て流れる。この場合ドリフト領域及びチャネル領域から
形成されるｐｎ接合はＩＧＢＴの内部のフリー・ホイー
リングとして作用する。
リフト領域に接続する補助的な副接触部を備えている。
ＩＧＢＴの副接触部と陽極との間にはダイオードが接続
されており、ダイオードの陽極はＩＧＢＴの副接触部と
またダイオードの陰極はＩＧＢＴの陽極と接続されてい
る。ＩＧＢＴの導通状態ではダイオードは阻止状態にあ
り、主電流はＩＧＢＴの陽極を介して流れる。それには
ダイオードの阻止能力は数ボルト、例えば１Ｖ〜２０Ｖ
で十分である。電圧逆転時にダイオードは導通方向に極
性化され、電流は直接副接触部及びドリフト領域を介し
て流れる。この場合ドリフト領域及びチャネル領域から
形成されるｐｎ接合はＩＧＢＴの内部のフリー・ホイー
リングとして作用する。
【０００８】ダイオードの阻止能力はごく僅かなもので
よいので、ダイオードの所要面積は従来技術から公知の
補助的フリー・ホイーリング・ダイオードのそれよりも
著しく小さい。このダイオードは比較的容易に形成する
ことができ、特にフォトリソグラフィに対する特別な要
件が課せられていないため、本発明による回路装置は従
来技術から公知の高電圧ＩＧＢＴ及び高電圧ダイオード
からなる回路に比べて所要面積に関して改善されてい
る。
よいので、ダイオードの所要面積は従来技術から公知の
補助的フリー・ホイーリング・ダイオードのそれよりも
著しく小さい。このダイオードは比較的容易に形成する
ことができ、特にフォトリソグラフィに対する特別な要
件が課せられていないため、本発明による回路装置は従
来技術から公知の高電圧ＩＧＢＴ及び高電圧ダイオード
からなる回路に比べて所要面積に関して改善されてい
る。
【０００９】ＤＭＯＳトランジスタに比べて本発明によ
る集積回路装置は約０．５Ｖのダイオードしきい電圧だ
け高い電圧降下を示す。
る集積回路装置は約０．５Ｖのダイオードしきい電圧だ
け高い電圧降下を示す。
【００１０】ダイオードとしてはｐｎ接合ダイオードも
ショットキダイオードも使用可能である。
ショットキダイオードも使用可能である。
【００１１】ＩＧＢＴの阻止能力に関しては、この集積
回路のパターンをＳＯＩ基板のシリコン層内に形成する
と有利である。その際ＩＧＢＴは横形のＩＧＢＴとして
形成される。ダイオードに対してＩＧＢＴは横方向を絶
縁トレンチにより、また垂直方向をシリコン層の下のＳ
ＯＩ基板中に配設されている絶縁層により分離されてい
る。その際絶縁トレンチは絶縁層の表面にまで達する。
絶縁トレンチ及び絶縁層はＩＧＢＴのための絶縁ウェル
を形成する。有利にはこの絶縁ウェル内のドーパント濃
度はＩＧＢＴの阻止状態で電界の一部が絶縁層に駆遂さ
れるように調整される。
回路のパターンをＳＯＩ基板のシリコン層内に形成する
と有利である。その際ＩＧＢＴは横形のＩＧＢＴとして
形成される。ダイオードに対してＩＧＢＴは横方向を絶
縁トレンチにより、また垂直方向をシリコン層の下のＳ
ＯＩ基板中に配設されている絶縁層により分離されてい
る。その際絶縁トレンチは絶縁層の表面にまで達する。
絶縁トレンチ及び絶縁層はＩＧＢＴのための絶縁ウェル
を形成する。有利にはこの絶縁ウェル内のドーパント濃
度はＩＧＢＴの阻止状態で電界の一部が絶縁層に駆遂さ
れるように調整される。
【００１２】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【００１３】図１には１個のＩＧＢＴ（Ｉ）及び１個の
ダイオード（Ｄ）を有する本発明による集積回路装置の
平面図が示されている。ｐ+ ドープされているエミッタ
パターン１８、ｎ+ ドープされている端子領域１９並び
にｎ- ドープされているドリフト領域２０の位置が破線
により示されている。エミッタパターン１８は例えば１
０19ｃｍ-3のドーパント濃度を、端子領域１９は例えば
１０19ｃｍ-3のドーパント濃度を、またドリフト領域２
０は例えば６×１０14ｃｍ-3のドーパント濃度を有す
る。
ダイオード（Ｄ）を有する本発明による集積回路装置の
平面図が示されている。ｐ+ ドープされているエミッタ
パターン１８、ｎ+ ドープされている端子領域１９並び
にｎ- ドープされているドリフト領域２０の位置が破線
により示されている。エミッタパターン１８は例えば１
０19ｃｍ-3のドーパント濃度を、端子領域１９は例えば
１０19ｃｍ-3のドーパント濃度を、またドリフト領域２
０は例えば６×１０14ｃｍ-3のドーパント濃度を有す
る。
【００１４】エミッタパターン１８はエミッタパターン
１８の上方に延びている陽極２１と接続されている。エ
ミッタパターン１８を表面的に環状に囲むｎ+ ドープさ
れている端子領域１９には２個の副接触部２２が設けら
れている。副接触部２２はｎ+ ドープされている端子領
域１９の上方の陽極２１に対して平行に延びている。
１８の上方に延びている陽極２１と接続されている。エ
ミッタパターン１８を表面的に環状に囲むｎ+ ドープさ
れている端子領域１９には２個の副接触部２２が設けら
れている。副接触部２２はｎ+ ドープされている端子領
域１９の上方の陽極２１に対して平行に延びている。
【００１５】更に破線によりダイオード（Ｄ）の２つの
ｐ+ ドープされている領域１６並びに１つのｎ+ ドープ
されている領域１７の位置が示されている。ｐ+ ドープ
されている領域１６は例えば１０19ｃｍ-3のドーパント
濃度を、またｎ+ ドープされている領域１７は１０19ｃ
ｍ-3のドーパント濃度を有する。
ｐ+ ドープされている領域１６並びに１つのｎ+ ドープ
されている領域１７の位置が示されている。ｐ+ ドープ
されている領域１６は例えば１０19ｃｍ-3のドーパント
濃度を、またｎ+ ドープされている領域１７は１０19ｃ
ｍ-3のドーパント濃度を有する。
【００１６】ｐ+ ドープされている領域１６の上方には
それぞれｐ+ ドープされている領域１６と接続されてい
る第１の接触部１４が配設されている。更に第１の接触
部１４はそれぞれ副接触部２２の１つと電気的に接続さ
れている。ｎ+ ドープされている領域１７の上方にはこ
のｎ+ドープされている領域１７と接続されている第２
の接触部１５が配設されている。この第２の接触部１５
は更に陽極２１と接続されている。
それぞれｐ+ ドープされている領域１６と接続されてい
る第１の接触部１４が配設されている。更に第１の接触
部１４はそれぞれ副接触部２２の１つと電気的に接続さ
れている。ｎ+ ドープされている領域１７の上方にはこ
のｎ+ドープされている領域１７と接続されている第２
の接触部１５が配設されている。この第２の接触部１５
は更に陽極２１と接続されている。
【００１７】図２には図１のＩＩ−ＩＩ線により切断し
たＩＧＢＴ（Ｉ）の断面図が示されている。エミッタパ
ターン１８及び端子領域１９はドリフト領域２０内に配
設されているｎドープされている島２３内に配設されて
いる。ドリフト領域２０はＩＧＢＴのチャネル領域を含
んでいるｐドープされている領域２４に境を接してい
る。ｐドープされているチャネル領域２４は例えば２×
１０17ｃｍ-3のドーパント濃度を有する。ｐドープされ
ている領域２４内にはｎ+ ドープされている環状のソー
ス領域２５が配設されている。チャネル領域２４の表面
にゲート誘電対２６が、またその上にゲート電極２７が
配設されている。ゲート電極２７は分かり易くするため
に図１の平面図には示されていない。ソース領域２５の
チャネル領域２４とは逆側でソース領域２５とｐドープ
されているチャネル領域２４がこれらの表面に配設され
ている陰極２８を介して互いに接続されている。
たＩＧＢＴ（Ｉ）の断面図が示されている。エミッタパ
ターン１８及び端子領域１９はドリフト領域２０内に配
設されているｎドープされている島２３内に配設されて
いる。ドリフト領域２０はＩＧＢＴのチャネル領域を含
んでいるｐドープされている領域２４に境を接してい
る。ｐドープされているチャネル領域２４は例えば２×
１０17ｃｍ-3のドーパント濃度を有する。ｐドープされ
ている領域２４内にはｎ+ ドープされている環状のソー
ス領域２５が配設されている。チャネル領域２４の表面
にゲート誘電対２６が、またその上にゲート電極２７が
配設されている。ゲート電極２７は分かり易くするため
に図１の平面図には示されていない。ソース領域２５の
チャネル領域２４とは逆側でソース領域２５とｐドープ
されているチャネル領域２４がこれらの表面に配設され
ている陰極２８を介して互いに接続されている。
【００１８】ＩＧＢＴ（Ｉ）は単結晶シリコンウェハ２
９、その上に配設されている絶縁層３０及び更にその上
に配設されている単結晶シリコン層３１を含むＳＯＩ基
板内に形成されている。シリコン層３１内でＩＧＢＴは
完全に絶縁トレンチ３２により囲まれており、絶縁トレ
ンチは絶縁層３０の表面にまで達しており、絶縁材で満
たされている。
９、その上に配設されている絶縁層３０及び更にその上
に配設されている単結晶シリコン層３１を含むＳＯＩ基
板内に形成されている。シリコン層３１内でＩＧＢＴは
完全に絶縁トレンチ３２により囲まれており、絶縁トレ
ンチは絶縁層３０の表面にまで達しており、絶縁材で満
たされている。
【００１９】絶縁トレンチ３２の外側のシリコン層３１
内にダイオード（Ｄ）が形成されている（図１及び図１
のＩＩＩ−ＩＩＩ線で切断した図３の断面図を参照のこ
と）。ダイオード（Ｄ）は同様に絶縁材で満たされ、絶
縁層３０の表面にまで達している絶縁トレンチ３２によ
り完全に囲まれている。ｐ+ ドープされている領域１６
並びにｎ+ ドープされている領域１７はｐドープされて
いるウェル１３内に配設されている。絶縁トレンチ３２
の壁面にある例えば５×１０17ｃｍ-3のドーパント濃度
を有するｐドープされているウェル１３は絶縁層３０の
表面にまで達している。ｐドープされているウェル１３
は例えば３μｍの深さを有する。ｐドープされているウ
ェル１３の下には例えば６×１０14ｃｍ-3のドーパント
濃度を有するｎ- ドープされている領域１２が配設され
ている。
内にダイオード（Ｄ）が形成されている（図１及び図１
のＩＩＩ−ＩＩＩ線で切断した図３の断面図を参照のこ
と）。ダイオード（Ｄ）は同様に絶縁材で満たされ、絶
縁層３０の表面にまで達している絶縁トレンチ３２によ
り完全に囲まれている。ｐ+ ドープされている領域１６
並びにｎ+ ドープされている領域１７はｐドープされて
いるウェル１３内に配設されている。絶縁トレンチ３２
の壁面にある例えば５×１０17ｃｍ-3のドーパント濃度
を有するｐドープされているウェル１３は絶縁層３０の
表面にまで達している。ｐドープされているウェル１３
は例えば３μｍの深さを有する。ｐドープされているウ
ェル１３の下には例えば６×１０14ｃｍ-3のドーパント
濃度を有するｎ- ドープされている領域１２が配設され
ている。
【００２０】ＩＧＢＴの投入状態で主電流は陽極２１を
介して流れる。ダイオード（Ｄ）はこの場合阻止方向に
極性化されている。ＩＧＢＴ（Ｉ）の遮断時に電圧の逆
転が生じ、そのためダイオード（Ｄ）は導通方向に極性
化される。次いで主電流はダイオード（Ｄ）、副接触部
２２及びドリフト領域２０とｐドープ領域２４から形成
され内部のフリー・ホイーリング・ダイオードを形成す
る導通方向に極性化されたｐｎ接合を介して流れる。エ
ミッタパターン１８及びｎドープされている島２３から
形成されるこの場合逆方向に極性化されたｐｎ接合の破
壊はこのようにして回避される。
介して流れる。ダイオード（Ｄ）はこの場合阻止方向に
極性化されている。ＩＧＢＴ（Ｉ）の遮断時に電圧の逆
転が生じ、そのためダイオード（Ｄ）は導通方向に極性
化される。次いで主電流はダイオード（Ｄ）、副接触部
２２及びドリフト領域２０とｐドープ領域２４から形成
され内部のフリー・ホイーリング・ダイオードを形成す
る導通方向に極性化されたｐｎ接合を介して流れる。エ
ミッタパターン１８及びｎドープされている島２３から
形成されるこの場合逆方向に極性化されたｐｎ接合の破
壊はこのようにして回避される。
【００２１】エミッタパターン１８の指型パターンを二
重にすることにより及びダイオード（Ｄ）のｎ+ ドープ
されている領域１７及びｐ+ドープされている領域１６
の相応する二重化により本発明は大表面を有するデバイ
スに発展させることができる。
重にすることにより及びダイオード（Ｄ）のｎ+ ドープ
されている領域１７及びｐ+ドープされている領域１６
の相応する二重化により本発明は大表面を有するデバイ
スに発展させることができる。
【図面の簡単な説明】
【図１】本発明によるＩＧＢＴ及びダイオードを有する
集積回路の平面図。
集積回路の平面図。
【図２】図１のＩＧＢＴをＩＩ−ＩＩ線で切断した断面
図。
図。
【図３】図１のダイオードをＩＩＩ−ＩＩＩ線で切断し
た断面図。
た断面図。
１２ ｎ- ドープ領域 １３ ｐドープウェル １４ ダイオードの陽極 １５ ダイオードの陰極 １６ ｐ+ ドープ領域 １７ ｎ+ ドープ領域 １８ エミッタパターン １９ 端子領域 ２０ ドリフト領域 ２１ ＩＧＢＴの陽極 ２２ 副接触部 ２３ ｎドープされている島 ２４ チャネル領域 ２５ ソース領域 ２６ ゲート誘電体 ２７ ゲート電極 ２８ ＩＧＢＴの陰極 ２９ 単結晶シリコンウェハ ３０ 絶縁層 ３１ 単結晶シリコン層 ３２ 絶縁トレンチ Ｉ ＩＧＢＴ Ｄ ダイオード
Claims (4)
- 【請求項１】 ドリフト領域（２０）、チャネル領域
（２４）、ゲート誘電体（２６）、ゲート電極（２
７）、ソース領域（２５）、エミッタパターン（１
８）、ソース領域（２５）及びチャネル領域（２４）と
接続されている陰極（２８）、エミッタパターン（１
８）と接続されている陽極（２１）及びドリフト領域
（２０）と接続されている副接触部（２２）を有する少
なくとも１個のＩＧＢＴ（Ｉ）と、その陰極（１５）が
ＩＧＢＴ（Ｉ）の陽極（２１）とまたその陽極（１４）
がＩＧＢＴ（Ｉ）の副接触部（２２）と接続されるよう
にＩＧＢＴ（Ｉ）の副接触部（２２）と陽極（２１）と
の間に接続されているダイオード（Ｄ）とを有すること
を特徴とする集積回路装置。 - 【請求項２】 横形ＩＧＢＴとして形成されているＩＧ
ＢＴ（Ｉ）及びダイオード（Ｄ）がＳＯＩ基板（３１、
３０、２９）のシリコン層（３１）内に集積されてお
り、ＩＧＢＴ（Ｉ）を完全に囲みかつＳＯＩ基板内でシ
リコン層（３１）の下に配設されている絶縁層（３０）
の表面にまで達する少なくとも１つの絶縁トレンチ（３
２）をシリコン層（３１）内に備えており、絶縁トレン
チ（３２）内部のドーパント濃度がＩＧＢＴ（Ｉ）の阻
止状態で電界の一部が絶縁層（３０）に駆遂されるよう
に調整されていることを特徴とする請求項１記載の集積
回路装置。 - 【請求項３】 ドリフト領域（２０）がその上に副接触
部（２２）を配設されている同じ導電形でドーパント濃
度を高められている端子領域（１９）を含んでいること
を特徴とする請求項１又は２記載の集積回路装置。 - 【請求項４】 ダイオード（Ｄ）がｐｎ接合形ダイオー
ド又はショットキ形ダイオードとして形成されているこ
とを特徴とする請求項１ないし３の１つに記載の集積回
路装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE19507169A DE19507169C1 (de) | 1995-03-01 | 1995-03-01 | Integrierte Schaltungsanordnung mit mindestens einem IGBT |
| DE19507169.7 | 1995-03-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250733A true JPH08250733A (ja) | 1996-09-27 |
Family
ID=7755371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067233A Pending JPH08250733A (ja) | 1995-03-01 | 1996-02-28 | 少なくとも１個のｉｇｂｔを有する集積回路装置 |
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| JP (1) | JPH08250733A (ja) |
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