JPH08250485A - シリコンにテーパ状開口を形成する方法 - Google Patents

シリコンにテーパ状開口を形成する方法

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JPH08250485A
JPH08250485A JP8073216A JP7321696A JPH08250485A JP H08250485 A JPH08250485 A JP H08250485A JP 8073216 A JP8073216 A JP 8073216A JP 7321696 A JP7321696 A JP 7321696A JP H08250485 A JPH08250485 A JP H08250485A
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process chamber
silicon substrate
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dielectric layer
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Abstract

(57)【要約】 【課題】 テーパ状側面を形成することによって溝充填
における空隙形成を根絶する、テーパ状開口を形成する
方法を提供する。 【解決手段】 シリコン基板内にテーパ状開口を形成す
る方法は、NF3およびHBrを用いる。NF3/HBrプラズマ・
エッチングによって、85゜ないし60゜の良好なテー
パ状側面、および約2500ないし3000オングスト
ローム/分の良好なエッチング速度の双方が可能とな
る。特定の溝サイズに限定されるものではないが、本発
明の方法は、0.45μm未満の開口の形成に特に適し
ている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般的に半導体処
理に関し、更に特定すれば半導体基板にテーパ状開口を
形成する方法に関するものである。
【0002】
【従来の技術】現行の半導体処理においては、浅い溝の
形成による溝分離部の形成は通常のことであり、かかる
溝の形成が望まれている場合が多い。今日では、このよ
うな溝はサブミクロン単位の寸法に縮小されている。溝
の側面は、漏れが少なくかつ降伏電圧が高い溝状分離部
を得るために、高い精度で制御しなければならない。
【0003】溝分離技術には、テトラ・エチル・オルト
・シリケート(TEOS)のような誘電体で溝を充填する工程
が含まれる。TEOSを溝に沈積させる(deposition)際に、
空隙が形成されるという問題がしばしば発生し、溝の全
容積が完全に充填される前に、溝の最上部が塞がってし
まうことがある。典型的に空隙が生じるのは、溝の側壁
が≧85゜で規定されるような直線状即ち垂直な場合で
ある。かかる空隙は、後続の処理工程において、糸状ポ
リシリコン(polysilicon stringer)が空隙内に残り、電
気的短絡の原因となり得るため、信頼性の問題を起こす
ものである。この空隙形成問題を解決する1つの方法
は、溝の幅を広げることである。しかし、この解決法は
実用的でなく、素子のサイズが、拡大ではなく、むしろ
増々縮小させる方向に進歩しつつある技術とは相反する
ものである。したがって、シリコン基板上の有効領域(r
eal estate)は貴重であり、無駄にすることはできな
い。空隙形成に対する別の解決法は、溝の側壁をテーパ
状とすることにより、均一な充填を促進することであ
る。0.45μm幅の溝状開口に均一に充填するには、
水平面から測定して85゜未満のテーパ角が望まれる。
【0004】現在、塩素および臭化水素化学薬品(C12/H
Br:chlorine and hydrogen bromidechemistry)を用いた
エッチング・プロセスが、シリコンに溝状開口を形成す
るために用いられている。この化学薬品は、約2600
オングストローム/分という良好なエッチング速度をも
たらし、製造環境にも受け入れ可能なものである。この
化学薬品に伴う問題は、0.45μm未満の開口では、
得られる溝状開口の側面が十分にテーパ状にならないこ
とである。この方法で作成できるのは、殆ど垂直な約8
5゜の側壁テーパ角を有する溝状開口のみである。この
角度では溝状開口が0.45μm未満の場合に望まれ
る、溝内に均一に充填することによる空隙形成問題の解
決を図ることはできない。したがって、C12/HBr化学薬
品は溝を大きく形成するには十分であるが、幾何学的形
状の縮小化については望ましい結果を得ることはできな
い。
【0005】別のエッチング・プロセスに、三フッ化窒
素およびアルゴン(NF3/Ar)化学薬品を用いてシリコンに
溝状開口を形成するものがある。この方法は、良好な側
面と見なされる約82゜の側壁テーパ角を有する開口を
形成するが、この方法にはスループットが非常に低いと
いう欠点がある。NF3/Ar化学薬品を用いると、典型的に
所望の深さである、深さ0.5μmの開口を形成するに
は約9分を要する。更に、この化学薬品を用いた場合、
テーパ状側面の調節は、容易には達成できない、即ち、
容易に制御することはできない。
【0006】
【発明が解決しようとする課題】側壁テーパ角の僅かな
角度のためにあれこれ努力することは些細なことに思わ
れるかもしれないが、サブミクロン・レベルでは、わず
か2゜の変化でも非常に重大なことであり、好結果が得
られるプロセスとなるかあるいは受容できないプロセス
になってしまうかの別れ目となる。しかしながら、テー
パ角の僅かな変化を達成する方法を決定することは、そ
れに関連する幾何学的形状、材料、および化学薬品にお
ける制約があるため、簡単ではないことが多い。とは言
え、受容可能なスループットが得られ、かつ良好なテー
パ状側面が形成でき溝充填における空隙形成を根絶す
る、テーパ状の溝を形成する方法を見出することが望ま
れている。
【0007】
【課題を解決するための手段】本発明は、特定のエッチ
ング用化学薬品を用いて、シリコン基板にテーパ状開口
を形成する方法を提供するものである。三フッ化窒素と
臭化水素(NF3/HBr)とを組み合わせ、プラズマ・エッチ
ングを行うことによって、良好なテーパ状側面および良
好なエッチング速度を可能とし、制御可能性および短い
サイクル時間を有する望ましい製造プロセスを得る。溝
のサイズに限定される訳ではないが、本発明の方法は、
特に、0.45μm未満の開口に適している。これらお
よびその他の特徴、ならびに利点は、添付図面と関連付
けて記載された以下の詳細な説明から、より明瞭に理解
されよう。
【0008】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施例を説明する。図は必ずしも一定比率で描かれ
ている訳ではなく、本発明には具体的には図示していな
い他の実施例もあることを指摘するのは重要であろう。
【0009】NF3/HBrのプラズマを利用すれば、テーパ
状開口18をエッチングする際に、シリコン処理のため
に望まれる利点が全て得られることがわかった。まず、
シリコン基板14を、プラズマ・エッチング装置のプロ
セス・チャンバ内部に配置する。本発明を実施するのに
適したエッチング装置の一例は、Applied Materials社
のPrecision 5000TMである。この装置の操作は、当業者
には既知であり、装置に用意されている操作マニュアル
を参照することもできる。シリコン基板は既にいくつか
の処理工程を経て、その上面に1層または数層の絶縁体
としての誘電体層、誘電体層を覆う硬質マスク16、こ
れら誘電体層および硬質マスクに形成され下地のシリコ
ン基板の一部を露出させる開口を有するものでよい。硬
質マスクは、下地の誘電体層とは異なる他の有機誘電体
物質を含有するものでもよい。硬質マスクの目的は、プ
ラズマ・エッチングの間下地の基板を保護することであ
る。
【0010】装置の電力を予め選択した値に設定する。
Applied Materials社のPrecision 5000TM上でRF電力
を変化させたところ、得られるテーパ状開口の側面に影
響を与えることがわかった。電力を増大させるに連れ
て、開口のテーパ角qは減少し、この角度が小さい程、
テーパ状開口の傾斜が鋭くなる。本発明を実施するのに
好適な電力範囲は、約300ないし550ワットであ
る。この範囲の電力設定を用いると60゜ないし85゜
という最適な範囲のテーパ角qを有するテーパ状開口が
得られることになる。
【0011】電力の設定に加えて、プロセスの圧力も設
定可能である。実際には、予め選択された100millit
orrの圧力を用いたが、この値はいかなる意味でも限定
として捕らえられるべきものではない。更に、圧力設定
を変化させて開口18に得られる側面を調節することも
可能である。
【0012】NF3およびHBrのフローをプロセス・チャン
バ内に導入する。これらのフローは、本発明を実施する
場合、同時に導入される必要はない。しかしながら、実
際上の問題として、これら2種類のフローは、互いの6
0秒以内のように、互いにかなりの短時間の間に導入さ
れる。実際には、これらのフローの導入は、同時にまた
は互いの5ないし10秒の間に行われる。これら2種類
のフローの導入順序は、重要ではない。実際には、毎分
5立方センチメートル(CC)の流速でNF3を用い、一方HBr
の流速は40cc/minであった。これから、NF3/HBr比は
1:8となる。しかしながら、これらの流速を変えるこ
とによってテーパの側面を調節することが可能であるの
で、本発明を実施する者は、かかる具体的な流速または
この比率には限定されない。特に、HBrのフローに対し
てNF3のフローを増大させると、テーパ角qが減少し、よ
り鋭いテーパの開口が得られることがわがった。例え
ば、実際に、NF3の流速を2倍とする一方他のパラメー
タを全て一定に保持すると、テーパ角は82゜から60
゜に減少することがわかった。NF3/HBr比の実用可能な
設定は、1:8ないし1:4の範囲である。
【0013】一旦NF3およびHBr双方のフローが安定し、
装置の他の全パラメータを設定することによって定常状
態が得られたなら、NF3およびHBr入力ガスによって発生
したプラズマに、プロセス・チャンバ内において点火を
行う。このプラズマは、硬質マスク16に覆われていな
いシリコン基板14の部分に、テーパ状開口18を刻設
(etch)する。開口の幅はサブミクロン単位に限定される
訳では全くないが、本発明は、0.45μm未満の幅w
を有し、しかも85゜ないし60゜のテーパ角qを有す
る開口のエッチングに特に効果的であることがわかっ
た。本発明は、約2500ないし3000オングストロ
ーム/分のエッチング速度を有する。したがって、約
0.5μmの深さを有する開口には、エッチングに約
1.5分かかることになる。勿論、開口の幅dは物理的
に0.5・w・tan qに限定され、これは、テーパ角が82゜
で幅が0.45μmの開口では、約1.6μmに相当す
る(translate)。しかしながら、実際には、開口の幅
は、典型的な半導体素子に適用する場合は、0.3μm
ないし1.0μmの範囲となる。
【0014】プラズマ・エッチングにおいてNF3およびH
Brを組み合わせてテーパ状開口を形成すれば、良好なエ
ッチング速度およびテーパ状側面に対する良好な制御性
を有するという、製造上望ましいプロセスが得られる。
【0015】まず、NF3/HBrプラズマのエッチング速度
は、従来のC12/HBrプラズマのそれと比肩し得るもので
ある。NF3のみを用いた場合、かなり高速のエッチング
・プロセスが得られることが観察されているので、プラ
ズマの中にNF3が存在することによって、良好なエッチ
ング速度を有するプロセスが可能になる。しかしなが
ら、NF3のみでは、開口内に、望ましくないアンダーカ
ット(undercut)の問題が発生する。しかしながら、本プ
ロセスではHBrの存在によって、NF3によって発生するア
ンダーカットの問題が解決されると思われる。本発明を
実施すると、幅が0.45μm未満の開口に所望のテー
パ状側面が得られる。これは、従来技術のC12/HBrプラ
ズマでは不可能であった。先に述べたように、良好なテ
ーパ状側面を得るには、以前はNF3/Arプラズマを必要と
したが、これを行うことは、その化学薬品のエッチング
速度が遅いことから、サイクル時間に多大な犠牲が及ぶ
ことを意味する。これに対して、本発明は高いエッチン
グ速度を提供する。したがって、本発明を実施すれば、
従来技術で得られる利点全てが得られるが、その欠点が
生じることは全くない。
【0016】本明細書に含まれるこれまでの説明および
例示は、本発明に関する利点の多くを論証するものであ
る。したがって、本発明によれば、前述の必要性を満た
しかつ利点が得られる、シリコン基板に開口を形成する
方法が提供されたことは明白である。以上、具体的実施
例を参照しつつ本発明を説明し図示したが、本発明はか
かる例示実施例に限定されることを意図するものではな
い。当業者は、本発明の精神から逸脱することなく、変
更や改変が可能であることを認めよう。例えば、電力、
圧力、およびNF3/HBr比は全て、テーパ状側面の微調整
のために変えることができる。また、1つの設定のみを
変更し、残りのパラメータは一定に保持してテーパの側
面を調節することも可能である。したがって、特許請求
の範囲に該当するかかる改変や変更は全て、本発明に包
含されることを意図するものである。
【図面の簡単な説明】
【図1】本発明によってシリコン基板内の開口に形成さ
れた望ましいテーパ状側面を示す断面図。
【符号の簡単な説明】
14 基板 16 硬質マスク 18 テーパ状開口

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】半導体基板内に開口を形成する方法であっ
    て:誘電体層(16)によって一方の表面が覆われたシ
    リコン基板(14)であって、前記誘電体層の第1開口
    によって前記表面の一部が露出せられた前記シリコン基
    板(14)を用意する段階;およびNF3およびHBrのみを
    入力ガスとして、前記シリコン基板の表面の一部にプラ
    ズマを形成し、前記表面の一部に第2開口をエッチング
    する段階;から成ることを特徴とする方法。
  2. 【請求項2】半導体基板内にテーパ状開口を形成する方
    法であって:誘電体層によって一方のシリコン表面が覆
    われた基板であって、前記誘電体層の第1開口によって
    前記シリコン表面の一部が露出せられた前記基板を、プ
    ラズマ・エッチング機械のプロセス・チャンバ内に配置
    する段階;前記プラズマ・エッチング機械上で電力値を
    設定する段階;前記プロセス・チャンバに圧力を設定す
    る段階;前記プロセス・チャンバにNF3の第1入力ガス
    を導入する段階;前記プロセス・チャンバにHBrの第2
    入力ガスを導入する段階であって、前記プロセス・チャ
    ンバには他の入力ガスを導入しない段階;前記第1およ
    び第2入力ガスの双方によって発生されたプラズマに点
    火する段階;および前記シリコン表面の部分にテーパ状
    第2開口をエッチングする段階;から成ることを特徴と
    する方法。
  3. 【請求項3】半導体基板内にテーパ状開口を形成する方
    法であって:誘電体層によって一方のシリコン表面が覆
    われた基板であって、前記誘電体層の第1開口によって
    前記シリコン表面の一部が露出せられた前記基板を、プ
    ラズマ・エッチング機械のプロセス・チャンバ内に配置
    する段階;前記プラズマ・エッチング機械上において、
    電力を300ないし550ワットの範囲の値に設定する
    段階;前記プロセス・チャンバに圧力を設定する段階;
    前記プロセス・チャンバにNF3の第1入力ガスを導入す
    る段階;前記プロセス・チャンバにHBrの第2入力ガス
    を導入する段階であって、該第2入力ガスを導入する段
    階は、前記第1入力ガスを導入する段階の60秒以内に
    行い、その他のガスを前記プロセス・チャンバには導入
    しない段階;前記第1および第2入力ガス双方によって
    発生されたプラズマに点火する段階;および前記シリコ
    ン基板の一部内に、水平基準線に対して約85゜ないし
    60゜の側面を有するテーパ状第2開口をエッチングす
    る段階;から成ることを特徴とする方法。
JP8073216A 1995-03-06 1996-03-04 シリコンにテーパ状開口を形成する方法 Pending JPH08250485A (ja)

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US39924595A 1995-03-06 1995-03-06
US399245 1995-03-06

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JP (1) JPH08250485A (ja)
KR (1) KR960035858A (ja)
SG (1) SG40837A1 (ja)
TW (1) TW297919B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149944A (ja) * 2012-01-19 2013-08-01 Headway Technologies Inc テーパエッチング方法および近接場光発生器の製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2644912B2 (ja) 1990-08-29 1997-08-25 株式会社日立製作所 真空処理装置及びその運転方法
USRE39824E1 (en) 1990-08-29 2007-09-11 Hitachi, Ltd. Vacuum processing apparatus and operating method with wafers, substrates and/or semiconductors
USRE39756E1 (en) * 1990-08-29 2007-08-07 Hitachi, Ltd. Vacuum processing operating method with wafers, substrates and/or semiconductors
US7089680B1 (en) 1990-08-29 2006-08-15 Hitachi, Ltd. Vacuum processing apparatus and operating method therefor
TW388100B (en) 1997-02-18 2000-04-21 Hitachi Ulsi Eng Corp Semiconductor deivce and process for producing the same
US6008131A (en) * 1997-12-22 1999-12-28 Taiwan Semiconductor Manufacturing Company Ltd. Bottom rounding in shallow trench etching using a highly isotropic etching step
US7183217B2 (en) * 2001-06-22 2007-02-27 Tokyo Electron Limited Dry-etching method
US7514328B2 (en) * 2003-06-26 2009-04-07 Mears Technologies, Inc. Method for making a semiconductor device including shallow trench isolation (STI) regions with a superlattice therebetween
US7332737B2 (en) * 2004-06-22 2008-02-19 Micron Technology, Inc. Isolation trench geometry for image sensors
US9985094B2 (en) * 2013-12-27 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Super junction with an angled trench, transistor having the super junction and method of making the same
US9865471B2 (en) * 2015-04-30 2018-01-09 Tokyo Electron Limited Etching method and etching apparatus

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4702795A (en) * 1985-05-03 1987-10-27 Texas Instruments Incorporated Trench etch process
US4855017A (en) * 1985-05-03 1989-08-08 Texas Instruments Incorporated Trench etch process for a single-wafer RIE dry etch reactor
JPS62224687A (ja) * 1986-03-25 1987-10-02 Anelva Corp エツチング方法
US5118384A (en) * 1990-04-03 1992-06-02 International Business Machines Corporation Reactive ion etching buffer mask

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013149944A (ja) * 2012-01-19 2013-08-01 Headway Technologies Inc テーパエッチング方法および近接場光発生器の製造方法

Also Published As

Publication number Publication date
US5651858A (en) 1997-07-29
TW297919B (ja) 1997-02-11
SG40837A1 (en) 1997-06-14
KR960035858A (ko) 1996-10-28

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