JPH08249236A - メモリワードへのアクセスの保護装置 - Google Patents

Abstract

(57)【要約】 【解決手段】集積回路のメモリワードへのアクセスは、
決定テーブルを作成することによって保護され、この決
定テーブルは、保護すべき命令ワード及び／又はデータ
ワードのアドレスを受けるとともに、保護すべきワード
に割当てられた制御ワードの制御ビットのアドレスを受
ける。この動作モードは、ワイヤード回路で作られた決
定テーブルの使用によってより大きい安全性を提供する
とともに、制御される各メモリワードに割当てられた制
御ワードのプログラム可能な資質によってより大きい順
応性を提供する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサに
基礎においたシステム、特に、マイクロプロセッサに基
礎においた集積回路のメモリワードへのアクセスの保護
のための装置に関する。本発明は、とりわけ、銀行や通
信や他の多くの分野で非常によく使用されているチップ
カードとして知られた集積回路カードに関係している。

【０００２】

【従来の技術】集積回路におけるマイクロプロセッサに
基礎においたシステムは、その製作過程で数多くのステ
ップを経ている。最初のステップ、所謂製作ステップで
は、集積回路の製造者は、この集積回路のプログラムメ
モリにオペレーティングシステムを記憶させる。このオ
ペレーティングシステムによって、多数のオペレーショ
ン（本質的に、メモリ領域の書込みと読出しと消去とか
らなる）を遂行したり、他の所定オペレーション（特
に、当初から既にその使用を禁止していることが知られ
ている銀行タイプのカード場合）を制限したりすること
ができる。集積回路は、一旦製作されてしまうと、一般
に発行元と呼ばれる組織に委ねられる。この発行元は、
プログラムメモリをプログラムした後、集積回路を加入
者（銀行の場合はその顧客）に対するサービス状態とす
る。この集積回路は、好ましくは、カード上に取り付け
られる。対応する命令を進行することによって、このプ
ログラムメモリに含まれるプログラムは、このカードの
特別の利用形態を提供することができる。例えば、この
プログラムメモリによって自動現金支払機から現金の引
出しを許可することができる。他のサービスとして、特
典を与えられたカード所持者に対してクレジットを自動
設定するのに関係することができる。更に他のサービス
として、カードを電子的な財布のように利用することが
できる。

【０００３】このようなサービスの多様化及びある時間
にわたる漸進的なサービスの実施には、カードに可能な
動作を厳格に管理する必要が生じる。この漸進的なサー
ビスの実施には、顧客がより忠実になるように、発行
元、即ち銀行が顧客に新しい便宜、即ち新サービスの利
用を提供すると決定することが関係する。この漸進的な
サービスの実施には、また、同一チップカードに種々の
タイプの応用を共存させることも関係する。実際、唯一
のタイプのサービス（例えば、バンキングサービス）だ
けを管理するための単一のカードを使用することは、費
用がかかりさらに又あまり実際的でないシステムになる
ということができる。これに対して、同一カードにいく
つもの利用形態を組み込むことは望ましい。例えば、所
持者の医療履歴をカードのメモリに記録しておき、所持
者が病院に行った時にこの履歴を利用できるようにする
ことができる。

【０００４】種々のサービスが共存することによって付
加的な危険が生じることになる。新しい適用を実施する
ための以後の動作によって、以前の適用を不当に修正し
たり、或いは、他の適用を支配する演算コードさえも読
出すことがある。例えば、カードメモリに記憶されたい
くつかの情報は永久的に保護されなければならない。こ
のような情報は、もちろん、ある厳格な条件下でなけれ
ば修正することができないカードの秘密コードに関係し
ている。このコードは、また、暗号システムにおける通
し番号、会員クラス、等々のようなカードの同定に特に
関係している。しかしながら、修正されたり、かき乱さ
れたり、読出されたりすべきでないこのような情報も、
プログラムメモリ、特に、カードのオベレーティングシ
ステムに含まれるメモリに関係している。カードに記憶
された情報には、当初から、保持されるのが望ましい情
報がいくつかあるのと同様に、カードが別の適用に使用
される場合に、漸進的にしかそうはならない情報もいく
つかある。また、部分的にしかそうはならない情報さえ
もいくつかあるが、これらの情報修正はいくつかの制限
条件により拘束される。

【０００５】このような進展についてまわる安全性の問
題を解決するためには、保護されるべき各メモリワード
に、読出し、書込み又は消去がなされるための機能に関
係する保護コードを割当てる方法が知られている。この
ようなメモリワードがアクセスされたとき、保護コード
が同時に読出され、このコードに応じて企図された動作
が許可されたり、許可されなかったりする。このタイプ
のアプローチには次のような欠点がある。

【０００６】第一に、順応性がないことである。実際、
或る条件下であって他の条件下ではない場合に所与の動
作、例えば読出し動作の許可が要求されるかもしれな
い。読出しを許可又は禁止する機能しかないので、この
コードをこのような効果を得るのに使うことはできな
い。次に、各メモリワードに制御ワードを割当てること
はメモリの占有の点から不都合であることである。制御
ワードは少なくとも１バイト、つまり８ビットで構成さ
れるので、メモリの蓄積容量が比例的に減少する。そし
て、何よりも、このシステムは、その実施がソフトウェ
アによってなされることである。

【０００７】マイクロプロセッサは、もちろん、この制
御ワードのビットを受け、通常、動作を許可したり禁止
したりするためにこれらのビットを評価しなければなら
ない。しかしながら、この動作モードはこの制御ワード
が評価されるに当たっての一貫性に連関する。誤りや不
正によって、評価できなくなり、全システムが安全性を
喪失する。

【０００８】このタイプの問題を解決するために、本願
出願人が１９８７年１０月２日に出願したフランス特許
出願第８７−１３６３６号（第２６２１４０９号として
公開された）では、異なる手法を勧めている。順応性を
高めるのに、或るメモリワードに使用可能な或いは使用
不可能な文字をこのワードが従属していた処理命令に関
連付けていることがわかる。例えば、カードの秘密コー
ドの読出し及びマイクロプロセッサのレジスタへの一形
式又は別形式での転送は許可されなければならない。も
ちろん、ユーザにより打鍵された秘密コードと比較がな
されるときは、カードの秘密コードがこの比較をするた
めに用意されていなければならない。そのかわり、端末
画面上へのこの秘密コードの読出し及び表示は禁止され
る。その結果、コードの読出しはあるケース（比較のた
め）では許可され、他のケース（表示のため）では禁止
される。

【０００９】この特許出願に示されたシステムでは、マ
イクロプロセッサが本質的にデータに対して命令（命令
コード）を適用することによって作動するということが
利用されている。それで、第１入力として命令アドレス
又は命令コードを受け、第２入力としてこの命令により
処理されたデータを受ける決定マトリクス又は決定テー
ブルを実現するように考えられている。全アドレスに同
時発信することができないということを考慮すると、命
令（又はデータ）のアドレス、より精確に言うと、命令
の演算コード（又はデータのオベランド）のアドレスが
この決定テーブルに有効な時間に存在するためには、当
該アドレスを一時的に記憶することが、尚更、望まし
い。これがなされると、入力に２つのアドレス信号を受
けた決定テーブルによって、信号を発してデータ上への
命令実行を許可したり禁止したりする。この特許出願の
決定テーブルの特徴は、テーブルが、回路形式で実現さ
れており、少なくとも第１の製造過程後は、好ましくは
修正ができないものである。このようにして、前述した
３つの問題が解決される。

【００１０】

【発明が解決しようとする課題】しかしながら、このア
プローチは非常に効率的ではあるが、使用に当たっての
順応性については未だ不十分である。もちろん、決定テ
ーブルの変換不能な文字によって（特に、マスクで作ら
れるため）、安全性が得られ、同時に変換ができないよ
うになる。本発明は、順応性を改良する一方、同時に、
安全性の堅固な文字を保持するものである。この堅固な
文字はテーブルが（できれば、製造時点でプログラム可
能な）ワイヤード回路の形式で作られており、その作業
は誤使用がない限り著しい信頼性がある。

【００１１】本発明では、アドレスをもって行うテーブ
ルのアドレッシングは、保護すべきワードに関連する制
御ワードに含まれる情報によるアドレッシングによって
補足される。これらのワードは使用されるテーブルのパ
ラメータをセットする。実際、テーブル中で選択された
術語（従って、さらに、この術語が発する信号）は、第
一に、命令のアドレス、及び／又は、保護すべきワード
のアドレス、並びに、保護すべきこのワードに割当てら
れた制御ワードに含まれる制御ビットに依存する。これ
らのビット値に従って、サブテーブルのセット中の或る
サブテーブル又は別のサブテーブルを選択し、保護可能
ないくつかのシナリオを決定するように至らしめる。好
ましくは、保護シナリオの階層性が形成されることであ
る。最初のシテリオは、最も任意性のある制御ワードに
従い、種々のワードについて次に続くシテリオより多く
の動作を可能にする。そして、この制御ワードには、好
ましくは、その任意性を徐々に制限していく方向にしか
進行しないようにするための手段を伴う。それで、シス
テムで作り出された新しいデータに所望の制御ワードを
割当てることによって求めるべき順応性が得られる。さ
らにまた、古い制御ワードについては、より制限的な方
向にしか進行しないように選択される。

【００１２】

【課題を解決するための手段】従って、本発明の目的
は、マイクロプロセッサ、メモリワードを含むワードメ
モリのセット、マイクロプロセッサとこれらのメモリと
の間でデータとアドレスとコマンドとを伝送するための
バス、及び、決定テーブル、前記メモリワードのアドレ
スに従ってこのテーブルをアドレスするための回路と、
このテーブルの読出し内容に応じて保護信号を発生する
ための回路とを備え、これらのメモリワードへのアクセ
スを保護するための回路を具備するマイクロプロセッサ
に基礎をおいた集積回路のメモリワードへのアクセスを
保護するための装置において、さらに、保護すべきワー
ドを割当てる制御ビットのセット、これらのメモリワー
ドの読出し時にこれらの制御ビットを読出すための回
路、及び、読出されたビット値に応じて前記決定テーブ
ルをアドレスするための回路を具備することを特徴とし
た保護装置を提供することにある。

【００１３】本発明は、以下の説明から、そして、添付
した図面から、より明確に理解することができる。これ
らの図面は、単に例示するだけのもので、本発明の範囲
を決して限定するものではない。

【００１４】

【実施例】図１は、マイクロプロセッサに基礎をおいた
集積回路のメモリワードへのアクセス保護のための装置
が示している。集積回路は、好ましくは、図１に示され
た全要素を有する。この集積回路は、本質的に、マイク
ロプロセッサ１とメモリ２〜９のセットとから成ってい
る。メモリ２，３は、例えば、マイクロプロセッサのオ
ペレーティングシステムの命令、及び、例えばバンキン
グのようなメインアプリケーションの命令を、それぞ
れ、記憶するために用いられる。これらのメモリは、原
則として、不揮発性である。これらメモリは、最初は、
マスクにより或いはたった一度の打込み可能な特別操作
によりプログラムされる。

【００１５】メモリ４，５は、特に命令とデータとの一
時記憶に用いられる揮発性高速メモリである。これらの
メモリはマイクロプロセッサにおける高速のワーキング
メモリである。これらのメモリはランダムアクセスメモ
リである。メモリ４はシステム命令をストアするように
設計され、メモリ５はできればアプリケーションの命令
及びデータをストアするように設計される。メモリ６〜
８は、電気的に消去可能且つプログラム可能不揮発性ラ
ンダムアクセスメモリである。同一タイプのメモリ９
は、例えば、消去可能ではない。例をあげると、メモリ
６〜９は、標準ＥＥＰＲＯＭタイプ又はフラッシュＥＥ
ＰＲＯＭタイプの技術によって作られる。即ち、これら
のメモリはフローティングゲートトランジスタで構成さ
れたメモリセルで作られる。しかしながら、これらのメ
モリは電気的にのみ記録可能なＥＰＲＯＭタイプのメモ
リで作ることができる。

【００１６】１つの例では、メモリ６〜８は、自動現金
支払、自動クレジット設定或いは電子財布のユニット割
引のような種々のアプリケーションのためにそれぞれ予
定された命令セットが含まれるようになっている。メモ
リ９はデータに当てることができる。実際には、メモリ
６〜９は、種々の技術、形状及びサイズにて作られる。
しかしながら、これらのメモリは、また、同一メモリ面
に作成するもでき、特に、単にアドレス分割だけではな
いような分割により互いに区分することもできる。例え
ば、これが義務であることなしに、このメモリの制御ワ
ードの２つのビットは、それらが属しているメモリ領域
Ｅ２Ｄ，Ｅ２Ａ〜Ｅ２Ｃそれぞれのそれらの値０〜３に
よって情報を提供する。この場合、これらの同一メモリ
領域のサイズは、同一制御ビットが割当てられたワード
ラインの数によって決定される。さらにまた、領域のワ
ードラインは隣接している必要はない。領域Ｅ２Ａ〜Ｅ
２Ｄ内にはサブグループがあり、サブグループの全制御
バイトは、同時に、読出し、書込み及び消去モードでの
それらのアクセスに関して、サブグループのメモリワー
ドの同一管理モードを、決定する。

【００１７】上述した各メモリは、ただメモリ６（Ｅ２
Ａ）についてしか示されていないが、アドレス信号を受
けるアクセスデコーダ１０、及び、読出し／書込み／消
去回路１１を備えている。このメモリのメモリセル１２
は、このデコーダ及びこの回路１１に接続されたビット
ライン１３及びワードライン１４の交点に位置してい
る。

【００１８】本発明の装置は、また、マイクロプロセッ
サ１とメモリ２〜９との間に、データ、アドレス及びコ
マンド伝送用のバス１５を備えている。この伝送バス
は、入出力周辺機器１６に接続され、その管理はさらに
マイクロプロセッサ１により、或いは、外部のマイクロ
プロセッサによりなされる。

【００１９】前述したフランス特許出願に従って、集積
回路のメモリワード１７へのアクセス保護回路は、決定
テーブル１８、及び、これらのメモリワードのアドレス
をもって該テーブルをアドレスするためのアドレス回路
１９を備えている。これらのアドレスはアドレスバス１
５１によってテーブル１８に伝送される。実行されたア
ドレシングに応じて、決定テーブル１８は信号を発生
し、この信号は保護回路２０内で組合わされて保護信号
を発生する。

【００２０】本発明によると、保護すべきワード、例え
ばメモリ６のワード１７には、制御ビットのセット２１
が割当てられる。読出し回路２２によって、このワード
１７のアクセスの際（僅かにその前、僅かにその後、或
いは、普通にその期間）にこれらの制御ビットの読出し
が可能になる。読出し回路２２は、読出し信号をアドレ
ス回路２３に送出し、決定テーブル１８をこれらのワー
ドの保護モードに対応する読出しビット値に応じてアド
レスする。結局、決定テーブル１８により発生される保
護信号は、オベレーショナルコードのアドレスだけでは
なく、保護すべきワードに割当てられた制御ワードで表
される保護モードにも支配される。

【００２１】１つの例では、メモリには、ワードライン
当たり１６ワードが存在する。１５ワードは保護すべき
情報をストアするのに用いられ、１６番目のワードは制
御ビットをストアするのに当てられる。このようなメモ
リには、各ビットラインの端部に読出し／書込み／消去
増幅器が存在する。デコードのとき、データバス２４に
接続されるのは、読出しモードに選択された８セルの読
出し増幅器のみである。書込みモードや消去モードにつ
いても同様である。本発明では、制御ビットを決定テー
ブルに規則的に送る付加データバス２５が存在する。実
際には、このバス２５は８ワイヤを有している。この制
御ワードに関連する８ビットラインの読出し増幅器は、
各アクセス毎に、同一ワードラインにアクセスされた情
報ワードがどうであろうと、動作状態にされる。

【００２２】この処理方法の結果、ワードライン１４に
位置するいくつかのワードは、ワード２１に対応する同
一保護モードが与えられる。この処理方法によって、あ
る得る限りの最大の順応性とある得る限りの最小の制御
ワード用メモリ占拠との間にある有効な妥協が得られ
る。同一ライン１４に属するワードを同一保護モードを
もってまとめることは、制御ワード自体がこのワードラ
イン上に、例えば（強制されるものではないが）その端
部に、位置することと組合わされて、とりわけ巧妙な解
決法となる。後になって分かるように、メモリ６は、或
る条件で制御ワード２１の書込み（好ましくは、最終ユ
ーザが消去するのを禁じるようなもの）を行うための回
路２６を具備している。

【００２３】変形としては、要求されるテーブル１８の
構成の複雑さに依存して、前述した特許出願に示される
システムに従ってこのテーブル１８をアクセスするよう
なものを選ぶことができる。このケースにおいては、デ
コーダ１９に事前に送られデコードされた命令コードの
アドレスは、テーブル１８の入力に接続されたフリップ
フロップ２７のセットにストアされる。そして、アドレ
スバスはデコーダ２３を介してテーブル１８の他のアド
レス入力に接続される。（破線で示された）バス１５１
の接続はこの可能性を示している。このケースでは、バ
ス２５で利用可能な制御ワードのビットは、可能なサブ
テーブル２９〜３０から１つのサブテーブルを選択する
機能を有する付加デコーダ２８に送られる。これらのサ
ブテーブルは種々の保護モードを決定する機能を有す
る。実際には、全サブテーブルは、このケースでは、よ
り多数の選択入力を有する１つの同じテーブルに集積す
ることができる。

【００２４】図３は本発明による制御ワードの好適な形
式を示している。この制御ワードは１バイトから成って
いる。その２ビット、例えば、参照記号ＥＸ１，ＥＸ０
で示される最初の２ビットは、４つの状況の決定を可能
にする。これらのビットが００に等しいときは、この制
御ワードにより制御されるワードに含まれる情報がデー
タであることを意味する。これらのビットが０１，１
０，又は、１１に等しい場合は、この制御ワードにより
制御されるワードに含まれる情報が、メモリ６〜８にそ
れぞれ属する命令であることを意味する。実際には、こ
れら２ビットは、このようにして、全部で又は部分的
に、メモリ６〜９それぞれにおける命令の一般的アドレ
スを構成することができる。後者のケースにおいて、こ
れらのビットは、さらに、単一メモリ６〜９における、
前述したように種々のサイズを有する分割部の決定を可
能にする。さらにまた、これらのサイズは時間について
変化することができる。これらのビットＥＸ１，ＥＸ０
を有効な時間に所望値にプログラムすれば十分である。

【００２５】次の２ビット、例えばビットＲＤ１，ＲＤ
０は、読出しモードにおける４つのシナリオの決定を可
能にする。他のビットＷＲ１，ＷＲ０は、読出しモード
における４つのシナリオの決定を可能にする。最後に、
ビットＥＲは消去モードにおける２つのシナリオの決定
を可能にする。

【００２６】図２ａ〜２ｃは、４つの読出しシナリオ、
４つの書込みシナリオ及び２つの消去シナリオに対応す
る決定サブテーブルが信号をＯＲゲート３１〜３３にそ
れぞれ送ることを図式的に示している。これらのゲート
は、単一信号によって、計画された動作を許可したり禁
止したりする。ここで、好ましくは、本発明の集積回路
は、禁止或いは許可を表す３つの信号を発生するように
する（図１）。これらは、信号ＩＮＩＢＲＤ，ＩＮＩＢ
ＷＲ，ＩＮＩＢＥＲである。誤使用を避けるために、こ
れらの信号ＩＮＩＢＲＤ，ＩＮＩＢＷＲ，ＩＮＩＢＥＲ
は、直接接続によってこれらによって制御される集積回
路要素に送るようにする。これらの信号は、マイクロプ
ロセッサ１によって処理されたり、阻止されたりするこ
とがなくなる。

【００２７】図４ａ〜４ｃは、読出し、書込み及び消去
のシナリオをマトリクス形式でそれぞれ図式的に示して
いる。図４ａは読出しシナリオ１を示す。最上の行に
は、ソースとして、命令コードの可能な原因位置が示さ
れる。垂直方向に、マトリクスは、デスティネーション
点として、データがストアされ且つソースから動作（シ
ナリオに適した読出し動作）を受ける余地があるメモリ
を示している。マトリクスの行及び列が交差する箇所に
は、所望の結果が示される。交差箇所に十字形（×）が
存在することは動作が許可されていることを意味する。
十字形の不存在は動作が禁止されていることを意味す
る。それで、メモリＲＯＭ１からの読出し命令（関係す
るシナリオが読出しシナリオであるから）は、メモリＲ
ＯＭ１自体の内容に基づいて実行される。これはシステ
ムが作動可能となるようにするためと理解することがで
きる。同様に、ＲＯＭ１からの読出し命令は、システム
タイプの命令であり、メモリＲＯＭ２，ＲＡＭ１，ＲＡ
Ｍ２，…，Ｅ２Ｄすべてに適用可能である。

【００２８】これに対して、関係するメモリがメモリＲ
ＯＭ２（第２列）であると、その読出し命令はメモリＲ
ＯＭ１の内容に適用可能ではないとすることができる。
１つのアプリケーションをもって集積回路のオペレーテ
ィングシステムを読出すことはできないのである。以下
同様である。メモリＥ２Ａではない別のメモリＥ２Ｂ，
Ｅ２Ｃ，Ｅ２Ｄに対して、読出しを許可するメモリＥ２
Ｂからの命令は、とりわけ強調されている。このセット
は保護シナリオを構成する。上述してきたことに従っ
て、提示されたシナリオに関するランクに応じて任意の
可能性を示す３つの別の保護シナリオを定義することが
できる。

【００２９】図４ｂは書込みに関する同様の要素を示
す。至って当然のことながら、ＲＯＭタイプのメモリに
は書込みができない。列Ｅ２Ａの意味は領域Ｅ２Ａから
の命令によって、先ず、ランダムアクセスメモリＲＡＭ
１又は中央ランダムアクセスメモリＲＡＭ２に書込みを
行い、マイクロプセッサに、次のサイクルにおいて、こ
のようにしてロードされた命令をその中央メモリにて実
行させるようにすることができる。しかしまた、システ
ムは新しいアプリケーションを集積回路のプログラムメ
モリに投入する処理を行っているので、プログラム、従
って、メモリＥ２Ａ自体又はメモリＥ２Ｄに書込みを行
うことが要求される。メモリＥ２Ａに書込みを行うこと
が要求されるときは、関連する制御ワードの中で適切な
ビットＥＸ１，ＥＸ０，ＷＲ１，ＷＲ０を含むメモリ内
のメモリワードを選択する必要がある。そしてまた、４
つの可能な書込みシナリオが得られる。

【００３０】図４ｃは、実際に各メモリ６〜８が自身の
ワードのみを消去することができる消去シナリオを示
す。メモリＥ２Ｄのメモリワードは、メモリＲＯＭ１，
ＲＯＭ２，ＲＡＭ２からの命令によってのみ消去可能に
なる。

【００３１】図５ａは、特に、図４ａにおいて枠で囲ん
だ領域に関係する部分に対する決定テーブル１８を実現
する手段を示す。動作は次のとおりである。メモリ２〜
９の任意の１つから得られた命令のアドレスは、デコー
ダ１９を介して回路１８の入力側にあるフリップフロッ
プ２７のセットに供給される。簡単化のため、ソースメ
モリのタイプによって可能な単一アドレスがあるものと
する。しかしながら、デコーダ１９には、可能なアドレ
スビットが存在するのと同数のラインを備えることがで
きる。デコーダ１９から、従ってフリップフロップ２７
のセットからは、テーブル１８の入力側に、関係する命
令の出所を表す１組のソース信号が発生される。実際に
は、フリップフロップ２７のセットの出力のたった１つ
が作動的な状態、例えば５ボルトで正論理の状態にな
り、他の入力は状態０になる。

【００３２】次の又は以前のサイクルにおいて、或い
は、同時に、アドレスバスはメモリ２〜９の１つのデゴ
ーダによってワード１７を選択する。簡単化のため、こ
のワードは、マイクロプロセッサ１に接続された制御バ
スで受けた読出し指令ＬＥＣを基礎にして読出されるも
のとする。読出し防止とは、読出されたワードがデータ
バス２４上に伝送されないようにすることであるとす
る。読出し指令ＬＥＣは、同時に、読出し回路２２を作
動してメモリワード１７に割当てられた制御ワード２１
を読出すようにする。この読出し回路２２は、デコーダ
２３に結合され、被読出信号ＲＤ１，ＲＤ０を発生す
る。デコーダ２３では、インバータによって、信号ＲＤ
１，ＲＤ０を信号ＲＤ１，ＮＲＤ１；ＲＤ０，ＮＲＤ０
にそれぞれ変換することが可能である。これらの４つの
信号は、それから、デコーダ２３に対応する決定テーブ
ル１８の入力に供給される。これらの信号は図５ではデ
スティネーション信号と呼ばれる。

【００３３】図５に示された回路は、１組の列接続体が
１組の行接続体に交差して構成されている。これらの行
及び列が交差する点には、それぞれ、十字形（×）及び
円形（○）が示されている。十字形はトランジスタを表
し、図５ｂでは、一方で論理的表示を、他方で基板上に
拡散領域をもつ実際的表示がなされている。これらのト
ランジスタのドレイン３４及びソース３５は、導通チャ
ネル３６とともに、列リンクの電気的接続を行う。例え
ば、上流リンク３７は列の上端に向かって接続され、一
方、他のリンク３８は下端に向かって接続される。小円
形がある箇所では接続が永久的である。ここには、トラ
ンジスタ導通チャネルがなく、トランジスタのドレイン
及びソースがミックスされている。図５ｃに示されるよ
うな構造がこれらの円形の箇所に存在する。このような
構造は、かさ上げ状制御ゲート３９のマスクによる旧来
の製作が適用されない箇所に、集積回路のソースおよび
ドレインの領域が設けられる場合に得られる。実在する
ゲート３９は、集積回路上でそれらを渡る接続線で結合
される。図５ａに示される垂直接続体４０は、また、ア
ースＶＳＳに対するノードに結合される。この接続体
は、特に、図５ｂのタイプであって、アドレスＥ２Ａの
活性化に起因する信号によって制御されるトランジスタ
４８、及び、それぞれ作動的な信号ＮＲＤ１，ＮＲＤ０
を受けるトランジスタを通る。

【００３４】実際には、これら２つの作動的な信号は、
ビットＲＤ１，ＲＤ０が０，０であることを意味し、こ
れらは第１シナリオを定義する。換言すれば、制御ワー
ドにより保護されるワードは、読出し保護モードとして
第１シナリオを選ぶのである。

【００３５】同様の条件でノードＡとアースＶＳＳとの
間に接続された列接続体４１は、メモリアドレスＥ２Ｂ
に向かい合っているトランジスタを有している。同様
に、列接続体４２は、メモリアドレスＥ２Ｃに向かい合
っているトランジスタを有している。このことは、この
ような状態を保っている場合には、シナリオ１により保
護することができるワードはそれぞれメモリＥ２Ａ，Ｅ
２Ｂ，Ｅ２Ｃからの命令によってしか読出すことができ
ないことを意味する。しかし、このシナリオはより十分
である。特に、同一のシナリオには、関係するソースに
向かい合っているトランジスタを含む同一タイプのいく
つかの列接続体が付加される。付加される列接続体は可
能なソースと同数になる。

【００３６】決定テーブル１８の読出し回路２０は、一
例として、ドレインとソースによって集積回路供給電位
ＶＣＣとノードＡとの間に接続されるＰ形トランジスタ
４３を含んでいる。このトランジスタ４３は、常時消費
するのを回避するために、同期化信号ＳＹＮによって時
々制御される。ノードＡは、さらに、インバータ４４に
接続され、このインバータの出力は、第１に禁止信号Ｉ
ＮＩＢＲＤを生じ、第２にＰ形トランジスタ４５の制御
ゲートに接続される。トランジスタ４５はドレインとソ
ースによってＶＣＣとインバータ４４の入力との間に接
続される。

【００３７】テーブル１８は次のように作動する。信号
ＮＲＤ１，ＮＲＤ０が１であり、且つ、メモリアドレス
Ｅ２Ａ〜Ｅ２Ｃの１つがデコードされたとき、通路４０
〜４２の１つがノードＡをアースに短絡する。このよう
な条件においては、トランジスタ４３は高抵抗状態であ
るので、ノードＡの通流電流及び電位が降下する。信号
ＩＮＩＢＲＤは１に立上がる。読出しが許可される。こ
れに対して、接続体４０〜４２のいずれもがＡとアース
との間に通路を成立させないときは、ノードＡが高レベ
ルになり信号ＩＮＩＢＲＤは０に等しくなる。そこで、
読出しの権利がなくなる。

【００３８】シテリオ１は、所望箇所に適合したトラン
ジスタ構成をもつ補完的なセットにより完全なものにな
る。シナリオ２に対応する読出し回路は、それぞれ０，
１に等しい信号ＲＤ１，ＲＤ０のために規定されてお
り、同じタイプのものである。シナリオ１に対比される
その制限的特徴は、この回路に、ソース部分について通
路４１と同一である点Ａとアースとの間のリンク通路４
６、及び、同様の条件については通路４２と同一である
通路４７を備えることによって具体化される。そのかわ
り、通路４０と同一の通路はない。この制限的特徴は、
それ故、より少数の接続体によって具体化され、そし
て、実在する接続体のために、階層的により高いランク
のシナリオと同一の形態によって具体化される。もちろ
ん、この種の階層的モードを選ぶ必要はないが、安全性
のためにその有用性は理解されるべきである。それぞれ
１０，１１に等しい信号ＲＤ１，ＲＤ０によって制御さ
れるシナリオ３，４に関しては、同様の推論が適用され
る。ＯＲゲート３１は全シナリオに対してたった１つの
ノードＡを設けることによって簡単に実現される。

【００３９】読出しモードについてこのように示された
シナリオ１は、書込みのケースに、或いは、消去のケー
スにさえ、転換可能である。信号ＲＤの入力を信号ＷＲ
の入力又は信号ＥＲの入力に置換するだけで十分であ
る。読出しを禁止する必要がある場合は、信号ＩＮＩＢ
ＲＤは、全く簡単に、読出し回路１１からデータバス２
４への接続の確認用入力に直接供給することになる。

【００４０】変形ケースにおける決定テーブル１８の作
動は、この決定テーブルに、例えば、ソース情報とデス
ティネーション情報との中間位置に、アクセスされるべ
きメモリワードのメモリ２〜９上のアドレスに関する接
続ラインを導入するために、これを修正するに至らせ
る。このような水平接続体が４０，４１，４６，４７の
ような垂直接続体に交差するところには、図５ｂのもの
と同様のトランジスタが設けられたり設けられなかった
りする。

【００４１】既述の説明では、それでも、図５ａにおけ
る決定テーブル１８の行Ｅ２Ａ〜Ｅ２Ｃは、制御ワード
のビットＥＸ０，ＥＸ１のデコード値に対応する信号を
受ける。この２ビットＥＸ０，ＥＸ１のデコード値に対
して、次の処理が行われる。メモリ６〜９の或るワード
がアドレスされる。制御ワードの２ビットＥＸ０，ＥＸ
１が００であれば、データが存在し、それから、保護モ
ードを決定するために他のビットＲＤ１，ＲＤ０，ＷＲ
１，ＷＲ０，ＥＲがデコーダ２３に送られる。制御ワー
ドの２ビットＥＸ０，ＥＸ１が０１，１０，１１であれ
ば、これらがデコーダ１９に送られる。次のサイクルで
は、これらの翻訳がフリップフロップ２７のセットに導
入され、同時に、保護されるべき次のワード（通常はデ
ータ）の制御ビットがデコーダ２３に到達するが、この
ワードには、あらゆるケースにおいて、前のサイクルで
読出された命令が適用されなければならない。図５ａ
は、このケースでは、これら２ビットＥＸ０，ＥＸ１を
運ぶためのバス２５からデコーダ１９へのリンク４８を
示している。前のサイクルで読出された命令コードが適
用されなければならないワードがメモリＥ２Ａ〜Ｅ２Ｃ
のワードであれば（これは、このワードが、原則とし
て、命令のオペレーショナルコード自体であることを意
味している）、このワードは、それに割当てられた制御
ワードに従属する保護モードに応じて、読出し、書込み
又は消去を行うことができる。

【００４２】制御ワード自体の修正のためには、書込み
回路２６が決定テーブル１８により発生される書込み禁
止信号ＩＮＩＢＷＲによって駆動される。このように、
制御ワード自体を修正することは容易である。制御ワー
ドを消去するのは不可能であるから、それ自体で、これ
らのビットがただ１つの状態、即ちプログラムされる状
態に向かってのみ進行することができるようにする。こ
のようにして、前述した寛容性ある不可逆的進行が達成
される。しかしながら、このような機能は、特に、発行
元により行われるプログラミングのために、断念すべき
である。このケースでは、回路２６に消去回路が備えら
れる。

【図面の簡単な説明】

【図１】 本発明による保護装置を示す図。

【図２】 本発明に可能な種々のタイプのシナリオを図
式的に示す図。

【図３】 バイト形式での制御ワードの好適例を表す
図。

【図４】 使用可能なシナリオの詳細例を示す図。

【図５】 本発明の決定テーブルの実際的製作様式を示
す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラン スゥルジャン フランス国 13100 エク サン プロヴ ァンスシュマン ドュ ベルヴェデール 10

Claims (9)

【特許請求の範囲】
1. 【請求項１】 マイクロプロセッサ、 メモリワードを含むワードメモリのセット、 マイクロプロセッサとこれらのメモリとの間でデータと
   アドレスとコマンドとを伝送するためのバス、及び、 決定テーブルと、前記メモリワードのアドレスに従って
   このテーブルをアドレスするための回路と、このテーブ
   ルの読出し内容に応じて保護信号を発生するための回路
   とを備え、前記メモリワードへのアクセスを保護するた
   めの回路を具備するマイクロプロセッサに基礎をおいた
   集積回路のメモリワードへのアクセスの保護装置におい
   て、 保護すべきワードを割当てる制御ビットのセット、 前記メモリワードの読出し時にこれらの制御ビットを読
   出すための回路、及び、 読出されたビット値に応じて前記決定テーブルをアドレ
   スするための回路を具備することを特徴とする保護装
   置。
2. 【請求項２】 前記メモリはビットラインおよびワード
   ラインを備え、ワードに割当てられる制御ビットは、保
   護されるべきワードのメモリセルと同一のワードライン
   に配置されたメモリセルに記憶されていることを特徴と
   する請求項１に記載の保護装置。
3. 【請求項３】 前記メモリはビットラインおよびワード
   ラインを備え、 前記同一ワードライン上に位置する数ワードが、同一の
   制御ビットのセットにより決定されたモードに従ってア
   クセス保護されることを特徴とする請求項１〜２のいず
   れか１項に記載の保護装置。
4. 【請求項４】 前記決定テーブルは、それぞれ読出し、
   書込み及び消去保護信号を発生する３つのサブテーブル
   を備えることを特徴とする請求項１〜３のいずれか１項
   に記載の保護装置。
5. 【請求項５】 前記テーブルをアドレスするための回路
   は、第１ワードのアドレス、第２ワードのアドレス及び
   前記制御ビットを受けるための回路を備えることを特徴
   とする請求項１〜４のいずれか１項に記載の保護装置。
6. 【請求項６】 保護すべきワードを含む前記メモリのセ
   ットは、通常技術に基礎をおいたメモリワードのブロッ
   クの形式で作成されており、 前記決定テーブルをアドレスするのに用いられるワード
   アドレスは、保護されるべき、そして、アクセスされる
   べきワードに割当てられた制御ワードのビットから成る
   ことを特徴とする請求項１〜５のいずれか１項に記載の
   保護装置。から成ることを特徴とする保護装置。
7. 【請求項７】 前記メモリのセットは、前記集積回路上
   に物理的に区分されたメモリブロックに分割され、 前記決定テーブルをアドレスするのに用いられるワード
   アドレスは、これらのメモリブロックのアドレスビット
   によって構成されることを特徴とする請求項１〜６のい
   ずれか１項に記載の保護装置。
8. 【請求項８】 前記制御ビットは、読出し、書込み及び
   消去がなされる機能をもつ保護すべきワードの命令文
   字、又は、これらの制御ビット自体の修正可能文字に対
   応するビットから成ることを特徴とする請求項１〜７の
   いずれか１項に記載の保護装置。
9. 【請求項９】 前記メモリは、前記保護信号によりその
   動作が条件付けされた制御ビットの修正を行う回路を備
   えていることを特徴とする請求項１〜８のいずれか１項
   に記載の保護装置。