JPH0824267B2 - Data processing device - Google Patents
Data processing deviceInfo
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- JPH0824267B2 JPH0824267B2 JP59206618A JP20661884A JPH0824267B2 JP H0824267 B2 JPH0824267 B2 JP H0824267B2 JP 59206618 A JP59206618 A JP 59206618A JP 20661884 A JP20661884 A JP 20661884A JP H0824267 B2 JPH0824267 B2 JP H0824267B2
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- processing
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Description
【発明の詳細な説明】 技術分野 本発明はディジタル・アナログ変換処理とは異なる処
理とディジタル・アナログ変換処理とを行うデータ処理
装置に関する。Description: TECHNICAL FIELD The present invention relates to a data processing device that performs processing different from digital-analog conversion processing and digital-analog conversion processing.
従来技術 従来のディジタル・アナログ変換（以下D/A変換と称
す）装置は、パルス幅や周期の異なる複数種のパルス列
をハード的な論理ゲート回路によって発生させ、入力し
たディジタルデータに対応したパルス列のパルスを論理
ゲート回路によって選択することによって、ディジタル
データに応じたデューティー比へのパルス列を得て、こ
れをアナログ値に変換していた。2. Description of the Related Art Conventional digital-analog conversion (hereinafter referred to as D / A conversion) devices generate multiple types of pulse trains with different pulse widths and periods by a hardware logic gate circuit, and generate pulse trains corresponding to input digital data. By selecting a pulse by a logic gate circuit, a pulse train having a duty ratio according to digital data is obtained and converted into an analog value.
しかし、このようなD/A変換装置はD/A変換専用の装置
であるため、D/A変換処理とは異なる処理とD/A変換処理
を行うことのできる装置を構成する場合には、データ処
理装置とD/A変換装置を別々に購入して組み込まなけれ
ばならず、装置がコスト高になってしまうという問題が
あった。However, since such a D / A conversion device is a device dedicated to D / A conversion, when configuring a device capable of performing processing different from the D / A conversion processing and D / A conversion processing, The data processing device and the D / A conversion device have to be separately purchased and installed, which causes a problem of high cost of the device.
目的 本発明は、上記点に鑑みてなされたもので、ディジタ
ル・アナログ変換処理とは異なる処理とディジタル・ア
ナログ変換処理を行うことが可能なデータ処理装置を低
コストで提供することを目的とする。The present invention has been made in view of the above points, and an object of the present invention is to provide a data processing device capable of performing processing different from digital-analog conversion processing and digital-analog conversion processing at low cost. .
実施例 以下図面を参照して本発明を詳細に説明する。The present invention will be described in detail below with reference to the drawings.
第１図は本発明の実施例を概念的に示す図である。デ
イジタルコンピユータ１のソフトタイマ処理により得ら
れる所定の時間を最小基本時間としてｎ個の重み付き波
形を波形生成手段により生成し、スイツチ入力手段４、
通信手段６等により得られたｎビツトのデイジタルデー
タに応じて波形選択手段８、波形合成手段９により前記
波形の中から特定のものを選択合成し、これによつて得
られたデイジタルパターンをフイルタ手段10に入力しア
ナログ値を得るものである。FIG. 1 is a diagram conceptually showing an embodiment of the present invention. With the predetermined basic time obtained by the soft timer processing of the digital computer 1 as the minimum basic time, n weighted waveforms are generated by the waveform generating means, and the switch input means 4,
In accordance with the n-bit digital data obtained by the communication means 6 or the like, a waveform selecting means 8 and a waveform synthesizing means 9 selectively synthesize a particular one of the waveforms, and the digital pattern thus obtained is filtered. It is input to the means 10 to obtain an analog value.
第２図は本発明を実施するための制御回路を示すブロ
ツク図である。100は第３図に示す如き各種パルス波形
を出力するデイジタルコンピユータ（以下MPUと称す）
でROM,RAM等の内蔵した周知のマイクロコンピユータを
中心に構成される。104は種々のデータを入力するため
のスイツチ、105は種々のデータを表示する表示器、106
はMPU 100と通信を行つてD/A変換用データをMPU 100に
送信するデイジタルコンピユータ、110−1,110−２はMP
U 100から出力されるデイジタルデータをアナログデー
タに変換するためのフイルタであり、それぞれ抵抗R1,
コンデンサC1,及び抵抗R2,コンデンサC2より構成されて
いる。FIG. 2 is a block diagram showing a control circuit for carrying out the present invention. 100 is a digital computer (hereinafter referred to as MPU) that outputs various pulse waveforms as shown in FIG.
It consists mainly of a well-known microcomputer with built-in ROM, RAM, etc. 104 is a switch for inputting various data, 105 is a display for displaying various data, 106
Is a digital computer that communicates with the MPU 100 and sends D / A conversion data to the MPU 100. 110-1 and 110-2 are MPs.
A filter for converting the digital data output from the U 100 into analog data, resistors R 1,
It is composed of a capacitor C 1 , a resistor R 2 , and a capacitor C 2 .
ここで４ビツトのデータをD/A変換する場合を例にと
り説明する。Here, the case of D / A converting 4-bit data will be described as an example.
第３図において、波形１はハイレベル（Ｈ）とロウレ
ベル（Ｌ）の比が1:1の信号で、フイルタ110−１又は11
0−２を通過することにより1/2の直流値が得られる。波
形２はＨレベルとＬレベルの比が1:3の信号で、フイル
タ110−１又は110−２を通過することにより1/4のアナ
ログ値が得られる。波形３はＨレベルとＬレベルの比が
1:7の信号で、フイルタ110−１又は110−２を通過する
ことにより1/3のアナログ値が得られる。又波形４はＨ
レベルとＬレベルの比が1:15の信号で、フイルタ110−
１又は110−２を通過することにより1/16の直流値が得
られる。これらの信号波形をD/A変換用のデイジタルデ
ータの各ビツトに対応させる。In FIG. 3, a waveform 1 is a signal having a ratio of high level (H) and low level (L) of 1: 1.
A DC value of 1/2 is obtained by passing through 0-2. The waveform 2 is a signal in which the ratio of the H level and the L level is 1: 3, and an analog value of 1/4 is obtained by passing through the filter 110-1 or 110-2. Waveform 3 has a ratio of H level to L level
With a signal of 1: 7, a 1/3 analog value can be obtained by passing through the filter 110-1 or 110-2. Waveform 4 is H
The signal with the ratio of the level to the L level is 1:15.
A DC value of 1/16 is obtained by passing through 1 or 110-2. These signal waveforms are made to correspond to each bit of digital data for D / A conversion.
即ち、MPU 100のRAM内の所定の領域に格納されたD/A
変換用デイジタルデータの最上位ビツト３により波形１
を、ビツト２により波形２を、ビツト１により波形３
を、最下位ビツト０により波形４を生成することによ
り、各ビツトに応じて直流値が対応し、合成することに
より16段階のアナログ値を得ることができる。That is, the D / A stored in a predetermined area in the RAM of MPU 100.
Waveform 1 by the highest bit 3 of digital data for conversion
Waveform 2 with bit 2 and waveform 3 with bit 1
By generating the waveform 4 with the least significant bit 0, the DC value corresponds to each bit, and by combining, a 16-step analog value can be obtained.
例えばデイジタルデータが1010の場合、第４図（１）
に示す如くデイジタルデータのビツト３とビツト１に対
応した波形１と波形３を合成したデイジタルパターンを
生成することにより、10/16のアナログ値を得ることが
できる。For example, if the digital data is 1010, Fig. 4 (1)
An analog value of 10/16 can be obtained by generating a digital pattern in which the bit 3 of the digital data and the waveform 1 and the waveform 3 corresponding to the bit 1 are synthesized as shown in FIG.
又、デイジタルデータが0110の場合、第４図（２）に
示す如くビツト2,3に対応した波形2,3を合成したデイジ
タルパターンを生成することにより6/16のアナログ値を
得ることができる。When the digital data is 0110, an analog value of 6/16 can be obtained by generating a digital pattern in which the waveforms 2 and 3 corresponding to the bits 2 and 3 are combined as shown in FIG. 4 (2). .
次に第６〜８図のフローチヤートを用いて説明する。
まずステツプ１（S1）において、スイツチ104からのデ
ータを入力処理する。ステツプ２（S2）では所定の時間
になるまでの残りの時間をアキユムレータにセツトし、
ステツプ３（S3）において第８図を詳細に示すソフトタ
イマサブルーチンへ進み、残りの時間をカウントする。
ステツプ４（S4）では第７図に詳細を示すD/A変換処理
を行ない出力する。ステツプ５（S5）では表示器105に
表示データを出力する。ステツプ６（S6）では所定の時
間になるまでの残りの時間をアキユムレータにセツト
し、ステツプ７（S7）においてソフトタイマサブルーチ
ンへ進み、残りの時間をカウントする。ステツプ８（S
8）ではD/A変換処理を行ない出力する。ステツプ９（S
9）ではコンピユータ106と通信を行ない、D/A変換する
ためのデータを得て、前記RAMの所定領域にセツトす
る。ステツプ10（S10）では所定の時間になるまでの残
りの時間をアキユムレータにセツトし、ステツプ11（S1
0）においてソフトタイマサブルーチンへ進み、残りの
時間をカウントする。ステツプ12（S12）ではD/A変換処
理を行ない、D/A値を出力処理し、S1へ進む。Next, description will be made using the flow charts of FIGS.
First, in step 1 (S1), the data from the switch 104 is input. At step 2 (S2), the remaining time until the predetermined time is reached is set in the accumulator,
At step 3 (S3), the process proceeds to the soft timer subroutine shown in FIG. 8 in detail, and the remaining time is counted.
In step 4 (S4), the D / A conversion processing shown in detail in FIG. 7 is performed and output. In step 5 (S5), the display data is output to the display 105. At step 6 (S6), the remaining time until the predetermined time is reached is set in the accumulator, and at step 7 (S7), the process proceeds to the soft timer subroutine to count the remaining time. Step 8 (S
In 8), D / A conversion processing is performed and output. Step 9 (S
In 9), communication is performed with the computer 106 to obtain data for D / A conversion, and the data is set in a predetermined area of the RAM. In step 10 (S10), the remaining time until the predetermined time is reached is set in the accumulator, and step 11 (S1
In 0), the process proceeds to the soft timer subroutine and the remaining time is counted. In step 12 (S12), the D / A conversion process is performed, the D / A value is output, and the process proceeds to S1.
次にD/A変換処理について第７図を用いて詳細に説明
する。まずステツプ20（S20）において、前記RAMの所定
領域に設定された出力用レジスタP1Rの内容をポート１
（P1）に出力する。また出力用レジスタP2Rの内容をポ
ート２（P2）に出力する。ステツプ21（S21）におい
て、前記RAM内に設定されたD/A用カウンタ（DAC）の内
容をインクリメントする。DACの内容をアキユムレータ
にロードする。ステツプ22（S22）では前記RAM内に設定
されたメモリ（M1）に1000バイナリ値をセツトする。ス
テツプ23（S23）ではキヤリーフラグをリセツトし、ア
キユムレータの内容を右にシフトする。そしてアキユム
レータの内容の最下位ビツトはキヤリーに移す。キヤリ
ーの内容はアキユムレータの最上位ビツトにセツトされ
る。ステツプ24（S24）ではキヤリーフラグがセツトさ
れているか否かを判定し、キヤリーフラグがあればM1の
内容をアキュムレータにロードしてステツプ27（S27）
へ進む。キヤリーフラグがなければステツプ25（S25）
へ進む。S25ではキヤリーフラグをリセツトし、メモリM
1の内容を右にシフトする。M1の内容の最下位ビツトは
キヤリーに移す。キヤリーの内容はM1の最上位ビツトに
セツトする。ステツプ26（S26）ではキヤリーフラグが
セツトされているか否かを判定し、キヤリーがあればス
テツプ30（S30）へ進み、キヤリーがなければステツプ2
3（S23）へ進む。ステツプ27（S27）では、キヤリーフ
ラグをリセツトし、アキュムレータの内容を右にシフト
する。アキュムレータの内容の最下位ビツトはキヤリー
に移す。キヤリーの内容アキュムレータの最上位にセツ
トする。ステツプ28（S28）ではキヤリーフラグがセツ
トされているが否かを判定し、キヤリーがあればS30へ
進む。キヤリーがなければステツプ29（S29）へ進む。S
29はS23,S24の処理する時間と同じ時間だけ何も処理せ
ず（ノーオペレーシヨン）遅延するステツプである。Next, the D / A conversion process will be described in detail with reference to FIG. First, in step 20 (S20), the contents of the output register P1R set in the predetermined area of the RAM are set in the port 1
Output to (P1). It also outputs the contents of the output register P2R to port 2 (P2). In step 21 (S21), the content of the D / A counter (DAC) set in the RAM is incremented. Load the contents of the DAC into the accumulator. In step 22 (S22), 1000 binary values are set in the memory (M1) set in the RAM. In step 23 (S23), the carry flag is reset and the contents of the accumulator are shifted to the right. Then, the lowest bit of the contents of Aki Umrator is moved to the carrier. The contents of the carrier are set in the highest bit of the accumulator. In step 24 (S24), it is determined whether or not the carry flag is set, and if there is the carry flag, the contents of M1 are loaded into the accumulator and step 27 (S27).
Go to. If there is no carrier flag, step 25 (S25)
Go to. In S25, the carrier flag is reset and the memory M
Shift the contents of 1 to the right. The lowest bit of the contents of M1 is moved to the carrier. The contents of the carrier are set in the highest bit of M1. In step 26 (S26), it is determined whether or not the carrier flag is set. If there is a carrier, proceed to step 30 (S30). If there is no carrier, step 2
Go to 3 (S23). In step 27 (S27), the carry flag is reset and the contents of the accumulator are shifted to the right. The lowest bit of the contents of the accumulator is moved to the carrier. Contents of the carrier Set to the top of the accumulator. In step 28 (S28), it is determined whether or not the carrier flag is set, and if there is a carrier, the process proceeds to S30. If there is no carrier, proceed to step 29 (S29). S
Reference numeral 29 is a step in which nothing is processed (no operation) and the delay is the same as the processing time in S23 and S24.
S21からS29までのフローは、S30に至る処理時間をど
の処理過程を経由しても一定となる用プログラムされて
いる。またカウンタ（DAC）の値から第５図に示すM1の
値を得て、カウンタ（DAC）のインクリメント動作によ
るM1のデータを生成する時系列は第３図の各波形に対応
する。The flow from S21 to S29 is programmed so that the processing time up to S30 is constant regardless of which processing process. The time series of obtaining the value of M1 shown in FIG. 5 from the value of the counter (DAC) and generating the data of M1 by the increment operation of the counter (DAC) corresponds to each waveform of FIG.
S30ではM1のデータとポート１に出力するD/A変換デー
タ（DAD1）との間でANDを取り、その結果の値が０のと
きステツプ32（S32）へ進み、０でなければステツプ31
（S31）へ進む。S31では出力ポート（P1）に出力するデ
ータを確保するレジスタ（P1R）の内容をセツトする。
またS32ではレジスタ（P1R）の内容をリセツトする。In S30, the M1 data and the D / A conversion data (DAD1) output to port 1 are ANDed, and if the resulting value is 0, proceed to step 32 (S32). If not 0, step 31
Proceed to (S31). In S31, the contents of the register (P1R) that secures the data to be output to the output port (P1) are set.
In S32, the contents of the register (P1R) are reset.
ステツプ33（S33）ではM1のデータとポート２に出力
するD/A変換データ（DAD2）との間でANDを取り、その結
果の値が０のときステツプ35（S35）へ進み、０でなけ
ればステツプ34（S34）へ進む。S34では出力ポート（P
2）に出力するデータを確保するレジスタ（P2R）の内容
をセツトする。またS35ではレジスタ（P2R）の内容をリ
セツトする。In step 33 (S33), the M1 data and the D / A converted data (DAD2) output to port 2 are ANDed, and when the result is 0, the operation proceeds to step 35 (S35), which must be 0. If so, proceed to step 34 (S34). Output port (P
2) Set the contents of the register (P2R) that secures the data to be output to. In S35, the contents of the register (P2R) are reset.
S30からS35までのフローはD/Aの変換データの各ビツ
トに対し、第３図に示す各波形を出力するか否かを判定
し、判定結果に応じて各波形のうちの所定のものを合成
するものである。The flow from S30 to S35 determines whether or not to output each waveform shown in FIG. 3 for each bit of the D / A conversion data, and according to the determination result, a predetermined one of the waveforms is selected. It is a composition.
またD/A変換のサブルーチンは、どの処理過程を経由
しても、処理時間が一定となるようにプログラムしてい
る。In addition, the D / A conversion subroutine is programmed so that the processing time is constant regardless of the processing process.
次にソフトタイマ処理を第８図を用いて詳細に説明す
る。Next, the soft timer process will be described in detail with reference to FIG.
ステツプ41（S41）においてアキユムレータの値をデ
イクレメントし、ステツプ42（S42）においてアキユム
レータの値が０でなければS41へ進み、アキユムレータ
の値が０ならば処理を終る。In step 41 (S41), the value of the accumulator is decremented, and if the value of the accumulator is not 0 in step 42 (S42), the process proceeds to S41, and if the value of the accumulator is 0, the process is ended.
以上の処理により、一定の時間ごとにD/Aサブルーチ
ンがコールされ、パルス幅ｔの時間を一定にする。Through the above processing, the D / A subroutine is called at regular intervals to make the pulse width t constant.
この処理において、D/Aサブルーチンがコールされる
ごとにカウンタ（DAC）の値が１カウントづつカウント
サレ、D/Aの出力波形は合成波形として時系列的に生成
することができる。In this processing, each time the D / A subroutine is called, the value of the counter (DAC) is counted by one, and the output waveform of the D / A can be generated in time series as a composite waveform.
例えば、ディジタルコンピュータ106から入力された
ディジタルデータが1010の場合について説明する。ステ
ップS1〜３の処理を行った後、ステップS4で１回目のD/
Aサブルーチンが実行されると、ステップS20〜S29の処
理によりDACが0001、M1が1000となる。そして、ステッ
プS30でディジタルデータとM1とのANDをとる。すなわ
ち、1010AND1000＝1000≠０となり、ステップS31でポー
ト１の出力用レジスタをセットする。For example, a case where the digital data input from the digital computer 106 is 1010 will be described. After performing the processing of steps S1 to S3, the first D /
When the A subroutine is executed, the DAC becomes 0001 and M1 becomes 1000 by the processes of steps S20 to S29. Then, in step S30, the digital data is ANDed with M1. That is, 1010AND1000 = 1000 ≠ 0, and the output register of port 1 is set in step S31.
次に、D/Aサブルーチンを抜け、ステップS5〜７の処
理を行った後、ステップS8で２回目のD/Aサブルーチン
が実行されると、ステップS20〜S29の処理によりDACが0
010、M1が0100となる。そして、ステップS30でディジタ
ルデータとM1とのANDをとる。すなわち、1010AND0100＝
0000＝０となり、ステップS32でポート１の出力用レジ
スタをリセットする。Next, after exiting the D / A subroutine and performing the processing of steps S5 to 7, when the second D / A subroutine is executed in step S8, the DAC is set to 0 by the processing of steps S20 to S29.
010, M1 becomes 0100. Then, in step S30, the digital data is ANDed with M1. That is, 1010AND0100 =
0000 = 0, and the output register of port 1 is reset in step S32.
次に、D/Aサブルーチンを抜け、ステップS9〜11の処
理を行った後、ステップS12で３回目のD/Aサブルーチン
が実行させる。これらの処理を実行していくことによ
り、ポート１からは第４図（１）に示されるパルス波形
が出力される。Next, after exiting the D / A subroutine and performing the processing of steps S9 to 11, the third D / A subroutine is executed in step S12. By executing these processes, the pulse waveform shown in FIG. 4 (1) is output from the port 1.
この様に生成された合成波形は、フイルタ110−1,110
−２に入力された前述の如くアナログ値に変換される。The synthesized waveform generated in this way is filtered by filters 110-1, 110.
-2 is input and converted into an analog value as described above.
このアナログ値は、例えば複写機等の画像形成装置に
おいては帯電量、露光量等のプロセス量の調整に用いら
れるものである。This analog value is used for adjusting the process amount such as the charge amount and the exposure amount in an image forming apparatus such as a copying machine.
尚、本実施例ではD/A変換用データを他のデイジタル
コンピユータとの通信により得たが、これに限るもので
なく例えばキー入力等により得る構成であつてもよい。In this embodiment, the D / A conversion data is obtained by communication with another digital computer, but the present invention is not limited to this, and may be obtained by key input or the like.
又、MPUにより生成される各種パルス波形は反転して
いてもよいことは言う迄もない。Needless to say, various pulse waveforms generated by the MPU may be inverted.
又、M1＝0000に対する状態はＨレベルでもＬレベルで
もよい。The state for M 1 = 0000 may be H level or L level.
又、D/A変換のデータのビツト数は何ビツトであつて
もよい。The number of bits of D / A conversion data may be any number.
効果 以上説明したように、本発明によれば、Ｎビットのデ
ィジタルデータを入力するためのステップと、あるビッ
トが他のビットと異なる値を持つＮビットの比較データ
を毎回異なる内容でセットするステップと、入力された
ディジタルデータの各ビットの値とセットされた比較デ
ータの各ビットの値をそれぞれ比較するステップと、比
較した結果、少なくとも１対のビットの値が前記の異な
る値と一致する場合はパルス信号をセットし、いずれの
対のビットの値も一致しない場合はパルス信号をリセッ
トするステップと、からなるディジタル・アナログ変換
用の第１のプログラムと、ディジタル・アナログ変換処
理とは異なる第２のプログラムと、を有し、第２のプロ
グラムの実行の合間に第１のプログラムを実行する処理
を繰り返し行うことにより、ディジタル・アナログ変換
処理とは異なる処理と入力したディジタルデータに応じ
たパルス列を発生する処理とを行うマイクロコンピュー
タと、マイクロコンピュータからのパルス列をアナログ
信号に変換する変換手段と、を有するので、ディジタル
・アナログ変換装置を別途設けることなく、１つのマイ
クロコンピュータでディジタル・アナログ変換とは異な
る処理とディジタル・アナログ変換に関する処理を行う
ことが可能なデータ処理装置を低コストで提供すること
ができる。Effect As described above, according to the present invention, a step for inputting N-bit digital data and a step for setting N-bit comparison data having different values for a certain bit from other bits with different contents every time. And a step of comparing the value of each bit of the input digital data with the value of each bit of the set comparison data, and as a result of the comparison, the values of at least one pair of bits match the different values. Sets a pulse signal, and resets the pulse signal if the values of the bits of any pair do not match, a first program for digital-analog conversion, and a first program different from the digital-analog conversion process. 2 programs, and repeatedly executes the process of executing the first program between executions of the second program. Accordingly, the microcomputer includes a microcomputer that performs a process different from the digital-analog conversion process and a process that generates a pulse train according to the input digital data, and a conversion unit that converts the pulse train from the microcomputer into an analog signal. It is possible to provide at low cost a data processing device capable of performing processing different from digital / analog conversion and processing relating to digital / analog conversion by one microcomputer without separately providing a digital / analog conversion device. .
第１図は本発明の実施例を概念的に示すブロツク図、第
２図は本発明の実施例であるD/A変換装置のブロツク
図、第３図はMPUに入力するクロツクパルス及びMPUによ
り生成される信号の波形を示す図、第４図は各波形を合
成して得られたデイジタルパターンの例を示す図、第５
図はDACとM1の関係を示す図、第６図は本発明によるD/A
変換のためのメインフローチヤート、第７図はD/A変換
サブルーチンを示すフローチヤート、第８図はソフトタ
イマ処理を示すフローチヤートである。 図中 100,106……デイジタルコンピユータ 102……クロツクパルス発生回路 104……スイツチ 110−1,110−２……フイルタ である。FIG. 1 is a block diagram conceptually showing an embodiment of the present invention, FIG. 2 is a block diagram of a D / A converter which is an embodiment of the present invention, and FIG. 3 is a clock pulse input to an MPU and generated by an MPU. FIG. 4 is a diagram showing waveforms of signals to be generated, FIG. 4 is a diagram showing examples of digital patterns obtained by synthesizing the waveforms, and FIG.
The figure shows the relationship between the DAC and M 1 , and FIG. 6 shows the D / A according to the present invention.
The main flow chart for conversion, FIG. 7 is a flow chart showing the D / A conversion subroutine, and FIG. 8 is a flow chart showing the soft timer processing. In the figure, 100, 106 ... Digital computer 102 ... Clock pulse generation circuit 104 ... Switch 110-1, 110-2 ... Filter.
Claims (1)
めのステップと、 あるビットが他のビットと異なる値を持つＮビットの比
較データを毎回異なる内容でセットするステップと、 入力されたディジタルデータの各ビットの値と前記セッ
トステップでセットされた比較データの各ビットの値を
それぞれ比較するステップと、 前記比較ステップにより比較した結果、少なくとも１対
のビットの値が前記異なる値と一致する場合はパルス信
号をセットし、いずれの対のビットの値も一致しない場
合はパルス信号をリセットするステップと、 からなるディジタル・アナログ変換用の第１のプログラ
ムと、 ディジタル・アナログ変換処理とは異なる第２のプログ
ラムと、 を有し、 前記第２のプログラムの実行の合間に前記第１のプログ
ラムを実行する処理を繰り返し行うことにより、ディジ
タル・アナログ変換処理とは異なる処理と入力したディ
ジタルデータに応じたパルス列を発生する処理とを行う
マイクロコンピュータと、 前記マイクロコンピュータからのパルス列をアナログ信
号に変換する変換手段と、 を有することを特徴とするデータ処理装置。1. A step for inputting N-bit digital data, a step of setting N-bit comparison data with a different content each time a certain bit has a different value from other bits, and a step of setting the input digital data. Comparing the value of each bit with the value of each bit of the comparison data set in the setting step, and as a result of the comparison in the comparison step, if the values of at least one pair of bits match the different values, The step of setting the pulse signal, and resetting the pulse signal when the values of the bits of any pair do not match, the first program for digital-analog conversion consisting of, and the second program different from the digital-analog conversion processing. And executing the first program between executions of the second program. By repeatedly performing the processing to be performed, a microcomputer that performs processing different from the digital-analog conversion processing and processing that generates a pulse train according to the input digital data, and converts the pulse train from the microcomputer into an analog signal. A data processing device comprising: a conversion unit.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206618A JPH0824267B2 (en) | 1984-10-02 | 1984-10-02 | Data processing device |
| DE19853535021 DE3535021A1 (en) | 1984-10-02 | 1985-10-01 | DIGITAL / ANALOG CONVERSION DEVICE |
| GB8524299A GB2166613B (en) | 1984-10-02 | 1985-10-02 | Digital-analog converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206618A JPH0824267B2 (en) | 1984-10-02 | 1984-10-02 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184121A JPS6184121A (en) | 1986-04-28 |
| JPH0824267B2 true JPH0824267B2 (en) | 1996-03-06 |
Family
ID=16526356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206618A Expired - Lifetime JPH0824267B2 (en) | 1984-10-02 | 1984-10-02 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824267B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2247697T3 (en) * | 1997-06-06 | 2006-03-01 | Texaco Development Corporation | OXYGEN FLOW CONTROL FOR GASIFICATION. |
| JP2010032852A (en) * | 2008-07-30 | 2010-02-12 | Kyocera Mita Corp | Image forming apparatus |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5190552A (en) * | 1975-02-06 | 1976-08-09 | d*a henkankairo | |
| JPS5190522A (en) * | 1975-02-06 | 1976-08-09 | Konpyuutani okeru furoochaatonyuryokuhoshiki | |
| GB1444216A (en) * | 1975-02-20 | 1976-07-28 | Standard Telephones Cables Ltd | D/a converter for pcm |
| JPS56166630A (en) * | 1980-05-28 | 1981-12-21 | Toshiba Corp | Digital-to-analog converter |
| JPS57106220A (en) * | 1980-12-22 | 1982-07-02 | Advantest Corp | Time ratio signal generating device |
-
1984
- 1984-10-02 JP JP59206618A patent/JPH0824267B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6184121A (en) | 1986-04-28 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |