JPH0823810B2 - 浮動小数点演算回路 - Google Patents
浮動小数点演算回路Info
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- JPH0823810B2 JPH0823810B2 JP1301708A JP30170889A JPH0823810B2 JP H0823810 B2 JPH0823810 B2 JP H0823810B2 JP 1301708 A JP1301708 A JP 1301708A JP 30170889 A JP30170889 A JP 30170889A JP H0823810 B2 JPH0823810 B2 JP H0823810B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置に係り、特にIEEE（The
Institute of Electrical and Electronics Eng
inerrs）754規格の浮動小数点演算回路に関するもので
ある。
Institute of Electrical and Electronics Eng
inerrs）754規格の浮動小数点演算回路に関するもので
ある。
従来の技術 IEEE754規格の小数点演算特に乗算と除算において、
乗算における指数部の計算は （Ｘ−Ｂ）＋（Ｙ−Ｂ） ＝（Ｘ＋Ｙ−Ｂ）−Ｂ …（１） として行い、除算における指数部の計算は （Ｘ−Ｂ）−（Ｙ−Ｂ） ＝（Ｘ−Ｙ＋Ｂ）−Ｂ …（２） として行う。但しX,Yは浮動小数点形式の被演算データ
の指数部のオペランド、Ｂはバイアス量でＢ＝2n-1−１
（ｎはデータのビット数）と定義され単精度浮動小数点
ではｎ＝８よりＢ＝127、倍精度浮動小数点ではｎ＝11
よりＢ＝1023である。
乗算における指数部の計算は （Ｘ−Ｂ）＋（Ｙ−Ｂ） ＝（Ｘ＋Ｙ−Ｂ）−Ｂ …（１） として行い、除算における指数部の計算は （Ｘ−Ｂ）−（Ｙ−Ｂ） ＝（Ｘ−Ｙ＋Ｂ）−Ｂ …（２） として行う。但しX,Yは浮動小数点形式の被演算データ
の指数部のオペランド、Ｂはバイアス量でＢ＝2n-1−１
（ｎはデータのビット数）と定義され単精度浮動小数点
ではｎ＝８よりＢ＝127、倍精度浮動小数点ではｎ＝11
よりＢ＝1023である。
前述の式（１）、（２）で表わされる浮動小数点乗除
算における指数部の計算を行なう浮動小数点演算回路の
従来例を第２図に示す。第２図において一方の入力Fxと
他方の入力FyとからFx−Fyを計算する減算器200に指数
部のオペランドＹとバイアス量ＢをそれぞれFx＝Ｙ、Fy
＝Ｂとなるよう入力し減算結果としてＹ−Ｂを得る。次
に加減算器201では減算器200の出力Ｙ−Ｂと指数部のオ
ペランドＸをそれぞれSx＝Ｘ、Sy＝Ｙ−Ｂとなるよう入
力し、仮数部の桁上げがあるときは外部からのキャリー
ＣをＣ＝１とし、仮数部の桁上げがないときはＣ＝０と
してSx＋Sy＋Ｃを計算し、結果としてＺを得ることで浮
動小数点乗算における指数部の計算値、式（１）が求め
られる。
算における指数部の計算を行なう浮動小数点演算回路の
従来例を第２図に示す。第２図において一方の入力Fxと
他方の入力FyとからFx−Fyを計算する減算器200に指数
部のオペランドＹとバイアス量ＢをそれぞれFx＝Ｙ、Fy
＝Ｂとなるよう入力し減算結果としてＹ−Ｂを得る。次
に加減算器201では減算器200の出力Ｙ−Ｂと指数部のオ
ペランドＸをそれぞれSx＝Ｘ、Sy＝Ｙ−Ｂとなるよう入
力し、仮数部の桁上げがあるときは外部からのキャリー
ＣをＣ＝１とし、仮数部の桁上げがないときはＣ＝０と
してSx＋Sy＋Ｃを計算し、結果としてＺを得ることで浮
動小数点乗算における指数部の計算値、式（１）が求め
られる。
次に、上述した方法を用いて求められた式（１）の値
が指数部の表現する値の範囲を越えているかどうかを見
ることでオーバーフロー／アンダーフローの検出を行な
うが、IEEE754規格では浮動小数点数の指数部ｎビット
が表わす値Ｅの範囲を次のように定義している。
が指数部の表現する値の範囲を越えているかどうかを見
ることでオーバーフロー／アンダーフローの検出を行な
うが、IEEE754規格では浮動小数点数の指数部ｎビット
が表わす値Ｅの範囲を次のように定義している。
Emin≦Ｅ≦Emax …（３） 但し、Emin＝（−１）・（2n-1−２） Emax＝2n-1−１ ところで浮動小数点の指数部は前述のバイアス量Ｂを
加えて表現されているので、実際指数部の計算に用いら
れている値はＥ＋Ｂとなり式（３）は Emin＋Ｂ ＝（−１）・（2n-1−２）＋（2n-1−１） ＝１ Emax＋Ｂ ＝2n-1−１＋（2n-1−１） ＝2n−２ より １≦Ｅ＋Ｂ≦2n−２ …（４） と表わせる。
加えて表現されているので、実際指数部の計算に用いら
れている値はＥ＋Ｂとなり式（３）は Emin＋Ｂ ＝（−１）・（2n-1−２）＋（2n-1−１） ＝１ Emax＋Ｂ ＝2n-1−１＋（2n-1−１） ＝2n−２ より １≦Ｅ＋Ｂ≦2n−２ …（４） と表わせる。
比較器202では式（４）より加算器201の出力と定数１
を比較しＺ＜１ならばアンダーフローの発生を外部に知
らせる。また比較器203でも式（４）より加算器201の出
力と定数2n−２を比較し2n−２＜Ｚならばオーバーフロ
ーの発生を外部に知らせる。
を比較しＺ＜１ならばアンダーフローの発生を外部に知
らせる。また比較器203でも式（４）より加算器201の出
力と定数2n−２を比較し2n−２＜Ｚならばオーバーフロ
ーの発生を外部に知らせる。
一方浮動小数点除算における指数部の計算は、減算器
200の出力としてＹ−Ｂを得、加減算器201にＸとＹ−Ｂ
とを入力するところまでは乗算の場合ど同様であるが、
加減算器201では仮数部の桁落ちがあるときＣ＝1,桁落
ちのないときＣ＝０としてＸ−（Ｙ−Ｂ）−Ｃが計算さ
れ式（２）の値が求められる。また乗算の場合と同様に
比較器202でアンダーフローを比較器203でオーバーフロ
ーを検出する。
200の出力としてＹ−Ｂを得、加減算器201にＸとＹ−Ｂ
とを入力するところまでは乗算の場合ど同様であるが、
加減算器201では仮数部の桁落ちがあるときＣ＝1,桁落
ちのないときＣ＝０としてＸ−（Ｙ−Ｂ）−Ｃが計算さ
れ式（２）の値が求められる。また乗算の場合と同様に
比較器202でアンダーフローを比較器203でオーバーフロ
ーを検出する。
発明が解決しようとする課題 しかしながら上記のような構成では、浮動小数点乗除
算において指数部の値は仮数部からの桁上げ／桁落ちが
入力された後加減算器における計算が終了してから確定
するので、指数部の計算結果の出力が遅くなるという問
題点を有していた。
算において指数部の値は仮数部からの桁上げ／桁落ちが
入力された後加減算器における計算が終了してから確定
するので、指数部の計算結果の出力が遅くなるという問
題点を有していた。
また出力された計算結果と2n−２との比較によりオー
バーフローを、１との比較によりアングーアフーを検出
しているので計算結果と２つの定数2n−２、１とを比較
する比較器が必要となり結果としてハードウェア量が増
大するという問題点を有し、計算結果の出力後オーバー
フロー／アンダーフロー検出が行なわれるのでオーバー
フロー／アンダーフローの発生を外部に知らせることも
遅くなるという問題点を有していた。
バーフローを、１との比較によりアングーアフーを検出
しているので計算結果と２つの定数2n−２、１とを比較
する比較器が必要となり結果としてハードウェア量が増
大するという問題点を有し、計算結果の出力後オーバー
フロー／アンダーフロー検出が行なわれるのでオーバー
フロー／アンダーフローの発生を外部に知らせることも
遅くなるという問題点を有していた。
本発明はかかる点に鑑み、減算器と加算器で浮動小数
点乗除算における指数部の計算を行ない、上述した減算
器と加算器と少数の論理ゲートによって、回路規模が小
さくかつオーバーフロー／アンダーフロー検出を高速に
行なうことのできる浮動小数点演算回路を提供すること
を目的とする。
点乗除算における指数部の計算を行ない、上述した減算
器と加算器と少数の論理ゲートによって、回路規模が小
さくかつオーバーフロー／アンダーフロー検出を高速に
行なうことのできる浮動小数点演算回路を提供すること
を目的とする。
課題を解決するための手段 本発明は、２入力FxとFyの減算を行ない結果Ａとして
Fx−FyとFx−（Fy＋１）のビット反転とを選択し出力す
る減算器と、前記減算器の一方の入力結果をＡとし他方
の入力Ｓとの加算Ｓ＋ＡとＳ＋（Ａ＋１）とを行ない結
果ＺとしてＳ＋Ａを出力し、Ｓ＋ＡのキャリーC0とＳ＋
（Ａ＋１）のキャリーC1とを選択し出力する加算器と、
前記減算器の結果と仮数部の桁上げ／桁落ちからアンダ
ーフローを検出する第一の論理回路と、前記加算器のキ
ャリー出力と仮数部の桁上げ／桁落ちからオーバーフロ
ー検出する第二の論理回路とを備え、浮動小数点形式の
乗除算における指数部の計算を行なうことを特徴とする
浮動小数点演算回路である。
Fx−FyとFx−（Fy＋１）のビット反転とを選択し出力す
る減算器と、前記減算器の一方の入力結果をＡとし他方
の入力Ｓとの加算Ｓ＋ＡとＳ＋（Ａ＋１）とを行ない結
果ＺとしてＳ＋Ａを出力し、Ｓ＋ＡのキャリーC0とＳ＋
（Ａ＋１）のキャリーC1とを選択し出力する加算器と、
前記減算器の結果と仮数部の桁上げ／桁落ちからアンダ
ーフローを検出する第一の論理回路と、前記加算器のキ
ャリー出力と仮数部の桁上げ／桁落ちからオーバーフロ
ー検出する第二の論理回路とを備え、浮動小数点形式の
乗除算における指数部の計算を行なうことを特徴とする
浮動小数点演算回路である。
作用 本発明は上述した構成により、それぞれ指数部オペラ
ンドＸ、Ｙを有する浮動小数点形式の２つの被演算デー
タの乗除算における指数部を次のように計算する。まず
乗算では減算器において上述したバイアス量ＢとＹの減
算が行われＢ−（Ｙ＋１）のビット反転が前記減算器の
結果Ａとして出力される。ここで、Ｂ−（Ｙ＋１）のビ
ット反転はＹ−Ｂを表わす。加算器ではＸとＡとの加算
が行われＸ＋Ａ＝Ｘ＋（Ｙ−Ｂ）が結果Ｚとして、Ｘ＋
（Ａ＋１）のキャリーがC1として出力される。第二の論
理回路ではC1より、以下の理由でオーバーフローが検出
される。式（４）より Ｅ＋Ｂ＋１≦2n−１−１＜2n−１ …（５） が成り立ので、 Ｅ＋Ｂ＋１≦2n−１ …（６） つまり式（６）はｎビットの演算Ｅ＋Ｂ＋１のキャリー
が１であるときオーバーフローが検出されることを示し
ている。
ンドＸ、Ｙを有する浮動小数点形式の２つの被演算デー
タの乗除算における指数部を次のように計算する。まず
乗算では減算器において上述したバイアス量ＢとＹの減
算が行われＢ−（Ｙ＋１）のビット反転が前記減算器の
結果Ａとして出力される。ここで、Ｂ−（Ｙ＋１）のビ
ット反転はＹ−Ｂを表わす。加算器ではＸとＡとの加算
が行われＸ＋Ａ＝Ｘ＋（Ｙ−Ｂ）が結果Ｚとして、Ｘ＋
（Ａ＋１）のキャリーがC1として出力される。第二の論
理回路ではC1より、以下の理由でオーバーフローが検出
される。式（４）より Ｅ＋Ｂ＋１≦2n−１−１＜2n−１ …（５） が成り立ので、 Ｅ＋Ｂ＋１≦2n−１ …（６） つまり式（６）はｎビットの演算Ｅ＋Ｂ＋１のキャリー
が１であるときオーバーフローが検出されることを示し
ている。
次に前記減算器で０とＺの減算が行われ０−（Ｚ＋
１）のビット反転すなわちＺ−０が前記減算器の結果Ａ
として出力され、また０−Ｚの符号Sg0とＺ−０の符号S
g1が出力される。第一の論理回路では前記減算器の出力
Sg0とSg1と仮数部の桁上げによって以下の理由でアンダ
ーフローを検出する。式（４）より １≦Ｅ＋Ｂ …（７） が成り立ので、 ０≧Ｅ＋Ｂ …（８） のときアンダーフローが検出される。言い換えれば、仮
数部の桁上げに関係なく Ｅ＋Ｂ＜０ …（９） または 仮数部の桁上がなくかつ Ｅ＋Ｂ＝０ …（10） という条件が成り立つ。式（９）はSg1＝１を表わし、
式（10）はSg0＝０かつSg1＝０を表わすので第一の論理
回路では前記減算器の出力Sg0とSg1と仮数部の桁上げと
が Sg1＝１または Sg0＝０かつSg1＝０かつ 仮数部の桁上げがある。
１）のビット反転すなわちＺ−０が前記減算器の結果Ａ
として出力され、また０−Ｚの符号Sg0とＺ−０の符号S
g1が出力される。第一の論理回路では前記減算器の出力
Sg0とSg1と仮数部の桁上げによって以下の理由でアンダ
ーフローを検出する。式（４）より １≦Ｅ＋Ｂ …（７） が成り立ので、 ０≧Ｅ＋Ｂ …（８） のときアンダーフローが検出される。言い換えれば、仮
数部の桁上げに関係なく Ｅ＋Ｂ＜０ …（９） または 仮数部の桁上がなくかつ Ｅ＋Ｂ＝０ …（10） という条件が成り立つ。式（９）はSg1＝１を表わし、
式（10）はSg0＝０かつSg1＝０を表わすので第一の論理
回路では前記減算器の出力Sg0とSg1と仮数部の桁上げと
が Sg1＝１または Sg0＝０かつSg1＝０かつ 仮数部の桁上げがある。
という条件が満たされるか否かを調べることによってア
ンダーフロー検出が可能となる。
ンダーフロー検出が可能となる。
前記加算器では１とＡとの加算が行われ仮数部の桁上
げがある場合はＡ＋１＝Ｘ＋（Ｙ−Ｂ）＋１が結果Ｚと
して出力され、仮数部の桁上げがない場合は入力Ａがそ
のまま出力される。第二の論理回路では式（６）を使用
して説明したときと同じ理由で仮数部の桁上げがある場
合のみC1よりオーバーフローが検出される。
げがある場合はＡ＋１＝Ｘ＋（Ｙ−Ｂ）＋１が結果Ｚと
して出力され、仮数部の桁上げがない場合は入力Ａがそ
のまま出力される。第二の論理回路では式（６）を使用
して説明したときと同じ理由で仮数部の桁上げがある場
合のみC1よりオーバーフローが検出される。
次に除算では減算器において上述したバイアス量Ｂと
Ｙの減算が行われＢ−Ｙが前記減算器の結果Ａとして出
力される。加算器ではＸとＡとの加算が行われＸ＋Ａ＝
Ｘ＋（Ｂ−Ｙ）＝Ｘ＋Ｙ−Ｂが結果Ｚとして、Ｘ＋Ａの
キャリーC0が出力される。第二の論理回路では仮数部の
桁落ちを考慮して式（６）の左辺をＥ＋Ｂとすればｎビ
ットの演算Ｅ＋Ｂのキャリーが１であるときオーバーフ
ローが検出されることからC0を用いてオーバーフローが
検出される。
Ｙの減算が行われＢ−Ｙが前記減算器の結果Ａとして出
力される。加算器ではＸとＡとの加算が行われＸ＋Ａ＝
Ｘ＋（Ｂ−Ｙ）＝Ｘ＋Ｙ−Ｂが結果Ｚとして、Ｘ＋Ａの
キャリーC0が出力される。第二の論理回路では仮数部の
桁落ちを考慮して式（６）の左辺をＥ＋Ｂとすればｎビ
ットの演算Ｅ＋Ｂのキャリーが１であるときオーバーフ
ローが検出されることからC0を用いてオーバーフローが
検出される。
次に前記減算器で１とＺの減算が行われ１−（Ｚ＋
１）のビット反転すなわちＺ−１が前記減算器の結果Ａ
として出力され、また１−Ｚの符号Sg0とＺ−１の符号S
g1を出力する。第一の論理回路では仮数部の桁落ちに関
係なく式（９）が成り立つかまたは、仮数部の桁落ちを
考慮して式（10）の左辺をＥ＋Ｂ−１とすれば仮数部の
桁落ちがない場合にＥ＋Ｂ＝１が成り立つときアンダー
フローを検出する。式（９）はSg1＝１であることを表
わしＥ＋Ｂ＝１はSg0＝０かつSg1＝０を表わすので第一
の論理回路では前記減算器の出力Sg0とSg1と仮数部の桁
落ちとが Sg1＝１または Sg0＝０かつSg1＝０かつ 仮数部の桁落ちがない。
１）のビット反転すなわちＺ−１が前記減算器の結果Ａ
として出力され、また１−Ｚの符号Sg0とＺ−１の符号S
g1を出力する。第一の論理回路では仮数部の桁落ちに関
係なく式（９）が成り立つかまたは、仮数部の桁落ちを
考慮して式（10）の左辺をＥ＋Ｂ−１とすれば仮数部の
桁落ちがない場合にＥ＋Ｂ＝１が成り立つときアンダー
フローを検出する。式（９）はSg1＝１であることを表
わしＥ＋Ｂ＝１はSg0＝０かつSg1＝０を表わすので第一
の論理回路では前記減算器の出力Sg0とSg1と仮数部の桁
落ちとが Sg1＝１または Sg0＝０かつSg1＝０かつ 仮数部の桁落ちがない。
という条件が満たされるか否かを調べることによってア
ンダーフロー検出が可能となる。
ンダーフロー検出が可能となる。
前記加算器では１とＡとの加算が行われ仮数部の桁落
ちがない場合はＡ＋１＝Ｘ＋（Ｙ−Ｂ）＋１が結果Ｚと
して出力され、仮数部の桁落ちがある場合は入力Ａがそ
のまま出力される。第二の論理回路では式（６）を使用
して説明したときと同じ理由で仮数部の桁落ちがない場
合のみC1よりオーバーフローが検出される。
ちがない場合はＡ＋１＝Ｘ＋（Ｙ−Ｂ）＋１が結果Ｚと
して出力され、仮数部の桁落ちがある場合は入力Ａがそ
のまま出力される。第二の論理回路では式（６）を使用
して説明したときと同じ理由で仮数部の桁落ちがない場
合のみC1よりオーバーフローが検出される。
実施例 本発明の実施例を第１図を参照して説明する。第１図
において100は浮動小数点形式の被演算データの指数部
オペランドＹを格納する入力レジスタであり、103は浮
動小数点形式の被演算データの指数部オペランドＸを格
納するレジスタである。101は定数生成制御信号111に従
い定数を出力する定数生成回路である。102は入力レジ
スタ100から一方の入力Fyに提供されたデータと定数生
成回路101から他方の入力Fxに提供されたデータの減算
結果としてFx−FyとFx−（Fy＋１）のビット反転結果 の２通りを出力する減算器である。112は入力レジスタ1
03の出力と定数１のどちらか一方を選択するＸ入力選択
信号であり、113は減算器102の２通りの出力のうちどち
らか一方を選択するＹ入力選択信号である。104は加算
器であり、一方の入力SxにはＸ入力選択信号112によっ
て選択されたデータが送られ、他方の入力SyにはＹ入力
選択信号113によって選択されたデータＡが入力され、
加算Sx＋Syが行われ結果がＺとして出力される。また加
算器104は結果Ｚの他にSx＋SyのキャリーとSx＋（Sy＋
１）のキャリーの２つのキャリーも出力する。116は結
果選択信号であり加算器104の結果Ｚと前述のデータＡ
のどちらか一方を選択する。105は結果選択信号116によ
って選択されたデータを格納するレジスタである。
において100は浮動小数点形式の被演算データの指数部
オペランドＹを格納する入力レジスタであり、103は浮
動小数点形式の被演算データの指数部オペランドＸを格
納するレジスタである。101は定数生成制御信号111に従
い定数を出力する定数生成回路である。102は入力レジ
スタ100から一方の入力Fyに提供されたデータと定数生
成回路101から他方の入力Fxに提供されたデータの減算
結果としてFx−FyとFx−（Fy＋１）のビット反転結果 の２通りを出力する減算器である。112は入力レジスタ1
03の出力と定数１のどちらか一方を選択するＸ入力選択
信号であり、113は減算器102の２通りの出力のうちどち
らか一方を選択するＹ入力選択信号である。104は加算
器であり、一方の入力SxにはＸ入力選択信号112によっ
て選択されたデータが送られ、他方の入力SyにはＹ入力
選択信号113によって選択されたデータＡが入力され、
加算Sx＋Syが行われ結果がＺとして出力される。また加
算器104は結果Ｚの他にSx＋SyのキャリーとSx＋（Sy＋
１）のキャリーの２つのキャリーも出力する。116は結
果選択信号であり加算器104の結果Ｚと前述のデータＡ
のどちらか一方を選択する。105は結果選択信号116によ
って選択されたデータを格納するレジスタである。
117は減算器102の１つの出力であるFx−Fyを反転する
インバータであり、106は仮数部からの桁上げと減算器1
02のもう１つの出力であるFx−（Fy＋１）のビット反転
結果 の符号ビットとインバータ117の出力からアンダーフロ
ーを検出する論理を与える複合ゲートである。
インバータであり、106は仮数部からの桁上げと減算器1
02のもう１つの出力であるFx−（Fy＋１）のビット反転
結果 の符号ビットとインバータ117の出力からアンダーフロ
ーを検出する論理を与える複合ゲートである。
107は仮数部からの桁上げを反転するインバータ、114
はインバータ107の出力と入力レジスタ103に格納されて
いるＸの符号ビットのどちらか一方を選択する選択信
号、115は加算器104から出力される２つのキャリーのう
ち１つを選択するキャリー選択信号、109はキャリー選
択信号115で選択されたキャリーを反転するインバータ
である。108は選択信号114の選択結果とＡの符号ビット
とインバータ109の出力からオーバーフローを検出する
論理を与える３入力NORゲートである。110は内部バスで
ありこのバスを使用して、結果レジスタ105の出力を入
力レジスタ100に入力することができる。
はインバータ107の出力と入力レジスタ103に格納されて
いるＸの符号ビットのどちらか一方を選択する選択信
号、115は加算器104から出力される２つのキャリーのう
ち１つを選択するキャリー選択信号、109はキャリー選
択信号115で選択されたキャリーを反転するインバータ
である。108は選択信号114の選択結果とＡの符号ビット
とインバータ109の出力からオーバーフローを検出する
論理を与える３入力NORゲートである。110は内部バスで
ありこのバスを使用して、結果レジスタ105の出力を入
力レジスタ100に入力することができる。
以上のように構成された浮動小数点演算器において浮
動小数点乗算が行なわれる場合の全体の動きについて説
明する。浮動小数点乗算において浮動小数点乗算の指数
部の計算は式（１）よりＸ＋Ｙ−Ｂを求めることで実現
される。浮動小数点乗算が行われる場合、定数生成回路
101から定数生成制御信号111に従い被演算データのフォ
ーマットに応じたバイアス量Ｂが出力され減算器102の
一方の入力Fxに送られる。また減算器102の他方の入力F
yには入力レジスタ100に格納された浮動小数点形式の被
演算データの指数部オペランドＹが送られて減算器102
においてＢ−Ｙが計算される。Ｙ入力選択信号113は減
算器102の２つの出力結果のうち を選んで加算器104の一方の入力Syに送る。また が成り立つので減算器102ではＹ−Ｂが求められる。加
算器104の他方の入力SxにはＸ入力選択信号112によって
選択された入力レジスタの内容が送られるので、加算器
104ではＸ＋（Ｙ−Ｂ）を求めることができ結果レジス
タ105結果選択信号116によって選択されたＸ＋Ｙ−Ｂが
格納される。
動小数点乗算が行なわれる場合の全体の動きについて説
明する。浮動小数点乗算において浮動小数点乗算の指数
部の計算は式（１）よりＸ＋Ｙ−Ｂを求めることで実現
される。浮動小数点乗算が行われる場合、定数生成回路
101から定数生成制御信号111に従い被演算データのフォ
ーマットに応じたバイアス量Ｂが出力され減算器102の
一方の入力Fxに送られる。また減算器102の他方の入力F
yには入力レジスタ100に格納された浮動小数点形式の被
演算データの指数部オペランドＹが送られて減算器102
においてＢ−Ｙが計算される。Ｙ入力選択信号113は減
算器102の２つの出力結果のうち を選んで加算器104の一方の入力Syに送る。また が成り立つので減算器102ではＹ−Ｂが求められる。加
算器104の他方の入力SxにはＸ入力選択信号112によって
選択された入力レジスタの内容が送られるので、加算器
104ではＸ＋（Ｙ−Ｂ）を求めることができ結果レジス
タ105結果選択信号116によって選択されたＸ＋Ｙ−Ｂが
格納される。
ところで、浮動小数点乗算においては仮数部の桁落ち
は有り得ないのでSx＋Sy＝Ｘ＋Ｙ−Ｂが指数の最大値を
越えていれば仮数部の計算結果に関係なく指数部の計算
結果だけでオーバーフローが確定する。
は有り得ないのでSx＋Sy＝Ｘ＋Ｙ−Ｂが指数の最大値を
越えていれば仮数部の計算結果に関係なく指数部の計算
結果だけでオーバーフローが確定する。
そこで第１図の実施例においては式（６）よりキャリ
ー選択信号115が加算器104から出力されるキャリーのう
ちSx＋（Sy＋１）のキャリーを選択し、このキャリーに
よってオーバーフローを検出しているが、実際Sx＋（Sy
＋１）のキャリーは Sx＜０かつSy≧０かつ Sx＋（Sy＋１）≧０ …（条件１） の場合にもボローとして現われる。
ー選択信号115が加算器104から出力されるキャリーのう
ちSx＋（Sy＋１）のキャリーを選択し、このキャリーに
よってオーバーフローを検出しているが、実際Sx＋（Sy
＋１）のキャリーは Sx＜０かつSy≧０かつ Sx＋（Sy＋１）≧０ …（条件１） の場合にもボローとして現われる。
IEEE754規格では通常の場合、指数部はバイアス量を
加えた正数で表現されているがIEEE754規格で定義され
ているデノーマライズドナンバーを被演算オペランドに
持つ乗算では仮数部の正規化によって内部表現としての
指数部が負数になることがあるので負数入力についても
考慮する必要がある。
加えた正数で表現されているがIEEE754規格で定義され
ているデノーマライズドナンバーを被演算オペランドに
持つ乗算では仮数部の正規化によって内部表現としての
指数部が負数になることがあるので負数入力についても
考慮する必要がある。
Sx＋（Sy＋１）のキャリーが桁あふれを表すためには Sx≧０かつSy≧０ …（条件２） が成立している必要がある。ここで、選択信号114で選
択されたＸの符号ビットをXs、Ａを符号ビットをAs、Sx
＋（Sy＋１）のキャリーをC1とすると においてＰ＝１のとき指数部の計算だけでわかるオーバ
ーフローが確定するので、式（12）で表される論理をイ
ンバータ109と３入力NOR108とで実現する。次に結果レ
ジスタ105に格納されたデータは内部バス110を経由して
入力レジスタ100に送られる。定数生成回路101は定数生
成信号111にしたがって“0"を出力し減算器102の一方の
入力Fxに送る。減算器102の他方の入力Fyには入力レジ
スタ100の内容Ｘ＋Ｙ−Ｂが入力され減算器102では ０−（Ｘ＋Ｙ−Ｂ）と を得る。複合ゲート106ではこの減算器102のそれぞれ２
つの出力のMSBと仮数部の桁上げとから仮数部の桁上げ
に関係なく式（９）において左辺をＸ＋Ｙ−Ｂとした式
が成り立つかあるいは、仮数部の桁上げがありかつ式
（10）において左辺をＸ＋Ｙ−Ｂとした式が成り立ばア
ンダーフローが検出される。
択されたＸの符号ビットをXs、Ａを符号ビットをAs、Sx
＋（Sy＋１）のキャリーをC1とすると においてＰ＝１のとき指数部の計算だけでわかるオーバ
ーフローが確定するので、式（12）で表される論理をイ
ンバータ109と３入力NOR108とで実現する。次に結果レ
ジスタ105に格納されたデータは内部バス110を経由して
入力レジスタ100に送られる。定数生成回路101は定数生
成信号111にしたがって“0"を出力し減算器102の一方の
入力Fxに送る。減算器102の他方の入力Fyには入力レジ
スタ100の内容Ｘ＋Ｙ−Ｂが入力され減算器102では ０−（Ｘ＋Ｙ−Ｂ）と を得る。複合ゲート106ではこの減算器102のそれぞれ２
つの出力のMSBと仮数部の桁上げとから仮数部の桁上げ
に関係なく式（９）において左辺をＸ＋Ｙ−Ｂとした式
が成り立つかあるいは、仮数部の桁上げがありかつ式
（10）において左辺をＸ＋Ｙ−Ｂとした式が成り立ばア
ンダーフローが検出される。
いま仮数部に桁上げがあるときCm＝１、仮数部に桁上
げがないときCm＝０とし減算器102の一方の出力Ｘ＋Ｙ
−ＢのMSBをB0、他方の出力 のMSBをB1とするとアンダーフローの発生する条件は、 においてＱ＝１であるので、この論理を複合ゲート106
とインバータ117で実現することによりアンダーフロー
を検出する。
げがないときCm＝０とし減算器102の一方の出力Ｘ＋Ｙ
−ＢのMSBをB0、他方の出力 のMSBをB1とするとアンダーフローの発生する条件は、 においてＱ＝１であるので、この論理を複合ゲート106
とインバータ117で実現することによりアンダーフロー
を検出する。
次に加算器104ではＸ入力選択信号112によって選択さ
れた定数“1"が一方の入力Sxに送られ、Ｙ入力選択信号
113によって選択された減算器102の出力Ｘ＋Ｙ−Ｂがデ
ータＥとして他方の入力Syに入力されて（Ｘ＋Ｙ−Ｂ）
＋１が計算される。
れた定数“1"が一方の入力Sxに送られ、Ｙ入力選択信号
113によって選択された減算器102の出力Ｘ＋Ｙ−Ｂがデ
ータＥとして他方の入力Syに入力されて（Ｘ＋Ｙ−Ｂ）
＋１が計算される。
結果レジスタ105には仮数部の桁上げがない場合は前
述のデータＡが、仮数部の桁上げがある場合は加算器10
4の出力（Ｘ＋Ｙ−Ｂ）＋１が、結果選択信号116によっ
て選択され書き込まれる。
述のデータＡが、仮数部の桁上げがある場合は加算器10
4の出力（Ｘ＋Ｙ−Ｂ）＋１が、結果選択信号116によっ
て選択され書き込まれる。
ところで、仮数部の桁上げがない場合は既にオーバー
フロー検出がなされているが、仮数部の桁上げがある場
合についてはオーバーフロー検出はまだ行なわれていな
いので仮数部の桁上げがある場合のオーバーフロー検出
は、仮数部の桁上げがない場合と同様に式（６）が成立
するか否か、つまり前述のようにSx＋（Sy＋１）のキャ
リーが１でありかつ条件２が成立していることによって
実現されるが、今Sx＝１なので条件２が成立するために
はSy≧０だけが成立すればよい。ここで前述のAs、Cl、
Cmを用いてオーバーフローが起こる条件を表すと となり、式（14）は式（12）においてXsと▲▼とを
入れ替えたものとなる。
フロー検出がなされているが、仮数部の桁上げがある場
合についてはオーバーフロー検出はまだ行なわれていな
いので仮数部の桁上げがある場合のオーバーフロー検出
は、仮数部の桁上げがない場合と同様に式（６）が成立
するか否か、つまり前述のようにSx＋（Sy＋１）のキャ
リーが１でありかつ条件２が成立していることによって
実現されるが、今Sx＝１なので条件２が成立するために
はSy≧０だけが成立すればよい。ここで前述のAs、Cl、
Cmを用いてオーバーフローが起こる条件を表すと となり、式（14）は式（12）においてXsと▲▼とを
入れ替えたものとなる。
この入れ替えは、選択信号114によってXsのかわりに
仮数部の桁上げを反転したインバータ107の出力を選択
することで実現されており、指数部の計算結果だけでオ
ーバーフローを検出したときと同じ回路でオーバーフロ
ーが求められる。
仮数部の桁上げを反転したインバータ107の出力を選択
することで実現されており、指数部の計算結果だけでオ
ーバーフローを検出したときと同じ回路でオーバーフロ
ーが求められる。
次に浮動小数点除算が行なわれる場合の全体の動きに
ついて説明する。
ついて説明する。
浮動小数点除算において指数部の計算は式（２）によ
りＸ−Ｙ＋Ｂを求めることで実現される。
りＸ−Ｙ＋Ｂを求めることで実現される。
第１図の実施例においては減算器102でFx−Fy＝Ｂ−
Ｙが計算されるところまでは浮動小数点乗算の場合と同
じである。Ｙ入力選択信号113は減算器102の２つの出力
結果のうちFx−Fyを選びデータＡとして加算器104の一
方の入力Syに送る。加算器104の他方の入力SxにはＸ入
力選択信号112によって選択された入力レジスタ103の内
容が送られるので、加算器104ではＸ＋（Ｂ−Ｙ）＝Ｘ
−Ｙ＋Ｂを求めることができ結果レジスタ105にＸ−Ｙ
＋Ｂが格納される。
Ｙが計算されるところまでは浮動小数点乗算の場合と同
じである。Ｙ入力選択信号113は減算器102の２つの出力
結果のうちFx−Fyを選びデータＡとして加算器104の一
方の入力Syに送る。加算器104の他方の入力SxにはＸ入
力選択信号112によって選択された入力レジスタ103の内
容が送られるので、加算器104ではＸ＋（Ｂ−Ｙ）＝Ｘ
−Ｙ＋Ｂを求めることができ結果レジスタ105にＸ−Ｙ
＋Ｂが格納される。
ところで、浮動小数点除算においては仮数部の桁落ち
があり得るので仮数部の計算結果に関係なくオーバーフ
ローが確定するためには、式（６）において左辺をSx＋
Syとした式が成り立てばよい。ここで前述のXs、As、及
びSx＋SyのキャリーC0を用いてオーバーフローが起こる
条件を表すと となり式（15）は式（12）においてC0とC1とを入れ替え
たものである。
があり得るので仮数部の計算結果に関係なくオーバーフ
ローが確定するためには、式（６）において左辺をSx＋
Syとした式が成り立てばよい。ここで前述のXs、As、及
びSx＋SyのキャリーC0を用いてオーバーフローが起こる
条件を表すと となり式（15）は式（12）においてC0とC1とを入れ替え
たものである。
この入れ替えは、選択信号115によってC1のかわりにC
0を選択することで実現されており、浮動小数点乗算に
おいて指数部の計算結果だけでオーバーフローを検出し
たときと同じ回路でオーバーフローが求められる。
0を選択することで実現されており、浮動小数点乗算に
おいて指数部の計算結果だけでオーバーフローを検出し
たときと同じ回路でオーバーフローが求められる。
次に結果レジスタ105に格納されたデータは浮動小数
点乗算の時と同様に内部バス110を経由して入力レジス
タ100に送られる。定数生成回路101は定数生成信号111
に従って“1"を出力し減算器102の一方の入力Fxに送
る。減算器102の他方の入力Fyには入力レジスタ100の内
容Ｘ−Ｙ＋Ｂが入力され、減算器102では １−（Ｘ−Ｙ＋Ｂ）と を得る。浮動小数点除算におけるアンダーフローは仮数
部の桁落ちに関係なく式（９）の左辺をＸ−Ｙ＋Ｂとし
た式が成立するかまたは、仮数部の桁落ちがありかつ式
（10）の左辺をＸ−Ｙ＋Ｂ−１式が成り立てばよいわけ
である。
点乗算の時と同様に内部バス110を経由して入力レジス
タ100に送られる。定数生成回路101は定数生成信号111
に従って“1"を出力し減算器102の一方の入力Fxに送
る。減算器102の他方の入力Fyには入力レジスタ100の内
容Ｘ−Ｙ＋Ｂが入力され、減算器102では １−（Ｘ−Ｙ＋Ｂ）と を得る。浮動小数点除算におけるアンダーフローは仮数
部の桁落ちに関係なく式（９）の左辺をＸ−Ｙ＋Ｂとし
た式が成立するかまたは、仮数部の桁落ちがありかつ式
（10）の左辺をＸ−Ｙ＋Ｂ−１式が成り立てばよいわけ
である。
ここで仮数部の桁落ちがある状態と仮数部の桁落ちが
ない状態とについて考えると仮数部の桁落ちがある状態
は、仮数部の桁落ちがない状態から見て見かけ上仮数部
の桁上がりがない状態だと考えることができるので、仮
数部の桁落ちがある時つまり見かけ上仮数部に桁上がり
がないときCm′＝０、仮数部の桁落ちがない時つまり見
かけ上仮数部に桁上がりがあるときCm′＝１とし前述の
B0、B1を用いるとアンダーフローの発生する条件は においてＴ＝１であり、式（16）は式（13）と同じ論理
であるから、式（13）においてＱ＝１を実現した回路に
よってアンダーフローを検出することができる。
ない状態とについて考えると仮数部の桁落ちがある状態
は、仮数部の桁落ちがない状態から見て見かけ上仮数部
の桁上がりがない状態だと考えることができるので、仮
数部の桁落ちがある時つまり見かけ上仮数部に桁上がり
がないときCm′＝０、仮数部の桁落ちがない時つまり見
かけ上仮数部に桁上がりがあるときCm′＝１とし前述の
B0、B1を用いるとアンダーフローの発生する条件は においてＴ＝１であり、式（16）は式（13）と同じ論理
であるから、式（13）においてＱ＝１を実現した回路に
よってアンダーフローを検出することができる。
次に加算器104では乗算の場合と同様にＸ入力選択信
号112によって選択された定数“1"が一方の入力Sxに送
られ、Ｙ入力選択信号113によって選択された減算器102
の出力（Ｘ−Ｙ＋Ｂ）−１がデータＡとして他方の入力
Syに送られて ｛（Ｘ＋Ｙ−Ｂ）−１｝＋１＝Ｘ＋Ｙ−Ｂが計算され
る。
号112によって選択された定数“1"が一方の入力Sxに送
られ、Ｙ入力選択信号113によって選択された減算器102
の出力（Ｘ−Ｙ＋Ｂ）−１がデータＡとして他方の入力
Syに送られて ｛（Ｘ＋Ｙ−Ｂ）−１｝＋１＝Ｘ＋Ｙ−Ｂが計算され
る。
結果レジスタ105には仮数部の桁落ちがある場合は前
述のデータＡが、仮数部の桁落ちがない場合は加算器10
4の出力Ｘ−Ｙ＋Ｂが、結果選択信号116によって選択さ
れ書き込まれる。
述のデータＡが、仮数部の桁落ちがない場合は加算器10
4の出力Ｘ−Ｙ＋Ｂが、結果選択信号116によって選択さ
れ書き込まれる。
仮数部の桁落ちに関するのオーバーフローは、上述の
Cm′、As、Clを用いた においてＲ＝１の時検出される。式（17）は式（14）と
同じ論理であるから、式（14）においてＲ＝１を実現し
た回路によってオーバーフローを検出することができ
る。
Cm′、As、Clを用いた においてＲ＝１の時検出される。式（17）は式（14）と
同じ論理であるから、式（14）においてＲ＝１を実現し
た回路によってオーバーフローを検出することができ
る。
発明の効果 以上述べたように、本発明によれば、同一の回路構成
で浮動小数点乗算における指数計算と浮動小数点除算に
おける指数部の計算とを行なうことができ、また浮動小
数点乗算と浮動小数点除算におけるオーバーフロー／ア
ンダーフロー検出も同じ回路で実現することができる。
加えて、オーバーフローの検出を仮数部の計算結果に依
存する場合と指数部の計算だけで検出できる場合とに分
けて行なうことによりオーバーフロー検出を速やかに行
なうことが可能である。またオーバーフロー／アンダー
フロー検出回路の構成が簡単であり少ないハードウェア
量で実現できる。
で浮動小数点乗算における指数計算と浮動小数点除算に
おける指数部の計算とを行なうことができ、また浮動小
数点乗算と浮動小数点除算におけるオーバーフロー／ア
ンダーフロー検出も同じ回路で実現することができる。
加えて、オーバーフローの検出を仮数部の計算結果に依
存する場合と指数部の計算だけで検出できる場合とに分
けて行なうことによりオーバーフロー検出を速やかに行
なうことが可能である。またオーバーフロー／アンダー
フロー検出回路の構成が簡単であり少ないハードウェア
量で実現できる。
第１図は本発明における浮動小数点演算回路の回路図、
第２図は従来の浮動小数点演算回路の回路図である。 100,103……入力レジスタ、102……減算器、104……加
算器、105……結果レジスタ、106……複合ゲート、107,
109……インバータ、108……３入力NORゲート、110……
内部バス、111……定数生成制御信号、112……Ｘ入力選
択信号、113……Ｙ入力選択信号、114……選択信号、11
5……キャリー選択信号、116……結果選択信号。
第２図は従来の浮動小数点演算回路の回路図である。 100,103……入力レジスタ、102……減算器、104……加
算器、105……結果レジスタ、106……複合ゲート、107,
109……インバータ、108……３入力NORゲート、110……
内部バス、111……定数生成制御信号、112……Ｘ入力選
択信号、113……Ｙ入力選択信号、114……選択信号、11
5……キャリー選択信号、116……結果選択信号。
Claims (1)
- 【請求項１】２入力FxとFyの減算を行ない結果Ａとして
Fx−FyとFx−（Fy＋１）のビット反転とを選択し出力す
る減算器と、前記減算器の一方の入力結果をＡとし他方
の入力Ｓとの加算Ｓ＋ＡとＳ＋（Ａ＋１）とを行ない結
果ＺとしてＳ＋Ａを出力し、Ｓ＋ＡのキャリーC0とＳ＋
（Ａ＋１）のキャリーC1とを選択し出力する加算器と、
前記減算器の結果と仮数部の桁上げ／桁落ちからアンダ
ーフローを検出する第一の論理回路と、前記加算器のキ
ャリー出力と仮数部の桁上げ／桁落ちからオーバーフロ
ー検出する第二の論理回路とを備え、浮動小数点形式の
乗除算における指数部の計算を行なうことを特徴とする
浮動小数点演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301708A JPH0823810B2 (ja) | 1989-11-20 | 1989-11-20 | 浮動小数点演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301708A JPH0823810B2 (ja) | 1989-11-20 | 1989-11-20 | 浮動小数点演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03161832A JPH03161832A (ja) | 1991-07-11 |
| JPH0823810B2 true JPH0823810B2 (ja) | 1996-03-06 |
Family
ID=17900203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301708A Expired - Lifetime JPH0823810B2 (ja) | 1989-11-20 | 1989-11-20 | 浮動小数点演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823810B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0667849A (ja) * | 1992-08-20 | 1994-03-11 | Mitsubishi Electric Corp | 演算回路 |
-
1989
- 1989-11-20 JP JP1301708A patent/JPH0823810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03161832A (ja) | 1991-07-11 |
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