JPH08237317A - Demodulation circuit and receiver - Google Patents
Demodulation circuit and receiverInfo
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- JPH08237317A JPH08237317A JP4059595A JP4059595A JPH08237317A JP H08237317 A JPH08237317 A JP H08237317A JP 4059595 A JP4059595 A JP 4059595A JP 4059595 A JP4059595 A JP 4059595A JP H08237317 A JPH08237317 A JP H08237317A
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- offset voltage
- output
- detection signal
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- Mobile Radio Communication Systems (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は復調回路及び受信装置に
係わり、特にデジタル周波数変調信号を周波数検波して
得られた検波信号の信号レベルに基づいてデータ列を出
力する復調回路及び受信装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a demodulation circuit and a receiver, and more particularly to a demodulator circuit and a receiver for outputting a data string based on a signal level of a detection signal obtained by frequency-detecting a digital frequency modulation signal. .
【０００２】[0002]
【従来の技術】デジタルデータによる変調方法としてＦ
ＳＫ（Frequency Shift Keying)がある。このＦＳＫ変
調方法は、例えば２値ＦＳＫの場合、デジタルデータ
の”０”、”１”を低周波の２つの周波数ｆ1，ｆ2に対
応させるもので、送信に際して該低周波信号に周波数ｆ
3の高周波信号を乗算し、ｆ1＋ｆ3，ｆ2＋ｆ3の高周波
信号に変換して送信する。かかるＦＳＫ信号を受信して
送信データを復調するには、周波数ｆ1＋ｆ3，ｆ2＋ｆ3
の受信高周波信号を中間周波数ｆ1，ｆ2の信号に変換し
た後、周波数検波し、該周波数検波により得られた検波
信号を所定しきい値と比較して矩形状の２値信号に変換
し、該２値信号よりクロック信号を再生し、該再生信号
に同期して２値信号を取り込んで送信データを復調す
る。尚、多値ＦＳＫ、例えば４値ＦＳＫの場合には、２
ビットのデジタルデータ”００”，”０１”，”１
０”，”１１”を４つの周波数ｆ1，ｆ2，ｆ4，ｆ5に対
応させるもので、送信に際して該これら周波信号に周波
数ｆ3の高周波信号を乗算し、ｆ1＋ｆ3，ｆ2＋ｆ3，ｆ4
＋ｆ3，ｆ5＋ｆ3の高周波信号に変換して送信する。そ
して、送信データを復調するには受信高周波信号を中間
周波数ｆ1，ｆ2，ｆ4，ｆ5の信号に変換した後、周波数
検波し、該周波数検波により得られた検波信号を（ｎ−
１）個のしきい値と比較してｎ値のデジタルデータ”０
０”，”０１”，”１０”，”１１”に変換し、該デジ
タルデータを２値データ列として出力し、該データ列よ
りクロック信号を再生し、該クロック信号に同期して２
値データを取り込んで送信データを復調する。2. Description of the Related Art F is a modulation method using digital data.
There is SK (Frequency Shift Keying). In the FSK modulation method, for example, in the case of binary FSK, "0" and "1" of digital data are made to correspond to two low-frequency frequencies f 1 and f 2 , and the frequency f is applied to the low-frequency signal at the time of transmission.
The high frequency signal of 3 is multiplied and converted into the high frequency signals of f 1 + f 3 and f 2 + f 3 for transmission. In order to receive the FSK signal and demodulate the transmission data, the frequencies f 1 + f 3 , f 2 + f 3
Of the received high frequency signal is converted to signals of intermediate frequencies f 1 and f 2 , frequency detection is performed, and the detection signal obtained by the frequency detection is compared with a predetermined threshold value and converted into a rectangular binary signal. , A clock signal is reproduced from the binary signal, the binary signal is taken in synchronization with the reproduced signal, and the transmission data is demodulated. In the case of multi-valued FSK, for example, 4-valued FSK, 2
Bit digital data “00”, “01”, “1”
0 "," 11 "made to correspond to the four frequencies f 1, f 2, f 4 , f 5 , and multiplies the high-frequency signal of frequency f 3 to the these frequency signal when transmitting, f 1 + f 3, f 2 + f 3 , f 4
+ F 3 , f 5 + f 3 is converted into a high frequency signal and transmitted. Then, in order to demodulate the transmission data, the received high frequency signal is converted into signals of intermediate frequencies f 1 , f 2 , f 4 and f 5 , frequency detection is performed, and the detection signal obtained by the frequency detection is (n−
1) n-valued digital data “0 compared with the number of thresholds
It is converted into 0 ”,“ 01 ”,“ 10 ”,“ 11 ”, the digital data is output as a binary data string, a clock signal is reproduced from the data string, and 2 is synchronized with the clock signal.
The value data is taken in and the transmission data is demodulated.
【０００３】図１７はＦＳＫ受信装置の構成図であり、
１はアンテナ、２は高周波回路（ＲＦ）で高周波増幅
器、周波数ｆ3の局部発振器、周波数変換器を内蔵する
もの、３は中間周波増幅段（ＩＦ）、４は周波数検波器
（ＦＤＴ）、５は周波数検波出力（検波信号）を所定の
しきい値（例えば０ボルト）でスライスして２値信号に
変換するコンパレータ、６は２値信号よりクロックを再
生するクロック再生部（ＢＴＲ）、７は再生クロックに
同期して２値信号を取り込んで送信データを復調するデ
コーダ、８は必要時に高周波回路（ＲＦ）や中間増幅段
（ＩＦ）、クロック再生器（ＢＴＲ）を動作させるバー
スト制御部である。周波数検波器（ＦＤＴ）４は、入力
信号周波数ｆ1，ｆ2を電圧に変換するものであり、図１
８（Ａ）に示す特性を有している。すなわち、入力信号
周波数がｆ 1の場合には電圧Ｖ1（＜０）を出力し、入力
信号周波数がｆ2の場合には電圧Ｖ2（＞０）を出力する
ようになっている。従って、デジタルデータ”０”，”
１”に対応する周波数ｆ1，ｆ2の信号が入力されると図
１８（Ｂ）に示す信号を出力する。尚、周波数検波出力
信号が正弦波に近い形状になっている理由は送受信装置
の各種フィルタを通過するからである。FIG. 17 is a block diagram of the FSK receiver.
1 is an antenna, 2 is a high frequency circuit (RF), and high frequency amplification
Container, frequency f3Built-in local oscillator and frequency converter
No. 3, 3 is an intermediate frequency amplification stage (IF), 4 is a frequency detector
(FDT), 5 is a predetermined frequency detection output (detection signal)
Slice at a threshold value (for example, 0 volt) into a binary signal
A comparator to convert, 6 re-clocks the binary signal
Live clock reproduction unit (BTR), 7 is used as a reproduction clock
This is a demodulator that synchronously captures binary signals and demodulates transmission data.
A coder, 8 is a high frequency circuit (RF) or an intermediate amplification stage when necessary.
(IF), a bar for operating the clock regenerator (BTR)
It is a strike control unit. Frequency detector (FDT) 4 inputs
Signal frequency f1, F2Is converted into voltage, as shown in FIG.
It has the characteristics shown in FIG. That is, the input signal
Frequency f 1In case of voltage V1Output (<0) and input
Signal frequency is f2In case of voltage V2Output (> 0)
It has become. Therefore, digital data “0”, ”
Frequency f corresponding to 1 "1, F2Figure when the signal of is input
The signal shown in 18 (B) is output. Frequency detection output
The reason why the signal has a shape close to a sine wave is because the transmitter / receiver
This is because it passes through various filters of.
【０００４】ところで、送受信装置における周波数
ｆ1，ｆ2，ｆ3に周波数差があると、該周波数差に応じ
たオフセット電圧が検波信号Ｓａに加わる。図１９(Ａ)
は周波数差が零の理想的な検波信号Ｓａ及び２値化信号
Ｓｂであり、２値信号Ｓｂのデューティは５０％となっ
ている。しかし、周波数差が大きくなると図１９（Ｂ）
に示すようにオフセット電圧が加わって検波信号Ｓａは
しきい値レベルＬTHの上方又は下方（（図では上方）に
ずれる。そして、最悪の場合には、図１９（Ｃ）に示す
ように検波信号Ｓａがしきい値レベルＬTHを越えてしま
い、正しくデータを復調できなくなる。By the way, if there is a frequency difference between the frequencies f 1 , f 2 and f 3 in the transmitter / receiver, an offset voltage corresponding to the frequency difference is added to the detection signal Sa. FIG. 19 (A)
Is an ideal detection signal Sa and a binarized signal Sb with a frequency difference of zero, and the duty of the binary signal Sb is 50%. However, when the frequency difference becomes large, the frequency difference shown in FIG.
As shown in FIG. 19, the offset signal is applied to shift the detection signal Sa above or below the threshold level L TH ((upper in the figure). In the worst case, the detection signal Sa is detected as shown in FIG. The signal Sa exceeds the threshold level L TH and data cannot be demodulated correctly.
【０００５】[0005]
【発明が解決しようとする課題】以上より、従来は送受
信装置における周波数の差が大きくなると、検波信号Ｓ
ａの中心がしきい値レベルＬTHから大きくずれ、正しく
２値化できず、このため、復調データに誤りが含まれる
確率が高くなる問題があった。本発明の目的は、送受信
装置における各部周波数に差がある場合でも該差を打ち
消して正しくデータを再生できる復調回路及び該復調回
路を備えた受信装置を提供することである。From the above, in the prior art, when the frequency difference between the transmitting and receiving devices becomes large, the detected signal S
There is a problem that the center of a is largely deviated from the threshold level L TH, and binarization cannot be performed correctly, so that the probability that an error is included in the demodulated data increases. An object of the present invention is to provide a demodulation circuit capable of canceling the difference even if there is a difference in frequency between respective parts in the transmitting / receiving device and reproducing data correctly, and a receiving device including the demodulation circuit.
【０００６】[0006]
【課題を解決するための手段】図１（Ａ），（Ｂ）は本
発明の原理説明図である。３３はデジタル周波数変調信
号例えばＦＳＫ変調信号Ｓfskを周波数検波する周波数
検波部、３４，３４′は送受信装置における周波数の差
に応じたオフセット電圧を検出し、検波信号レベルを該
オフセット分補正するＡＦＣ回路（Automatic Frequenc
y Conyrol Circuit)、３５はレベル補正された検波信号
Ｓｅをしきい値に基づいて矩形状の２値信号Ｓｆにする
コンパレータ、３６は２値信号よりクロックＳｇを再生
するビットクロック再生部、３７は再生クロックに同期
してデータ列を取り込んで送信データＳｈを復調するデ
コーダである。図１（Ａ）のＡＦＣ回路３４において、
３４ａは検波信号ＳａのＤＣ分をオフセット電圧ＯＦＶ
として検出するオフセット電圧検出部、３４ｂは検波信
号Ｓａより該オフセット電圧ＯＦＶを減算する減算部で
ある。FIGS. 1A and 1B are explanatory views of the principle of the present invention. Reference numeral 33 is a frequency detection unit for detecting the frequency of a digital frequency modulation signal, for example, FSK modulation signal Sfsk, and 34 and 34 'are AFC circuits for detecting an offset voltage according to the difference in frequency in the transmitter / receiver and correcting the detection signal level by the offset. (Automatic Frequenc
y Conyrol Circuit), 35 is a comparator for converting the level-corrected detection signal Se into a rectangular binary signal Sf based on a threshold value, 36 is a bit clock reproducing section for reproducing the clock Sg from the binary signal, and 37 is It is a decoder that takes in a data string in synchronization with the reproduction clock and demodulates the transmission data Sh. In the AFC circuit 34 of FIG.
34a is the offset voltage OFV for the DC component of the detection signal Sa
And 34b is a subtraction unit that subtracts the offset voltage OFV from the detection signal Sa.
【０００７】図１（Ｂ）のＡＦＣ回路３４′において、
３４ｃは検波信号ＳａのＤＣ分をオフセット電圧ＯＦＶ
として検出するオフセット電圧検出部、３４ｄは検波信
号Ｓａより該オフセット電圧ＯＦＶを減算する減算回路
であり、５１は検波信号を所定の速度でデジタルに変換
するＡＤコンバータ、５２はＡＤコンバータから出力さ
れるデジタルデータの平均値を演算して検波信号のオフ
セット電圧ＯＦＶを出力する平均値演算部である。In the AFC circuit 34 'of FIG. 1B,
34c is the offset voltage OFV for the DC component of the detection signal Sa
Is a subtraction circuit for subtracting the offset voltage OFV from the detection signal Sa, 51 is an AD converter for converting the detection signal into digital at a predetermined speed, and 52 is an output from the AD converter. It is an average value calculation unit that calculates the average value of the digital data and outputs the offset voltage OFV of the detection signal.
【０００８】[0008]
【作用】ＦＳＫ送受信装置における各部周波数に差が存
在すると、周波数検波信号Ｓａに該差に応じたＤＣ分
（オフセット電圧）が加わる。そこで、オフセット電圧
検出部３４ａ（図１（Ａ））において、検波信号Ｓａに
含まれるＤＣ分を検出しオフセット電圧ＯＦＶとして出
力し、減算部３４ｂにおいて、検波信号Ｓａより該オフ
セット電圧を減算して出力し、この減算部出力に基づい
て２値データを出力する。例えば、コンパレータ３５に
より減算部３４ｂの出力信号Ｓeとしきい値（例えば０
ボルト）を比較して矩形状の２値データ列を出力する。
このようにすれば、減算部３４ｂの出力信号Ｓeはしき
い値レベルと中央で交差し、正確に送信データを復調で
きる。When there is a difference in the frequency of each part in the FSK transceiver, a DC component (offset voltage) corresponding to the difference is added to the frequency detection signal Sa. Therefore, the offset voltage detection unit 34a (FIG. 1A) detects the DC component included in the detection signal Sa and outputs it as the offset voltage OFV, and the subtraction unit 34b subtracts the offset voltage from the detection signal Sa. It outputs the binary data based on the output of the subtraction unit. For example, the comparator 35 outputs the output signal Se of the subtraction unit 34b and a threshold value (for example, 0
And outputs a rectangular binary data string.
By doing so, the output signal Se of the subtraction unit 34b intersects the threshold level at the center, and the transmission data can be accurately demodulated.
【０００９】以上はアナログ的構成によりＡＦＣ回路を
構成する場合であるが、デジタル的に構成することもで
きる。すなわち、検波信号ＳａをＡＤコンバータ５１
（図１（Ｂ））でデジタルデータに変換し、平均値演算
部５２でＡＤ変換器出力の平均値を計算し、該平均値を
検波信号のＤＣオフセット電圧値ＯＦＶとして出力し、
減算回路３４ｄにおいてデジタルの検波出力とオフセッ
ト値の差分を演算し、最上位ビットより２値データ列を
出力する。このようにしても、正確に送信データを復調
でき、しかも、コンパレータが不要になる。以上は２値
ＦＳＫ変調の場合であるが、Ｍ値ＦＳＫ変調の場合に
は、システムにより定まる復調ベースバンド信号のアイ
パターンの開きにより決定される（Ｍ−１）個のしきい
値を用いてＭ値のデータを判別して出力する。The above is the case where the AFC circuit is configured by an analog configuration, but it may be configured digitally. That is, the detected signal Sa is converted into the AD converter 51.
(FIG. 1 (B)), the average value calculation unit 52 calculates the average value of the AD converter output, and outputs the average value as the DC offset voltage value OFV of the detection signal,
The subtraction circuit 34d calculates the difference between the digital detection output and the offset value, and outputs the binary data string from the most significant bit. Even in this case, the transmission data can be accurately demodulated, and the comparator becomes unnecessary. The above is the case of binary FSK modulation, but in the case of M-ary FSK modulation, (M-1) threshold values determined by the opening of the eye pattern of the demodulated baseband signal determined by the system are used. The M value data is discriminated and output.
【００１０】ＦＳＫ受信装置の周波数検波器３３から出
力される検波信号Ｓａは送信データの”１”，”０”に
より交番する波形を有しており、そのオフセット電圧は
送信データに含まれる”１”の数に依存して変化する。
このため、任意の期間にオフセット電圧を検出するので
は正確に周波数差に応じたオフセット電圧を検出できな
い。デジタル無線通信では、多数のデータをひとまとめ
にしてパケット又はフレームを構成し、その先頭部に一
定の繰返しパターンを有するプリアンブルを配置し、パ
ケット単位あるいはフレーム単位でバースト的にデータ
を送信する。そこで、この一定の繰返しパターン部の受
信中にオフセット電圧検出部３４ａ，３４ｃにオフセッ
ト電圧を検出させる。このようにすれば、正確に周波数
差に応じたオフセット電圧を検出することができる。The detection signal Sa output from the frequency detector 33 of the FSK receiver has a waveform alternating with "1" and "0" of the transmission data, and its offset voltage is "1" included in the transmission data. It changes depending on the number of ".
Therefore, if the offset voltage is detected in an arbitrary period, the offset voltage corresponding to the frequency difference cannot be accurately detected. In digital wireless communication, a large number of data are grouped together to form a packet or frame, a preamble having a fixed repeating pattern is arranged at the head thereof, and data is transmitted in bursts in packet units or frame units. Therefore, the offset voltage detectors 34a and 34c are caused to detect the offset voltage during the reception of the constant repetitive pattern portion. By doing so, the offset voltage according to the frequency difference can be accurately detected.
【００１１】[0011]
(Ａ) 無線ＬＡＮ 近年、同一敷地内の離れた部署に設置されているパソコ
ンやワークステーション等の複数の端末相互間あるいは
ホストコンピュータとの間でデータ通信を行なうと共
に、プログラムやデータファイルを共有するＬＡＮが急
速に普及しつつある。かかるＬＡＮは、基本的には、ネ
ットワークの基幹ケーブル（ＬＡＮケーブル）に各端末
装置やホストコンピュータを接続する有線ＬＡＮであ
る。有線ＬＡＮではネットワークに接続される端末数が
増加すると、室内に敷設される配線が非常に複雑となる
問題がある。又、端末装置が携帯用の場合に、該端末装
置を基幹ケーブルに接続してしまうと本来の可搬性とい
うメリットがなくなる問題がある。かかる有線ＬＡＮの
問題点を解決すべく、ワイヤレスＬＡＮが提案され、実
用化されつつある。(A) Wireless LAN In recent years, data communication is performed between multiple terminals such as personal computers and workstations installed in separate departments on the same site, or with a host computer, and programs and data files are shared. LAN is rapidly spreading. Such a LAN is basically a wired LAN for connecting each terminal device or host computer to a backbone cable (LAN cable) of the network. In a wired LAN, when the number of terminals connected to the network increases, there is a problem that the wiring laid inside the room becomes very complicated. Further, when the terminal device is portable, if the terminal device is connected to the backbone cable, there is a problem that the original merit of portability is lost. A wireless LAN has been proposed and put into practical use in order to solve the problems of the wired LAN.
【００１２】ワイヤレスＬＡＮにおいては、図２に示す
ように、基幹ケーブル１０ａを天井等に敷設し、該
基幹ケーブルに発信／受信可能な無線装置を備えた複数
の親局（アクセスポイント）１０ｂ，１０ｃを配置して
有線ＬＡＮを構成し、パソコン等の端末装置１０ｅに
接続された子局（無線装置を内蔵）１０ｄが無線により
有線ＬＡＮを介して相手子局と通信を行なう。尚、親局
１０ｂ，１０ｃがカバーする通信領域（セル）は隣接セ
ルと一部重なるようになっており、子局を携帯しながら
移動（セル間移動）してもＬＡＮを介した通信が途切れ
ることがないようになっている。かかるワイヤレスＬＡ
Ｎによれば、子局を基幹ケーブルに接続する必要がない
ため、有線ＬＡＮにおける配線上の問題点を解消でき、
しかも、携帯用端末装置の本来の特徴を損なうことがな
い。In a wireless LAN, as shown in FIG. 2, a plurality of master stations (access points) 10b and 10c are provided with a backbone cable 10a laid on a ceiling or the like and equipped with a radio device capable of transmitting / receiving on the backbone cable. Is arranged to configure a wired LAN, and a slave station (having a built-in wireless device) 10d connected to a terminal device 10e such as a personal computer wirelessly communicates with a partner slave station via the wired LAN. The communication areas (cells) covered by the master stations 10b and 10c partially overlap with adjacent cells, and even if the slave station is moved while carrying (moving between cells), communication via the LAN is interrupted. There is no such thing. Such wireless LA
According to N, since it is not necessary to connect the slave station to the backbone cable, the wiring problem in the wired LAN can be solved,
Moreover, the original characteristics of the portable terminal device are not impaired.
【００１３】(Ｂ) 第１実施例 (a) 子局（移動機）の構成 図３は無線ＬＡＮに使用する子局（移動機）の構成図で
あり、２１はアンテナ、２２はアンテナを送信側／受信
側に切り替えるデュープレクス、２３は受信部、２４は
送信部、２５はＬＡＮ制御やパソコンとの間のインタフ
ェース制御等を行う制御部、２６は必要時に高周波回路
（ＲＦ）や中間増幅段（ＩＦ）、ＡＦＣ回路、クロック
再生器（ＢＴＲ）を動作させるバースト制御部である。(B) First Embodiment (a) Configuration of Slave Station (Mobile Unit) FIG. 3 is a configuration diagram of a slave station (mobile unit) used in a wireless LAN, in which 21 is an antenna and 22 is an antenna transmission. Side / reception side duplexer, 23 receiving section, 24 transmitting section, 25 control section for performing LAN control and interface control with a personal computer, 26 is a high frequency circuit (RF) or intermediate amplification stage when necessary The burst control unit operates the (IF), the AFC circuit, and the clock regenerator (BTR).
【００１４】受信部２３において、３１は高周波回路
（ＲＦ）で高周波増幅器、局部発振器、周波数変換器を
内蔵するもの、３２は中間周波増幅段（ＩＦ）、３３は
ＦＳＫ変調信号を周波数検波する周波数検波器（ＦＤ
Ｔ）、３４はＡＦＣ回路であり、ＦＳＫ送受信装置にお
ける各部周波数の差に基づいて検波信号Ｓａに乗ったＤ
Ｃ分をキャンセルし、周波数同期をとるもの、３５はＡ
ＦＣ回路の出力信号Ｓｅを所定のしきい値（例えば０ボ
ルト）で矩形状の２値信号Ｓｆに変換(波形整形)するコ
ンパレータ、３６は２値信号ＳｆよりクロックＳｇを再
生するクロック再生部（ＢＴＲ）、３７は再生クロック
に同期して２値信号を取り込んで送信データＳｈを復調
するデコーダである。In the receiving section 23, 31 is a high-frequency circuit (RF) including a high-frequency amplifier, a local oscillator and a frequency converter, 32 is an intermediate frequency amplification stage (IF), and 33 is a frequency for frequency-detecting an FSK modulated signal. Detector (FD
T) and 34 are AFC circuits, which are mounted on the detection signal Sa based on the difference between the frequencies of the respective parts in the FSK transmitter / receiver.
C is canceled and frequency is synchronized, 35 is A
A comparator that converts (waveforms) the output signal Se of the FC circuit into a rectangular binary signal Sf with a predetermined threshold value (for example, 0 volt), and a clock reproducing unit 36 that reproduces a clock Sg from the binary signal Sf ( BTR) and 37 are decoders that receive a binary signal in synchronization with the reproduction clock and demodulate the transmission data Sh.
【００１５】送信部２４において、４１は送信データを
ＦＳＫ変調するＦＳＫ変調部、４２は中間周波増幅段
（ＩＦ）、４３は高周波回路（ＲＦ）やＦＭ変調部等を
内蔵するものである。尚、親局も子局と同様な構成を有
している。データはパケット又はフレームとしてひとま
とめにされてバースト的に親局より移動機に、あるいは
移動機より親局に、送信される。図４は無線ＬＡＮにお
けるパケット（フレーム）の例であり、１パケットは40
00bit(4msecに相当)で構成され、先頭に80ビットの同期
確立用のプリアンブルＰＲＥが配置され、以降にヘッダ
ＨＤ、データＤＴが配列されている。プリアンブルは80
ビットの"0","1"の繰返しであるシンク部ＳＹＮＣと１
６ビットのスタートフレームデリミッタＳＦＯを備えて
いる。In the transmission section 24, 41 is a FSK modulation section for FSK modulating transmission data, 42 is an intermediate frequency amplification stage (IF), and 43 is a high frequency circuit (RF), FM modulation section and the like. The master station has the same configuration as the slave station. The data is collected as packets or frames and transmitted in bursts from the master station to the mobile station or from the mobile station to the master station. FIG. 4 is an example of a packet (frame) in a wireless LAN, and one packet is 40
It is composed of 00 bits (corresponding to 4 msec), a preamble PRE for establishing synchronization of 80 bits is arranged at the head, and a header HD and data DT are arranged thereafter. 80 preamble
Sync section SYNC, which is a repetition of bits "0" and "1", and 1
It has a 6-bit start frame delimiter SFO.
【００１６】バースト制御部２６は、親局よりのパケッ
ト送信タイミングを監視し、該タイミングで受信部２３
における高周波回路３１や中間周波増幅段３２の動作開
始を制御すると共に、パケットが送信されて来ない場合
にはこれらの回路を非動作状態にしてバッテリー消費の
低減を図っている。又、バースト制御部２６はプリアン
ブルの受信タイミングを監視し、該プリアンブル受信時
にＡＦＣ回路３４、クロック再生部３６の動作を開始さ
せる。更に、バースト制御部２６はデータ送信時のみ送
信部２４における高周波回路３１や中間周波増幅段３２
を能動状態にする。The burst controller 26 monitors the timing of packet transmission from the master station, and the receiver 23 at this timing.
In addition to controlling the operation start of the high frequency circuit 31 and the intermediate frequency amplification stage 32, the circuits are deactivated when no packet is transmitted to reduce the battery consumption. Further, the burst control unit 26 monitors the reception timing of the preamble and starts the operation of the AFC circuit 34 and the clock recovery unit 36 at the time of receiving the preamble. Further, the burst control unit 26 controls the high frequency circuit 31 and the intermediate frequency amplification stage 32 in the transmission unit 24 only during data transmission.
To the active state.
【００１７】(b) ＡＦＣ回路 図５はＡＦＣ回路３４の構成図である。ＡＦＣ回路３４
は、送受信装置における各部周波数の差に基づいたオフ
セット電圧を検出し、検波信号レベルを該オフセット分
補正して出力する機能を有している。図中、３４ａはオ
フセット電圧検出部で、34a-1は検波信号Ｓａに含まれ
る変調成分を取り除いて直流分のみを出力するローパス
フィルタ（ＬＰＦ）、34a-2はローパスフィルタから出
力されるＤＣ分をサンプリングホールドし、該ＤＣ分を
オフセット電圧ＯＦＶとして出力するサンプリングホー
ルド回路である。３４ｂは検波信号Ｓａより該オフセッ
ト電圧ＯＦＶを減算するアナログの減算回路である。(B) AFC Circuit FIG. 5 is a block diagram of the AFC circuit 34. AFC circuit 34
Has a function of detecting an offset voltage based on a difference between frequencies of respective parts in the transmitting / receiving device, correcting the detected signal level by the offset, and outputting the corrected signal. In the figure, 34a is an offset voltage detector, 34a-1 is a low-pass filter (LPF) that removes the modulation component contained in the detection signal Sa and outputs only the DC component, and 34a-2 is the DC component output from the low-pass filter. Is a sampling and holding circuit for sampling and holding, and outputting the DC component as an offset voltage OFV. Reference numeral 34b is an analog subtraction circuit that subtracts the offset voltage OFV from the detection signal Sa.
【００１８】ＦＳＫ送受信装置における各部周波数に差
が存在すると、周波数検波信号Ｓａに該周波数差に応じ
たＤＣ分（オフセット電圧）が乗る。ローパスフィルタ
34a-1は該検波信号Ｓａに含まれる交流分をカットして
ＤＣ分を出力し、サンプリングホールド回路34a-2はバ
ースト制御部２６から制御信号Ｓcが入力された時、ロ
ーパスフィルタ出力をオフセット電圧ＯＦＶとして保持
する。減算回路３４ｂは検波信号Ｓａより該オフセット
電圧を減算して出力する。このようにすれば、減算部３
４ｂの出力信号Ｓｅはコンパレータ３５（図３参照）の
しきい値レベル（０ボルト）と中央で交差し、正確に送
信データを復調できる。If there is a difference in the frequency of each part in the FSK transceiver, a DC component (offset voltage) corresponding to the frequency difference is added to the frequency detection signal Sa. Low-pass filter
34a-1 cuts off the AC component contained in the detected signal Sa and outputs the DC component. The sampling and holding circuit 34a-2 outputs the low pass filter output to the offset voltage when the control signal Sc is input from the burst control unit 26. Hold as OFV. The subtraction circuit 34b subtracts the offset voltage from the detection signal Sa and outputs it. By doing this, the subtraction unit 3
The output signal Se of 4b crosses the threshold level (0 volt) of the comparator 35 (see FIG. 3) at the center, and the transmitted data can be accurately demodulated.
【００１９】ところで、周波数検波信号Ｓａは送信デー
タの”１”，”０”により交番する波形を有しており、
該検波信号のオフセット電圧は送信データに含まれる”
１”の数に依存して変化する。このため、任意の期間に
オフセット電圧を検出するのでは正確に周波数差に応じ
たオフセット電圧を検出できない。パケットやフレーム
の先頭には一定の”０”，”１”の繰返しパターンであ
るシンク部ＳＹＮＣが配置されている。そこで、このシ
ンク部の受信時においてオフセット電圧を検出するよう
にする。このようにすれば、周波数差に応じた正確なオ
フセット電圧ＯＦＶを得ることができる。以上から、バ
ースト制御部２６はプリアンブルのシンク部ＳＹＮＣの
受信タイミングを監視し、該プリアンブル部におけるＤ
Ｃ分がサンプリングホールド回路34a-2にホールドされ
るように制御信号Ｓｃを出力する。The frequency detection signal Sa has a waveform alternating with "1" and "0" of the transmission data.
The offset voltage of the detection signal is included in the transmission data "
It changes depending on the number of 1 ". Therefore, if the offset voltage is detected in an arbitrary period, the offset voltage corresponding to the frequency difference cannot be accurately detected. A fixed" 0 "is placed at the beginning of the packet or frame. , A sync portion SYNC having a repetitive pattern of "1" is arranged.Therefore, an offset voltage is detected at the time of reception of this sync portion. From the above, the burst control unit 26 monitors the reception timing of the sync unit SYNC of the preamble, and D in the preamble unit can be obtained.
The control signal Sc is output so that the C component is held by the sampling and holding circuit 34a-2.
【００２０】要約すれば、ＡＦＣ回路３４はパケットあ
るいはフレームの先頭でオフセット電圧ＯＦＶを求め
(周波数引込み動作)、該オフセット電圧が１パケットの
間あるいはバースト期間(4msec)中は一定であるとみな
してその期間保持し、その間、検波信号Ｓａより該オフ
セット電圧を減算して出力する。尚、フェージングによ
り周波数は変動するが、移動機の速度に比べてバースト
データ長が十分に短い場合にはフェージングによる周波
数の変動は無視できる。従って、室内無線ＬＡＮのよう
に人間が移動機を持ち運ぶ程度の低速度ではフェージン
グによる周波数変化は無視でき、バースト期間の間オフ
セット電圧は一定であるとすることができる。In summary, the AFC circuit 34 determines the offset voltage OFV at the beginning of the packet or frame.
(Frequency pull-in operation), the offset voltage is considered to be constant during one packet or during the burst period (4 msec) and is held for that period, and during that period, the offset voltage is subtracted from the detection signal Sa and output. Although the frequency fluctuates due to fading, if the burst data length is sufficiently shorter than the speed of the mobile device, the frequency fluctuation due to fading can be ignored. Therefore, the frequency change due to fading can be ignored and the offset voltage can be constant during the burst period at a low speed such as an indoor wireless LAN where a person carries a mobile device.
【００２１】図６はＡＦＣ回路の動作説明用の波形図で
ある。プリアンブル（シンク部）における検波信号Ｓａ
のＤＣ分Ｓbがローパスフィルタ34a-1より出力されてい
るタイミングｔsで、制御信号Ｓcをバースト制御部２６
より出力し、ローパスフィルタ出力をオフセット電圧Ｏ
ＦＶとしてサンプリングホールド回路34a-2に保持させ
る。そして、減算回路３４ｂにより検波信号Ｓａからオ
フセット電圧ＯＦＶを減算する。これにより、検波信号
(減算回路出力)Ｓｅがしきい値レベル（０ボルト）と中
央で交差するようになる。FIG. 6 is a waveform diagram for explaining the operation of the AFC circuit. Detection signal Sa in the preamble (sync part)
Of the DC component Sb of the burst control unit 26 at the timing ts when the low-pass filter 34a-1 outputs the control signal Sc.
Output, and the low-pass filter output the offset voltage O
It is held in the sampling hold circuit 34a-2 as FV. Then, the subtraction circuit 34b subtracts the offset voltage OFV from the detection signal Sa. This allows the detected signal
(Subtraction circuit output) Se comes to intersect the threshold level (0 volt) at the center.
【００２２】(c) 受信部の全体の動作 図７は受信部２３の全体の動作説明用波形図である。周
波数検波器３３は周波数検波してプリアンブルの”
０”，”１”に応じて交番する検波信号Ｓａを出力す
る。ＡＦＣ回路３４は上述したようにオフセット電圧を
検出し、検波信号Ｓａから該オフセット電圧を減算した
Ｓｅを出力する。ＡＦＣ回路３４により補正された検波
信号Ｓｅはコンパレータ３５に入力され、ここで、しき
い値（＝０ボルト）と比較され、しきい値以上の時はハ
イレベル、以下の時はローレベルの矩形状の２値信号に
波形整形される。ＰＬＬ構成のクロック再生器３６はこ
の２値信号Ｓｆを入力されてビットクロック信号Ｓｇを
出力し、デコーダ３７は該クロックに同期して２値信号
を取り込んで制御部２５に入力する。尚、以上は２値Ｆ
ＳＫの場合であるが、Ｍ値ＦＳＫの場合には、システム
により定まる復調ベースバンド信号のアイパターンの開
きにより決定される（Ｍ−１）個のしきい値より、コン
パレータ３５においてｎ値のデータを判別して出力す
る。(C) Overall Operation of Receiving Unit FIG. 7 is a waveform diagram for explaining the overall operation of the receiving unit 23. The frequency detector 33 detects the frequency and detects the preamble.
The AFC circuit 34 outputs the alternating detection signal Sa in response to 0 "and" 1 ". The AFC circuit 34 detects the offset voltage as described above and outputs Se obtained by subtracting the offset voltage from the detection signal Sa. The detection signal Se corrected by is input to the comparator 35, where it is compared with a threshold value (= 0 volt). The clock regenerator 36 of the PLL configuration receives the binary signal Sf and outputs the bit clock signal Sg, and the decoder 37 fetches the binary signal in synchronization with the clock and controls the controller. Enter in 25. The above is binary F
In the case of SK, in the case of M-value FSK, n-value data in the comparator 35 is calculated from (M-1) threshold values determined by the opening of the eye pattern of the demodulation baseband signal determined by the system. And output.
【００２３】図８は親局１０ｂ（図１）と子局１０ｄ間
のデータ送受の手順説明図である。親局の電源を入れる
と、親局は周期ｔ1で定期的に制御信号パケットを送出
すると共に、パケット送信時以外は受信状態になる。か
かる状態で、子局１０ｄの電源を入れると、子局は以後
制御信号パケットを受信するまで受信状態を継続する。
そして、制御信号パケットを受信すれば、タイマを動作
させると共に受信部２３の受信動作を停止してバッテリ
ーの消費を低減する。以後、子局はｔ1毎に受信動作を
行って制御信号パケットを受信して前述のオフセット電
圧の更新動作を実行する。かかる待ち受け状態時に、移
動機１０ｄへの接続要求パケットを受信すれば、接続要
求許可パケットを親局１０ｂに送信すると共に、所定の
時間ｔ2の間受信部の受信動作を停止する。この時間ｔ2
は接続許可パケットの送信終了後、それに対する応答パ
ケットが返って来るまでのおおよその時間である。時間
ｔ2経過後に子局は再び受信動作を開始し、これにより
親局からのデータパケットを受信し、オフセット電圧を
更新すると共にデータを復調する。以後、データ送受信
が継続し、最後に、親局１０ｂより接続終了要求パケッ
トを受信すれば、接続終了許可パケットを出す。以後、
子局はｔ1毎に再び受信動作を行うと共に検波信号に含
まれるオフセット電圧を更新する（待ち受け状態）。FIG. 8 is an explanatory view of the procedure of data transmission / reception between the master station 10b (FIG. 1) and the slave station 10d. When the power of the master station is turned on, the master station periodically sends a control signal packet at a cycle t 1 and is in a receiving state except when a packet is transmitted. In this state, when the power of the slave station 10d is turned on, the slave station continues the reception state until receiving the control signal packet thereafter.
When the control signal packet is received, the timer is operated and the reception operation of the reception unit 23 is stopped to reduce the battery consumption. After that, the slave station performs the receiving operation every t 1 to receive the control signal packet and perform the above-mentioned offset voltage updating operation. When a connection request packet to the mobile device 10d is received in the standby state, the connection request permission packet is transmitted to the master station 10b and the reception operation of the reception unit is stopped for a predetermined time t 2 . This time t 2
Is the approximate time until the response packet is returned after the connection permission packet is transmitted. After the lapse of time t 2 , the slave station starts the reception operation again, thereby receiving the data packet from the master station, updating the offset voltage, and demodulating the data. After that, the data transmission / reception continues, and when the connection termination request packet is finally received from the master station 10b, the connection termination permission packet is output. After that,
The slave station performs the receiving operation again every t 1 and updates the offset voltage included in the detection signal (standby state).
【００２４】図９は子局（移動機）の受信動作フローで
ある。親局よりの制御信号パケットを受信すると、タイ
マを起動し時間ｔ1が経過したか監視し（ステップ１０
１、１０２）、経過すれば、高周波回路３１及び中間周
波増幅段３２をオンする（ステップ１０３）。ついで、
受信電界強度（中間周波増幅段より得られる）が設定レ
ベル以上になっていることを確認してＡＦＣ回路３４、
クロック再生器３６の動作を開始し、レベルをオフセッ
ト補正した検波信号に基づいて送信データを復調する
（ステップ１０４、１０５）。FIG. 9 is a flow chart of the reception operation of the slave station (mobile device). When the control signal packet from the master station is received, a timer is started to monitor whether time t 1 has elapsed (step 10
1, 102), the high frequency circuit 31 and the intermediate frequency amplification stage 32 are turned on (step 103). Then,
After confirming that the received electric field strength (obtained from the intermediate frequency amplification stage) is above the set level, the AFC circuit 34,
The operation of the clock regenerator 36 is started, and the transmission data is demodulated based on the detection signal whose level is offset-corrected (steps 104 and 105).
【００２５】親局から接続許可要求パケットが送信され
てきているか、データパケットが送信されてきているか
判断し（ステップ１０６）、接続要求パケットであれば
接続許可パケットを送信し、高周波回路３１及び中間周
波増幅段３２をオフする（ステップ１０８）。以後、初
めに戻り、タイマを起動して時間ｔ2が経過したか監視
し（ステップ１０１、１０２）、以降の処理を繰り返
す。一方、ステップ１０６においてデータパケットが送
信されてきている場合には以後接続要求終了パケットを
受信するまでデータパケットを受信し（ステップ１０
９、１１０）、接続要求終了パケットを受信後、高周波
回路３１、中間周波増幅段３２を非動作状態にし（ステ
ップ１１２）、初めに戻る。It is judged whether the connection permission request packet or the data packet is transmitted from the master station (step 106), and if it is the connection request packet, the connection permission packet is transmitted, and the high frequency circuit 31 and the intermediate circuit are transmitted. The frequency amplification stage 32 is turned off (step 108). After that, returning to the beginning, the timer is started to monitor whether the time t 2 has elapsed (steps 101 and 102), and the subsequent processing is repeated. On the other hand, if the data packet is transmitted in step 106, the data packet is received until the connection request end packet is received (step 10).
(9, 110), after receiving the connection request end packet, the high frequency circuit 31 and the intermediate frequency amplification stage 32 are deactivated (step 112), and the process returns to the beginning.
【００２６】(Ｃ)第２実施例 (a) 子局の構成 図１０は子局の別の構成図であり、図３の第３実施例と
異なる点は、 コンパレータ３５が除去されている点、及び ＡＦＣ回路３４′をデジタル構成とした点である。 図１１は第２実施例におけるＡＦＣ回路３４′の構成図
であり、３４ｃはオフセット電圧検出部、３４ｄはデジ
タルの減算回路である。(C) Second Embodiment (a) Configuration of Slave Station FIG. 10 is another schematic diagram of the slave station. The difference from the third embodiment of FIG. 3 is that the comparator 35 is removed. , And the AFC circuit 34 'has a digital configuration. FIG. 11 is a block diagram of an AFC circuit 34 'in the second embodiment, in which 34c is an offset voltage detection unit and 34d is a digital subtraction circuit.
【００２７】オフセット電圧検出部３４ｃにおいて、５
１は検波信号をデジタルに変換するＡＤコンバータで、
１シンボル（＝１ビットデータ）の間にｎ回、検波信号
Ｓａをサンプリングしてデジタルデータに変換して出力
する。５２ａはＡＤコンバータ５１から出力される最新
のＮ個のデジタルデータの平均値ＡＶＲを演算する平均
回路であり、最新のＮ個のＡＤコンバータ出力を累積す
る積分器52a-1と、累積結果を１／Ｎする除算器52a-2で
構成されている。ｍシンボルの平均をとるとするとＮ＝
ｍ・ｎとなる。ｍ＝２，ｎ＝４とすれば、Ｎ＝２3とな
り、除算器52a-2は３回のビットシフトにより積算値の
１／Ｎを得ることができる。一般に、Ｎを２のｋ乗とす
ればｋ回のビットシフトにより積算値の１／Ｎを得るこ
とができる。５２ｂは保持回路であり、バースト制御部
２６から保持信号ＨＬＤが入力された時に平均回路５２
ａの出力値ＡＶＲをオフセットデータＯＦＶとして保持
する。減算回路３４ｄはＡＤコンバータ３４ｃから出力
されるデジタルの検波信号データよりオフセットデータ
ＯＦＶを減算し、例えば２値ＦＳＫの場合、その最上位
ビットより矩形状の２値信号Ｓｆを出力する。In the offset voltage detector 34c, 5
Reference numeral 1 is an AD converter for converting the detection signal to digital,
The detection signal Sa is sampled n times during one symbol (= 1 bit data), converted into digital data, and output. Reference numeral 52a denotes an averaging circuit that calculates an average value AVR of the latest N pieces of digital data output from the AD converter 51. The averaging circuit 52a-1 accumulates the latest N pieces of AD converter outputs and the accumulated result is 1 It is composed of a divider 52a-2 for / N. If we take the average of m symbols, N =
m · n. If m = 2 and n = 4, N = 2 3 , and the divider 52a-2 can obtain 1 / N of the integrated value by performing the bit shift three times. In general, if N is the power of 2 k, 1 / N of the integrated value can be obtained by bit shifting k times. A holding circuit 52b is provided when the holding signal HLD is input from the burst control unit 26.
The output value AVR of a is held as offset data OFV. The subtraction circuit 34d subtracts the offset data OFV from the digital detection signal data output from the AD converter 34c, and, for example, in the case of binary FSK, outputs a rectangular binary signal Sf from the most significant bit.
【００２８】(b) ＡＦＣ回路の動作 図１２はＡＦＣ回路３４′の動作説明用波形図である。
尚、第２実施例では減算回路３４ｄの減算結果Ｓｅは使
用しないが（減算結果の最上位ビットは使用する）、説
明上、該減算結果Ｓｅに応じた波形も図１２に示してい
る。バースト制御部２６は親局より受信した信号の強度
が設定レベル以上になると、高周波回路３１、中間周波
増幅段３２をオンすると共にリセット信号ＲＳＴを出力
して平均回路５２ａにおける積分器52a-1の内容をクリ
アする。以後、ＡＤコンバータ５１はプリアンブル部に
おける検波信号Ｓａを１シンボルにつきｎ回サンプリン
グしてデジタルデータに変換して出力する。平均回路５
２ａは該デジタルデータを積算し、最新のＮ個の積算値
をＮで除算して平均値ＡＶＲを出力する。そしてｍシン
ボルの平均値（ｍ・ｎ＝Ｎ）が求まった時点でバースト
制御部２６は保持信号ＨＬＤを出力する。これにより、
検波信号のＤＣ成分（オフセット電圧）に応じたオフセ
ットデータＯＦＶが保持回路５２ｂに保持される。(B) Operation of AFC circuit FIG. 12 is a waveform diagram for explaining the operation of the AFC circuit 34 '.
Although the subtraction result Se of the subtraction circuit 34d is not used in the second embodiment (the most significant bit of the subtraction result is used), the waveform corresponding to the subtraction result Se is also shown in FIG. 12 for the sake of explanation. When the intensity of the signal received from the master station exceeds the set level, the burst control unit 26 turns on the high frequency circuit 31 and the intermediate frequency amplification stage 32 and outputs the reset signal RST to output the reset signal RST to the integrator 52a-1 of the averaging circuit 52a. Clear the contents. After that, the AD converter 51 samples the detection signal Sa in the preamble part n times per symbol, converts it into digital data, and outputs it. Averaging circuit 5
2a integrates the digital data, divides the latest N integrated values by N, and outputs the average value AVR. Then, when the average value (m · n = N) of m symbols is obtained, the burst control unit 26 outputs the hold signal HLD. This allows
The offset data OFV corresponding to the DC component (offset voltage) of the detection signal is held in the holding circuit 52b.
【００２９】以後、減算回路３４ｄはＡＤコンバータ出
力（検波信号Ｓａ）より該オフセット電圧ＯＦＶをデジ
タル的に減算し、例えば２値ＦＳＫの場合、減算結果の
最上位ビットＭＳＢを出力すれば、該２値信号Ｓｆが得
られる。尚、この２値信号Ｓｆは、減算結果Ｓe(図１２
参照)をしきい値０ボルトのコンパレータに入力した時
の該コンパレータ出力と同一波形になる。このため、第
２実施例の受信部２３（図１０）からはコンパレータが
削除されている。図１３はｎ＝４、ｍ＝２とした場合に
おける各部の波形図であり、ＰＲＥはプリアンブルデー
タ（”１”，”０”の繰返し）、ＳＰはサンプリングパ
ルス、ＡＦＣスタートタイミングはリセット信号ＲＳＴ
の発生タイミング、ストップタイミングはホールド信号
ＨＬＤ発生タイミングである。尚、以上は２値ＦＳＫの
場合であるが、Ｍ値ＦＳＫの場合には、システムにより
定まる復調ベースバンド信号のアイパターンの開きによ
り決定される（Ｍ−１）個のしきい値を用いてコンパレ
ータでＭ値のデータを判別して出力する。Thereafter, the subtraction circuit 34d digitally subtracts the offset voltage OFV from the AD converter output (detection signal Sa). For example, in the case of binary FSK, if the most significant bit MSB of the subtraction result is output, The value signal Sf is obtained. The binary signal Sf is the result of subtraction Se (see FIG. 12).
(See) is input to a comparator having a threshold value of 0 volt, and the waveform is the same as that of the comparator output. Therefore, the comparator is removed from the receiving unit 23 (FIG. 10) of the second embodiment. FIG. 13 is a waveform diagram of each part when n = 4 and m = 2. PRE is preamble data (repetition of “1” and “0”), SP is a sampling pulse, and AFC start timing is a reset signal RST.
Is the hold signal HLD generation timing. The above is the case of binary FSK, but in the case of M-ary FSK, (M-1) threshold values determined by the opening of the eye pattern of the demodulated baseband signal determined by the system are used. The comparator discriminates the M value data and outputs it.
【００３０】(c) 受信部の全体の動作 図１４は受信部の全体の動作波形図である。周波数検波
器３３は周波数検波してプリアンブルの”０”，”１”
に応じて交番する検波信号Ｓａを出力する。ＡＦＣ回路
３４′は図１１〜図１３で説明したように動作して２値
信号Ｓｆを出力する。ＰＬＬ構成のクロック再生器３６
はこの２値信号Ｓfを入力されてビットクロック信号Ｓ
ｇを出力し、デコーダ３７は該クロックに同期して２値
信号を取り込んで制御部２５に入力する。(C) Overall Operation of Receiving Unit FIG. 14 is an overall operational waveform diagram of the receiving unit. The frequency detector 33 detects the frequency and performs preamble "0", "1".
A detection signal Sa that alternates in response to is output. The AFC circuit 34 'operates as described in FIGS. 11 to 13 and outputs the binary signal Sf. PLL clock generator 36
Receives this binary signal Sf and receives the bit clock signal S
The decoder 37 outputs g and inputs the binary signal to the control unit 25 in synchronization with the clock.
【００３１】(d） 第２実施例におけるＡＦＣ回路の別
の構成 図１５は第２実施例におけるＡＦＣ回路３４′の別の構
成図であり、３４ｃはオフセット電圧検出部、３４ｄは
デジタルの減算回路である。オフセット電圧検出部３４
ｃにおいて、５１は検波信号Ｓａをデジタルに変換する
ＡＤコンバータで、１シンボル（＝１ビットデータ）の
間にｎ回検波信号Ｓａをデジタルに変換して出力する。
５３は２入力１出力のスイッチ回路（マルチプレクサ）
であり、第１入力端子はＡＤコンバータ５１に接続さ
れ、第２入力端子はアースに接続されている。５４はＡ
Ｄコンバータ５１から出力される最新のＮ個のデジタル
データの平均値を演算してオフセット電圧ＯＦＶとして
出力する平均回路であり、最新のＮ個のＡＤコンバータ
出力を累積する積分器５４ａと、累積結果を１／Ｎする
除算器５４ｂで構成されている。減算回路３４ｄはＡＤ
コンバータ５１から出力されるデジタルの検波信号デー
タよりオフセットデータＯＦＶを減算し、その最上位ビ
ットより矩形状の２値信号Ｓｆを出力する。(D) Another configuration of the AFC circuit in the second embodiment FIG. 15 is another configuration diagram of the AFC circuit 34 'in the second embodiment, where 34c is an offset voltage detector and 34d is a digital subtraction circuit. Is. Offset voltage detector 34
In c, 51 is an AD converter for converting the detection signal Sa into a digital signal, which converts the detection signal Sa into a digital signal n times during one symbol (= 1 bit data) and outputs the digital signal.
53 is a switch circuit (multiplexer) with two inputs and one output
The first input terminal is connected to the AD converter 51, and the second input terminal is connected to the ground. 54 is A
An averaging circuit that calculates the average value of the latest N pieces of digital data output from the D converter 51 and outputs it as an offset voltage OFV, and an integrator 54a that accumulates the latest N pieces of AD converter outputs, and an accumulation result. It is composed of a divider 54b that divides 1 / N. The subtraction circuit 34d is AD
The offset data OFV is subtracted from the digital detection signal data output from the converter 51, and a rectangular binary signal Sf is output from the most significant bit.
【００３２】図１６はＡＦＣ回路３４′を含む受信部の
動作説明用波形図であり、減算回路３４ｄの減算結果Ｓ
ｅは使用しないが（最上位ビットＭＳＢは使用する）、
説明の都合上図１６に示している。バースト制御部２６
は親局より受信した信号の強度が設定レベル以上になる
と、高周波回路３１、中間周波増幅段３２をオンすると
共にリセット信号ＲＳＴを出力し、積分器５４の計数値
をクリアする。ついで、バースト制御部２６は保持信号
ＨＬＤをハイレベルにする。保持信号ＨＬＤがハイレベ
ルになれば、スイッチ回路５３は積分器５４ａにＡＤコ
ンバータ５１の出力を接続する。FIG. 16 is a waveform diagram for explaining the operation of the receiving section including the AFC circuit 34 '. The subtraction result S of the subtraction circuit 34d is shown.
e is not used (most significant bit MSB is used),
It is shown in FIG. 16 for convenience of explanation. Burst controller 26
When the strength of the signal received from the master station becomes equal to or higher than the set level, the high frequency circuit 31 and the intermediate frequency amplification stage 32 are turned on, the reset signal RST is output, and the count value of the integrator 54 is cleared. Then, the burst control unit 26 sets the hold signal HLD to the high level. When the hold signal HLD becomes high level, the switch circuit 53 connects the output of the AD converter 51 to the integrator 54a.
【００３３】周波数検波器３３は周波数検波し、プリア
ンブルの”０”，”１”に応じて交番する検波信号Ｓａ
を出力するから、ＡＤコンバータ５１はプリアンブル部
の検波信号Ｓａを１シンボルにつきｎ回サンプリングし
てデジタルデータに変換して出力する。平均回路５４は
該デジタルデータを積算し、最新のＮ個の積算値をＮで
除算して平均値をオフセット電圧として出力する。そし
てｍシンボルの平均値（ｍ・ｎ＝Ｎ）が求まった時点で
バースト制御部２６は保持信号ＨＬＤをローレベルにす
る。保持信号ＨＬＤがローレベルになれば、スイッチ回
路５３は積分器５４ａにアースレベルを入力する。この
ため、積分回路５４ａは以後Ｎサンプリング分のデータ
の積算値を保持し、除算器５４ｂはＮサンプリング分の
平均値、すなわち、検波信号のＤＣ成分（オフセット電
圧）に応じたオフセットデータＯＦＶを出力する。The frequency detector 33 detects the frequency, and the detection signal Sa which alternates according to "0" and "1" of the preamble.
Therefore, the AD converter 51 samples the detection signal Sa of the preamble part n times per symbol, converts it into digital data, and outputs it. The averaging circuit 54 integrates the digital data, divides the latest N integrated values by N, and outputs the average value as an offset voltage. Then, when the average value (m · n = N) of m symbols is obtained, the burst control unit 26 sets the holding signal HLD to low level. When the hold signal HLD becomes low level, the switch circuit 53 inputs the ground level to the integrator 54a. Therefore, the integrating circuit 54a holds the integrated value of data for N sampling thereafter, and the divider 54b outputs the average value of N sampling, that is, the offset data OFV according to the DC component (offset voltage) of the detection signal. To do.
【００３４】以後、減算回路３４ｄはＡＤコンバータ出
力（検波信号Ｓａ）より該オフセット電圧ＯＦＶをデジ
タル的に減算し、減算結果の最上位ビットＭＳＢを２値
信号Ｓｆとして出力する。尚、２値信号Ｓｆは、減算結
果Ｓe(図１６参照)をしきい値０ボルトのコンパレータ
に入力した時のコンパレータ出力と同一波形になる。Ｐ
ＬＬ構成のクロック再生器３６はこの２値信号Ｓfを入
力されてビットクロック信号Ｓｇを出力し、デコーダ３
７は該クロックに同期して２値信号を取り込んで制御部
２５に入力する。Thereafter, the subtraction circuit 34d digitally subtracts the offset voltage OFV from the AD converter output (detection signal Sa), and outputs the most significant bit MSB of the subtraction result as the binary signal Sf. The binary signal Sf has the same waveform as the comparator output when the subtraction result Se (see FIG. 16) is input to the comparator having a threshold value of 0 volt. P
The clock regenerator 36 of the LL configuration receives the binary signal Sf and outputs the bit clock signal Sg, and the decoder 3
7 captures a binary signal in synchronization with the clock and inputs it to the control unit 25.
【００３５】以上では、本発明を無線ＬＡＮの子局（移
動機）に適用した場合について説明したが本発明はかか
る移動機に限定されるものではなく、他の送受信装置に
も適用できるものである。又、以上では本発明をＡＦＣ
変調信号の復調に適用した場合について説明したが、本
発明はその他ＭＳＫ（Minimum Shift Keying)やＧＦＳ
Ｋ等のデジタル変調信号の復調にも適用できるものであ
る。以上、本発明を実施例により説明したが、本発明は
請求の範囲に記載した本発明の主旨に従い種々の変形が
可能であり、本発明はこれらを排除するものではない。In the above, the case where the present invention is applied to a slave station (mobile device) of a wireless LAN has been described, but the present invention is not limited to such a mobile device and can be applied to other transmitting / receiving devices. is there. In the above, the present invention is applied to AFC.
Although the case where the present invention is applied to demodulation of a modulated signal has been described, the present invention is applicable to other MSK (Minimum Shift Keying) and GFS.
It can also be applied to demodulation of digitally modulated signals such as K. Although the present invention has been described above with reference to the embodiments, the present invention can be variously modified according to the gist of the present invention described in the claims, and the present invention does not exclude these.
【００３６】[0036]
【発明の効果】以上本発明によれば、周波数検波信号の
ＤＣオフセット電圧を検出し、検波信号より該オフセッ
ト電圧を減算し、減算結果に基づいてデータ列を出力す
るように構成したから、送受信装置の周波数差に基づく
レベル変動を補正でき、補正後の検波信号がしきい値レ
ベルと中央で交差するようにできる。このため、簡易な
構成で、しかも、正確に送信データを復調することがで
きる。As described above, according to the present invention, the DC offset voltage of the frequency detection signal is detected, the offset voltage is subtracted from the detection signal, and the data string is output based on the subtraction result. The level fluctuation based on the frequency difference of the device can be corrected, and the corrected detection signal can cross the threshold level at the center. Therefore, the transmission data can be accurately demodulated with a simple configuration.
【００３７】本発明によれば、検波信号をデジタルデー
タに変換するＡＤ変換器と、ＡＤ変換器出力の平均値を
計算し、該平均値を検波信号のＤＣオフセット電圧値と
して出力する平均値演算部と、デジタルの検波出力と前
記オフセット値の差分を演算し、最上位ビットより２値
データ列を出力するように構成したから、コンパレータ
を不要にでき、簡易な構成で、しかも、正確に送信デー
タを復調でき、更には、最低２シンボルの時間でオフセ
ット電圧を検出して検波信号レベルを補正することがで
きる。本発明によれば、パケット又はフレームの先頭に
挿入されている一定の繰返しパターン部の受信中に、例
えばプリアンブルのシンクパターンの受信中に検波信号
のオフセット電圧を検出するように構成したから、正確
に周波数差に応じたオフセット電圧を検出して送受信部
の周波数差に基づくレベル変動を補正することができ
る。According to the present invention, an AD converter for converting a detection signal into digital data and an average value of AD converter outputs are calculated, and the average value is output as a DC offset voltage value of the detection signal. Section, the difference between the digital detection output and the offset value is calculated, and the binary data string is output from the most significant bit. Therefore, the comparator can be eliminated, and the simple configuration and accurate transmission are possible. The data can be demodulated, and the detected signal level can be corrected by detecting the offset voltage in the time of at least 2 symbols. According to the present invention, the offset voltage of the detection signal is detected during the reception of the constant repetitive pattern portion inserted at the beginning of the packet or frame, for example, during the reception of the preamble sync pattern. In addition, it is possible to detect the offset voltage according to the frequency difference and correct the level fluctuation based on the frequency difference of the transmitting / receiving unit.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】有線ＬＡＮの構成図である。FIG. 2 is a configuration diagram of a wired LAN.
【図３】移動機の構成図（第１実施例）である。FIG. 3 is a configuration diagram of a mobile device (first embodiment).
【図４】フレーム構成図である。FIG. 4 is a frame configuration diagram.
【図５】ＡＦＣ回路の構成図である。FIG. 5 is a configuration diagram of an AFC circuit.
【図６】ＡＦＣ回路の動作説明用波形図である。FIG. 6 is a waveform diagram for explaining the operation of the AFC circuit.
【図７】受信部の全体の動作説明用波形図である。FIG. 7 is a waveform diagram for explaining the operation of the entire receiving unit.
【図８】親局と子局間のデータ送受手順説明図である。FIG. 8 is an explanatory diagram of a data transmission / reception procedure between a master station and a slave station.
【図９】移動機の受信動作フロー図である。FIG. 9 is a flow chart of a reception operation of the mobile device.
【図１０】移動機の構成図（第２実施例）である。FIG. 10 is a block diagram of a mobile device (second embodiment).
【図１１】第２実施例におけるＡＦＣ回路の構成図であ
る。FIG. 11 is a configuration diagram of an AFC circuit according to a second embodiment.
【図１２】ＡＦＣ回路の動作説明用波形図である。FIG. 12 is a waveform diagram for explaining the operation of the AFC circuit.
【図１３】ｎ＝４，ｍ＝２の場合の各部波形図である。FIG. 13 is a waveform chart of each part when n = 4 and m = 2.
【図１４】受信部の全体の動作説明用波形図である。FIG. 14 is a waveform diagram for explaining the overall operation of the receiving unit.
【図１５】ＡＦＣ回路の別の構成図である。FIG. 15 is another configuration diagram of the AFC circuit.
【図１６】別のＡＦＣ回路を用いた場合の動作波形図で
ある。FIG. 16 is an operation waveform diagram when another AFC circuit is used.
【図１７】従来のＦＳＫ受信装置の構成図である。FIG. 17 is a block diagram of a conventional FSK receiver.
【図１８】周波数検波の説明図である。FIG. 18 is an explanatory diagram of frequency detection.
【図１９】周波数差が存在する場合の検波信号及び２値
信号説明図である。FIG. 19 is an explanatory diagram of a detection signal and a binary signal when there is a frequency difference.
３３・・周波数検波部 ３４，３４′・・ＡＦＣ回路 ３４ａ・・オフセット電圧検出部 ３４ｂ・・減算部 ３４ｃ・・オフセット電圧検出部 ３４ｄ・・減算回路 ３６・・ビットクロック再生部 ３７・・デコーダ ５１・・ＡＤコンバータ ５２・・平均値演算部 33 .. Frequency detection unit 34, 34 '.. AFC circuit 34a .. Offset voltage detection unit 34b .. Subtraction unit 34c .. Offset voltage detection unit 34d .. Subtraction circuit 36 .. Bit clock recovery unit 37 .. Decoder 51 ..AD converter 52..Average value calculation unit
Claims (10)
て得られた検波信号の信号レベルに基づいてデータ列を
出力する復調回路において、 検波信号のＤＣオフセット電圧を検出するオフセット電
圧検出部と、 検波信号より該オフセット電圧を減算する減算部を備
え、 減算部出力に基づいてデータ列を出力する復調回路。1. A demodulation circuit for outputting a data string based on a signal level of a detection signal obtained by frequency-detecting a digital frequency modulation signal, comprising: an offset voltage detection unit for detecting a DC offset voltage of the detection signal; A demodulation circuit that includes a subtraction unit that subtracts the offset voltage from a signal, and that outputs a data string based on the output of the subtraction unit.
前記データ列を出力するコンパレータを備えた請求項１
記載の復調回路。2. A comparator for outputting the data string by comparing a subtraction unit output signal with a set level.
The described demodulation circuit.
配置されている一定の繰返しパターンを有する同期信号
受信時に、前記オフセット電圧検出部にオフセット電圧
を検出させる制御部を備えた請求項１記載の復調回路。3. A control unit for causing the offset voltage detection unit to detect an offset voltage when receiving a synchronization signal having a fixed repetitive pattern arranged before data transmitted in bursts. The described demodulation circuit.
が入力されるローパスフィルタと、ローパスフィルタ出
力電圧をサンプリングホールドするサンプリングホール
ド回路を備えた請求項１記載の復調回路。4. The demodulation circuit according to claim 1, wherein the offset voltage detection unit includes a low-pass filter to which a detection signal is input, and a sampling hold circuit that samples and holds the output voltage of the low-pass filter.
したデジタル周波数変調信号を周波数検波して得られた
検波信号の信号レベルに基づいてデータ列を出力する復
調回路において、 検波信号をデジタルデータに変換するＡＤ変換器と、 ＡＤ変換器出力の平均値を計算し、該平均値を検波信号
のＤＣオフセット電圧値として出力する平均値演算部
と、 デジタルの検波出力と前記オフセット値の差分を演算
し、該差分と所定のしきい値との比較により判別したデ
ータ列を出力する減算回路を備えた復調回路。5. A demodulation circuit that outputs a data string based on the signal level of a detection signal obtained by frequency-detecting a digital frequency modulation signal that has been frequency-modulated with M-value digital data, and converts the detection signal into digital data. AD converter, and an average value calculator that calculates the average value of the AD converter output and outputs the average value as the DC offset voltage value of the detection signal, and calculates the difference between the digital detection output and the offset value. A demodulation circuit including a subtraction circuit that outputs a data string determined by comparing the difference with a predetermined threshold value.
タルの検波出力と前記オフセット値との差分を演算し、
最上位ビットより２値のデータ列を出力する請求項５記
載の復調回路。6. When M = 2, the subtraction circuit calculates a difference between the digital detection output and the offset value,
The demodulation circuit according to claim 5, which outputs a binary data string from the most significant bit.
配置されている一定の繰返しパターンを有する同期信号
受信時に、前記オフセット電圧検出部にオフセット電圧
を検出させる制御部を備えた請求項５記載の復調回路。7. A control unit for causing the offset voltage detection unit to detect an offset voltage when receiving a synchronization signal having a constant repetitive pattern arranged before data transmitted in bursts. The described demodulation circuit.
て得られた検波信号の信号レベルに基づいて送信データ
を復調する受信装置において、 検波信号のＤＣオフセット電圧を検出するオフセット電
圧検出部と、 検波信号より該オフセット電圧を減算する減算部と、 減算部出力信号を設定レベルと比較して２値データ列に
変換するコンパレータと、 前記２値データ列よりクロック信号を再生するクロック
再生部と、 再生クロックに同期して２値データ列を取り込んで送信
データを復調するデコーダを備えた受信装置。8. A receiver for demodulating transmission data based on a signal level of a detection signal obtained by frequency-detecting a digital frequency modulation signal, comprising: an offset voltage detection unit for detecting a DC offset voltage of the detection signal; A subtracter for subtracting the offset voltage from the signal, a comparator for comparing the output signal of the subtractor with a set level and converting it to a binary data string, a clock regenerator for reproducing a clock signal from the binary data string, A receiving device provided with a decoder that captures a binary data string in synchronization with a clock and demodulates transmission data.
したデジタル周波数変調信号を周波数検波して得られた
検波信号の信号レベルに基づいて送信データを復調する
受信装置において、 検波信号をデジタルデータに変換するＡＤ変換器と、 ＡＤ変換器出力の平均値を計算し、該平均値を検波信号
のＤＣオフセット電圧値として出力する平均値演算部
と、 デジタルの検波出力と前記オフセット値の差分を演算
し、該差分と所定のしきい値との比較により判別したデ
ータ列を出力する減算回路と、 前記データ列よりクロック信号を再生するクロック再生
部と、 再生クロックに同期してデータ列を取り込んで送信デー
タを復調するデコーダを備えた受信装置。9. A receiving device for demodulating transmission data based on the signal level of a detection signal obtained by frequency-detecting a digital frequency modulation signal frequency-modulated by M-value digital data, wherein the detection signal is converted into digital data. AD converter, and an average value calculator that calculates the average value of the AD converter output and outputs the average value as the DC offset voltage value of the detection signal, and calculates the difference between the digital detection output and the offset value. A subtraction circuit that outputs a data string determined by comparing the difference with a predetermined threshold value, a clock regenerator that regenerates a clock signal from the data string, and a data string that is captured and transmitted in synchronization with the regenerated clock. A receiver equipped with a decoder for demodulating data.
ジタルの検波出力と前記オフセット値との差分を演算
し、最上位ビットより２値のデータ列を出力する請求項
９記載の復調回路。10. The demodulation according to claim 9, wherein when M = 2, the subtraction circuit calculates the difference between the digital detection output and the offset value, and outputs a binary data string from the most significant bit. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059595A JPH08237317A (en) | 1995-02-28 | 1995-02-28 | Demodulation circuit and receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059595A JPH08237317A (en) | 1995-02-28 | 1995-02-28 | Demodulation circuit and receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237317A true JPH08237317A (en) | 1996-09-13 |
Family
ID=12584869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059595A Withdrawn JPH08237317A (en) | 1995-02-28 | 1995-02-28 | Demodulation circuit and receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08237317A (en) |
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- 1995-02-28 JP JP4059595A patent/JPH08237317A/en not_active Withdrawn
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